JPH07245300A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH07245300A JPH07245300A JP3271294A JP3271294A JPH07245300A JP H07245300 A JPH07245300 A JP H07245300A JP 3271294 A JP3271294 A JP 3271294A JP 3271294 A JP3271294 A JP 3271294A JP H07245300 A JPH07245300 A JP H07245300A
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- manufacturing
- semiconductor device
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Abstract
(57)【要約】
【目的】 0.5 μｍ以下のコンタクトホールのカバレー
ジに関し，Ｂ−Ｗ膜のカバレッジを，グルーレイヤの選
択，ホール形状，Ｗの成長条件から改善する。 【構成】 コンタクトホールが形成された絶縁膜 2が表
面に被着された半導体基板 1上に，チタン膜 3と窒化チ
タン膜（グルーレイヤ） 4とタングステン膜 8を順に成
膜する工程を有し，該窒化チタン膜の成膜温度を４００
℃以上とする, 該窒化チタン膜の成膜電力を１０Ｗ／ｃ
ｍ2 以上とする, 成膜時の窒素流量比を６０％以上とす
る。また，窒化チタンをRTA でチタンを窒化して形成す
る。また, グルーレイヤとしてのタングステン膜4Gの成
膜温度を４００℃以上とする, 成膜時におけるガス圧力
を７ｍＴｏｒｒ以上とする, 成膜電力を２〜４Ｗ／ｃｍ
2 以上とする。
ジに関し，Ｂ−Ｗ膜のカバレッジを，グルーレイヤの選
択，ホール形状，Ｗの成長条件から改善する。 【構成】 コンタクトホールが形成された絶縁膜 2が表
面に被着された半導体基板 1上に，チタン膜 3と窒化チ
タン膜（グルーレイヤ） 4とタングステン膜 8を順に成
膜する工程を有し，該窒化チタン膜の成膜温度を４００
℃以上とする, 該窒化チタン膜の成膜電力を１０Ｗ／ｃ
ｍ2 以上とする, 成膜時の窒素流量比を６０％以上とす
る。また，窒化チタンをRTA でチタンを窒化して形成す
る。また, グルーレイヤとしてのタングステン膜4Gの成
膜温度を４００℃以上とする, 成膜時におけるガス圧力
を７ｍＴｏｒｒ以上とする, 成膜電力を２〜４Ｗ／ｃｍ
2 以上とする。
Description
【０００１】
【産業上の利用分野】本発明は，０．５μｍ以下のコン
タクトホールを有する半導体装置のブランケット−タン
グステン（Ｂ−Ｗ）配線膜を形成する場合の製造方法及
び１．０μｍ以下のコンタクトホールもしくはビア（Ｖ
ＩＡ）ホールを有する半導体装置のＢ−Ｗ膜のエッチバ
ックによるタングステン−プラグ（Ｗ−ＰＬＵＧ）を形
成する場合の製造方法に関する。
タクトホールを有する半導体装置のブランケット−タン
グステン（Ｂ−Ｗ）配線膜を形成する場合の製造方法及
び１．０μｍ以下のコンタクトホールもしくはビア（Ｖ
ＩＡ）ホールを有する半導体装置のＢ−Ｗ膜のエッチバ
ックによるタングステン−プラグ（Ｗ−ＰＬＵＧ）を形
成する場合の製造方法に関する。
【０００２】
【従来の技術】従来の半導体装置においては，配線材料
としてアルミニウム（Ａｌ）及びその合金を用いてきた
ため，バリアメタルに要求される条件は，Ａｌとの相互
反応が遅く，バリア性の向上のため酸素（Ｏ2 ）スタッ
フィング（充填）が容易にできる膜が要求されてきた。
Ｏ2 スタッフィングの起こり易い膜としては，グレイン
が小さく，密度が低く，Ｏ2 濃度が高く，比抵抗が高
く，主配向が（１１１）である膜が要求されてきた。
としてアルミニウム（Ａｌ）及びその合金を用いてきた
ため，バリアメタルに要求される条件は，Ａｌとの相互
反応が遅く，バリア性の向上のため酸素（Ｏ2 ）スタッ
フィング（充填）が容易にできる膜が要求されてきた。
Ｏ2 スタッフィングの起こり易い膜としては，グレイン
が小さく，密度が低く，Ｏ2 濃度が高く，比抵抗が高
く，主配向が（１１１）である膜が要求されてきた。
【０００３】図２２(A) 〜(C) は従来技術の説明図であ
る。図２２(A) は基本構造を示し，１はシリコン（Ｓ
ｉ）基板，２は層間絶縁膜，３はチタン（Ｔｉ）膜，４
は窒化チタン（ＴｉＮ）膜，５はＡｌ配線，６はＯ原子
である。
る。図２２(A) は基本構造を示し，１はシリコン（Ｓ
ｉ）基板，２は層間絶縁膜，３はチタン（Ｔｉ）膜，４
は窒化チタン（ＴｉＮ）膜，５はＡｌ配線，６はＯ原子
である。
【０００４】図２２(B) はＴｉＮ膜４の拡大図で，Ｔｉ
Ｎ膜４が高抵抗で，グレインが小さく，低密度で，（１
１１）配向の場合はＯ2 スタッフィングが容易で，Ａｌ
に対するバリア性が良好である。
Ｎ膜４が高抵抗で，グレインが小さく，低密度で，（１
１１）配向の場合はＯ2 スタッフィングが容易で，Ａｌ
に対するバリア性が良好である。
【０００５】図２２(C) はＴｉＮ膜４のバリア性が悪い
場合は，Ａｌ／ＴｉＮが相互拡散し，Ｓｉ基板にＡｌス
パイク７を生ずる。ところが，０．５μｍ以下にコンタ
クトホールが微細化されるとともに，Ｂ−Ｗ膜による配
線（図２３）や，もしくは，１．０μｍ以下にコンタク
トホールあるいはビアホールにおいてＢ−Ｗ膜のエッチ
バックによって形成するＷ−プラグの技術（図２４）が
必要となってきた。
場合は，Ａｌ／ＴｉＮが相互拡散し，Ｓｉ基板にＡｌス
パイク７を生ずる。ところが，０．５μｍ以下にコンタ
クトホールが微細化されるとともに，Ｂ−Ｗ膜による配
線（図２３）や，もしくは，１．０μｍ以下にコンタク
トホールあるいはビアホールにおいてＢ−Ｗ膜のエッチ
バックによって形成するＷ−プラグの技術（図２４）が
必要となってきた。
【０００６】図２３はＢ−Ｗ膜による配線の説明図で，
８はＢ−Ｗ膜である。図２４(A),(B) はＷ−プラグの技
術の説明図で，(A) は下地がＷの場合，(B)は下地がＡ
ｌの場合の例をしめし，符号８ＰはＷ−プラグである。
８はＢ−Ｗ膜である。図２４(A),(B) はＷ−プラグの技
術の説明図で，(A) は下地がＷの場合，(B)は下地がＡ
ｌの場合の例をしめし，符号８ＰはＷ−プラグである。
【０００７】
【発明が解決しようとする課題】ところが，Ｂ−Ｗ配線
やＷ−プラグの技術に，従来Ａｌ配線で用いてきたバリ
ヤメタルをそのままの成膜法で用いると，Ｗ成長時に核
形成が行い難い（図２５），あるいは，六フッ化タング
ステン（ＷＦ6 ）による浸食が発生し，接合リークやコ
ンタクト抵抗の上昇が発生してしまうことがわかってき
た（図２６）。
やＷ−プラグの技術に，従来Ａｌ配線で用いてきたバリ
ヤメタルをそのままの成膜法で用いると，Ｗ成長時に核
形成が行い難い（図２５），あるいは，六フッ化タング
ステン（ＷＦ6 ）による浸食が発生し，接合リークやコ
ンタクト抵抗の上昇が発生してしまうことがわかってき
た（図２６）。
【０００８】図２５(A),(B) はＢ−Ｗ膜の成長時の核形
成の説明図である。図２５(A) は表面にＯ2 スタッフィ
ングされたＴｉＮ膜にＷＦ6 が飛来してＷ核が形成する
状態を示し, 図２５(B) はＯ2 スタッフィングされやす
いＴｉＮ膜(1) とＯ2 スタッフィングされやすいＴｉＮ
膜(2) をパラメータとして，成長時間に対する成長膜厚
の関係を示す。図よりＯ2 スタッフィングされると成長
速度が落ちることがわかる。
成の説明図である。図２５(A) は表面にＯ2 スタッフィ
ングされたＴｉＮ膜にＷＦ6 が飛来してＷ核が形成する
状態を示し, 図２５(B) はＯ2 スタッフィングされやす
いＴｉＮ膜(1) とＯ2 スタッフィングされやすいＴｉＮ
膜(2) をパラメータとして，成長時間に対する成長膜厚
の関係を示す。図よりＯ2 スタッフィングされると成長
速度が落ちることがわかる。
【０００９】図２６はＢ−Ｗ膜の成長時における，Ｓｉ
基板へのＷＦ6 の浸食の説明図である。模式図のよう
に，ＴｉＮ膜の粒界からＷＦ6 がＳｉ基板を浸食し，コ
ンタクト抵抗を上昇させ，あるいは基板内に形成されて
いる接合のリークを発生させるようになる。
基板へのＷＦ6 の浸食の説明図である。模式図のよう
に，ＴｉＮ膜の粒界からＷＦ6 がＳｉ基板を浸食し，コ
ンタクト抵抗を上昇させ，あるいは基板内に形成されて
いる接合のリークを発生させるようになる。
【００１０】また，ＴｉＮ／Ｔｉの成膜を通常のスパッ
タ装置で行うと，ＴｉＮの下のＴｉが露出すると，Ｔｉ
がＷＦ6 に曝されることでエッチングされ，ＴｉＮ膜や
Ｗ薄膜が剥がれるといった問題も生じている（図２
７）。
タ装置で行うと，ＴｉＮの下のＴｉが露出すると，Ｔｉ
がＷＦ6 に曝されることでエッチングされ，ＴｉＮ膜や
Ｗ薄膜が剥がれるといった問題も生じている（図２
７）。
【００１１】図２７(A) 〜(C) はＴｉ膜が露出してＷＦ
6 に曝されることによる問題点の説明図である。図２７
(A) はＳｉ基板（ウエハ）１をＴｉＮ成膜時にウエハの
端をクランプリング９で押さえるが，装置の公差による
センタずれにより，図２７(B) に示される拡大図のよう
にＴｉＮ膜下のＴｉ膜が露出し，直接ＷＦ6 に曝され，
図２７(C) のようにＴｉ膜が浸食されて，ＴｉＮ膜やそ
の上に被着されたＷ膜の剥離を引き起こす。
6 に曝されることによる問題点の説明図である。図２７
(A) はＳｉ基板（ウエハ）１をＴｉＮ成膜時にウエハの
端をクランプリング９で押さえるが，装置の公差による
センタずれにより，図２７(B) に示される拡大図のよう
にＴｉＮ膜下のＴｉ膜が露出し，直接ＷＦ6 に曝され，
図２７(C) のようにＴｉ膜が浸食されて，ＴｉＮ膜やそ
の上に被着されたＷ膜の剥離を引き起こす。
【００１２】グルーレイヤ（接着層）としては，ＴｉＮ
以外にＷも考えられる。また，そのＷに要求される要件
はＴｉＮと同様であることがわかっている（図２８）。
図２８(A),(B) はグルーレイヤがＷ膜の場合の説明図で
ある。
以外にＷも考えられる。また，そのＷに要求される要件
はＴｉＮと同様であることがわかっている（図２８）。
図２８(A),(B) はグルーレイヤがＷ膜の場合の説明図で
ある。
【００１３】図２８(A) はＷ膜がグレインサイズが小さ
く，低密度で，高抵抗の場合を示し，この場合はＷＦ6
の浸食が問題となる。図２８(B) はグレインサイズが大
きく，高密度で，低抵抗の場合を示し，この場合はＷ核
の形成が容易で，ＷＦ6 の浸食を抑制できる。
く，低密度で，高抵抗の場合を示し，この場合はＷＦ6
の浸食が問題となる。図２８(B) はグレインサイズが大
きく，高密度で，低抵抗の場合を示し，この場合はＷ核
の形成が容易で，ＷＦ6 の浸食を抑制できる。
【００１４】ところが，グルーレイヤとしてＷを選択し
た場合には，Ｗ配線形成工程，エッチバック工程等のＷ
のエッチング工程において，Ｗと下地絶縁膜（酸化膜
系）や，Ｓｉ基板との選択比が取れないといった問題が
生じた（図２９）。
た場合には，Ｗ配線形成工程，エッチバック工程等のＷ
のエッチング工程において，Ｗと下地絶縁膜（酸化膜
系）や，Ｓｉ基板との選択比が取れないといった問題が
生じた（図２９）。
【００１５】図２９(A),(B) はグルーレイヤがＷ膜のと
きのパターニング時の問題点を説明する図である。図２
９(A) において，Ｓｉ基板１上に成膜された絶縁膜〔硼
素を含むりん珪酸ガラス（ＢＰＳＧ）膜〕２の段差を覆
って，グルーレイヤＷ膜４ＧとＢ−Ｗ配線８を成膜し，
その上にパターニングされたフォトレジスト膜１０を形
成する。
きのパターニング時の問題点を説明する図である。図２
９(A) において，Ｓｉ基板１上に成膜された絶縁膜〔硼
素を含むりん珪酸ガラス（ＢＰＳＧ）膜〕２の段差を覆
って，グルーレイヤＷ膜４ＧとＢ−Ｗ配線８を成膜し，
その上にパターニングされたフォトレジスト膜１０を形
成する。
【００１６】図２９(B) において，ＮＦ3 を用いた低温
エッチングによりグルーレイヤＷ膜４ＧとＢ−Ｗ配線９
をパターニングすると，段下のＳｉ基板がエッチングさ
れてしまう。
エッチングによりグルーレイヤＷ膜４ＧとＢ−Ｗ配線９
をパターニングすると，段下のＳｉ基板がエッチングさ
れてしまう。
【００１７】この場合のエッチングの選択比はＢＰＳＧ
／Ｗ〜１，Ｓｉ／Ｗ〜３である。更に，０．４μｍ以下
のコンタクトホールを有する半導体装置においては，従
来例の延長では，Ｂ−Ｗ膜といえどもコンタクトホール
のステップカバレッジが十分とは言えないことが実験的
に明らかとなった。そこで何らかの改善が必要となる
（図３０）。
／Ｗ〜１，Ｓｉ／Ｗ〜３である。更に，０．４μｍ以下
のコンタクトホールを有する半導体装置においては，従
来例の延長では，Ｂ−Ｗ膜といえどもコンタクトホール
のステップカバレッジが十分とは言えないことが実験的
に明らかとなった。そこで何らかの改善が必要となる
（図３０）。
【００１８】図３０(A),(B) は０．４μｍ以下のコンタ
クトホールにおけるＢ−Ｗ配線の問題点の説明図であ
る。図３０(A) は０．５μｍ以上のコンタクトホールの
場合，図３０(B) は０．４μｍ以下のコンタクトホール
の場合で，ステップカバレッジが悪くＢ−Ｗ膜はコンタ
クトホールを埋め込むことができなくなった状態を示
す。
クトホールにおけるＢ−Ｗ配線の問題点の説明図であ
る。図３０(A) は０．５μｍ以上のコンタクトホールの
場合，図３０(B) は０．４μｍ以下のコンタクトホール
の場合で，ステップカバレッジが悪くＢ−Ｗ膜はコンタ
クトホールを埋め込むことができなくなった状態を示
す。
【００１９】本発明では，Ｂ−Ｗ膜のカバレッジを，グ
ルーレイヤの選択，ホール形状，Ｗの成長条件から改善
することを目的とする。
ルーレイヤの選択，ホール形状，Ｗの成長条件から改善
することを目的とする。
【００２０】
【課題を解決するための手段】上記課題の解決は， １）コンタクトホールが形成された絶縁膜(2) が表面に
被着された半導体基板(1) 上に，チタン膜(3）と窒化チ
タン膜(4）とタングステン膜(8) を順に成膜する工程を
有し，該窒化チタン膜(4）の成膜温度を４００℃以上と
する半導体装置の製造方法，あるいは ２）コンタクトホールが形成された絶縁膜(2) が表面に
被着された半導体基板(1) 上に，チタン膜(3）と窒化チ
タン膜(4）とタングステン膜(8) を順に成膜する工程を
有し，該窒化チタン膜(4）の成膜電力を１０Ｗ／ｃｍ2
以上とする半導体装置の製造方法，あるいは ３）コンタクトホールが形成された絶縁膜(2) が表面に
被着された半導体基板(1) 上に，チタン膜(3）と窒化チ
タン膜(4）とタングステン膜(8) を順に成膜する工程を
有し，該窒化チタン膜(4）の成膜時の窒素流量比を ６
０％以上とする半導体装置の製造方法，あるいは ４）コンタクトホールが形成された絶縁膜(2) が表面に
被着された半導体基板(1) 上に，チタン膜(3）と窒化チ
タン膜(4）とタングステン膜(8) を順に成膜する工程を
有し，該窒化チタン膜(4）をバイアススパッタ法により
成膜する半導体装置の製造方法，あるいは ５）コンタクトホールが形成された絶縁膜(2) が表面に
被着された半導体基板(1) 上に，チタン膜(3）と窒化チ
タン膜(4）とタングステン膜(8) を順に成膜する工程を
有し，該窒化チタン膜(4）をコリメーティッドスパッタ
法により成膜する半導体装置の製造方法，あるいは ６）コンタクトホールが形成された絶縁膜(2) が表面に
被着された半導体基板(1) 上に，チタン膜(3）と窒化チ
タン膜(4）とタングステン膜(8) を順に成膜する工程を
有し，該窒化チタン膜(4）を，ターゲットと被成長基板
間のギャップを１００ｍｍ以上に広げたワイドギャップ
スパッタ法により成膜する半導体装置の製造方法，ある
いは ７）コンタクトホールが形成された絶縁膜(2) が表面に
被着された半導体基板(1) 上に，チタン膜(3）と窒化チ
タン膜(4）とタングステン膜(8) を順に成膜する工程を
有し，該窒化チタン膜(4）を気相成長(CVD) 法により成
膜する半導体装置の製造方法，あるいは ８）コンタクトホールが形成された絶縁膜(2) が表面に
被着された半導体基板(1) 上に，グルーレイヤ用タング
ステン膜(4G)とタングステン膜(8) を順に成膜する工程
を有し，該グルーレイヤ用タングステン膜(4G)の成膜温
度を４００℃以上とする半導体装置の製造方法，あるい
は ９）コンタクトホールが形成された絶縁膜(2) が表面に
被着された半導体基板(1) 上に，グルーレイヤ用タング
ステン膜(4G)とタングステン膜(8) を順に成膜する工程
を有し，該グルーレイヤ用タングステン膜(4G)の成膜時
におけるガス圧力を７ｍＴｏｒｒ以上とする半導体装置
の製造方法，あるいは， 10) コンタクトホールが形成された絶縁膜(2) が表面に
被着された半導体基板(1) 上に，グルーレイヤ用タング
ステン膜(4G)とタングステン膜(8) を順に成膜する工程
を有し，該グルーレイヤ用タングステン膜(4G)の成膜電
力を２〜４Ｗ／ｃｍ2 以上とする半導体装置の製造方
法, あるいは 11) コンタクトホールが形成された絶縁膜(2) が表面に
被着された半導体基板 (1) 上に，グルーレイヤ用タングステン膜(4G)とタング
ステン膜(8) を順に成膜する工程を有し，該グルーレイ
ヤ用タングステン膜(4G)の成膜を請求項４乃至６記載の
方法で行う半導体装置の製造方法, あるいは 12) コンタクトホールが形成された絶縁膜(2) が表面に
被着された半導体基板(1) 上に，グルーレイヤ(4) とタ
ングステン膜(8) を順に成膜する工程を有し，タングス
テン膜(8) をパターニングし，次いで該半導体基板
(1) に対するよりエッチレートの大きい反応ガスを用い
て該グルーレイヤ(4）のパターニングを行う半導体装置
の製造方法, あるいは 13) 前記グルーレイヤ(4) は，下層がチタンで上層が窒
化チタンからなる積層膜である前記12) 記載の半導体装
置の製造方法, あるいは 14) 前記グルーレイヤ(4) は，半導体基板(1) 上で窒化
チタンがチタン膜を完全に覆った状態で前記タングステ
ン膜(8) を成膜する前記13) 記載の半導体装置の製造方
法, あるいは 15) コンタクトホールが形成された絶縁膜(2) が表面に
被着された半導体基板(1) 上に，グルーレイヤ(4) とタ
ングステン膜(8) を順に成膜し，該タングステン膜(8)
をエッチバックして該コンタクトホール内にタングステ
ン−プラグ(9P)を形成する工程を有し，前記 1) 〜14)
記載の方法を用いる半導体装置の製造方法, あるいは 16) コンタクトホールが形成された絶縁膜(2) が表面に
被着された半導体基板(1) 上に，グルーレイヤ(4) とタ
ングステン膜(8) を順に成膜する工程を有し，該グルー
レイヤ(4) がチタン膜(3）の表面を急速加熱法により窒
化してなる半導体装置の製造方法, あるいは 17) 前記チタン膜(3）をコリメーティッドスパッタ法で
成膜する前記16) 記載の半導体装置の製造方法, あるい
は 18) 前記チタン膜(3）を，ターゲットと被成長基板間の
ギャップを１００ｍｍ以上に広げたワイドギャップスパ
ッタ法で成膜する前記16) 記載の半導体装置の製造方
法, あるいは 19) 前記 1) 乃至18) において，絶縁膜(2) にその積層
構造に少なくともりん珪酸ガラス膜を含む被膜を用い,
コンタクトホール形成前に該被膜に対して７５０〜８５
０℃の熱処理を行う半導体装置の製造方法, あるいは 20) 前記 1) 乃至18) において，絶縁膜(2) にその積層
構造に少なくともりん珪酸ガラス膜を含む被膜を用い,
前記コンタクトホールの形成に等方性エッチング及び異
方性エッチングを用いる半導体装置の製造方法, あるい
は 21) 前記 1) 乃至20) において，前記タングステン膜
(8) を表面反応律速条件で成膜する半導体装置の製造方
法により達成される。
被着された半導体基板(1) 上に，チタン膜(3）と窒化チ
タン膜(4）とタングステン膜(8) を順に成膜する工程を
有し，該窒化チタン膜(4）の成膜温度を４００℃以上と
する半導体装置の製造方法，あるいは ２）コンタクトホールが形成された絶縁膜(2) が表面に
被着された半導体基板(1) 上に，チタン膜(3）と窒化チ
タン膜(4）とタングステン膜(8) を順に成膜する工程を
有し，該窒化チタン膜(4）の成膜電力を１０Ｗ／ｃｍ2
以上とする半導体装置の製造方法，あるいは ３）コンタクトホールが形成された絶縁膜(2) が表面に
被着された半導体基板(1) 上に，チタン膜(3）と窒化チ
タン膜(4）とタングステン膜(8) を順に成膜する工程を
有し，該窒化チタン膜(4）の成膜時の窒素流量比を ６
０％以上とする半導体装置の製造方法，あるいは ４）コンタクトホールが形成された絶縁膜(2) が表面に
被着された半導体基板(1) 上に，チタン膜(3）と窒化チ
タン膜(4）とタングステン膜(8) を順に成膜する工程を
有し，該窒化チタン膜(4）をバイアススパッタ法により
成膜する半導体装置の製造方法，あるいは ５）コンタクトホールが形成された絶縁膜(2) が表面に
被着された半導体基板(1) 上に，チタン膜(3）と窒化チ
タン膜(4）とタングステン膜(8) を順に成膜する工程を
有し，該窒化チタン膜(4）をコリメーティッドスパッタ
法により成膜する半導体装置の製造方法，あるいは ６）コンタクトホールが形成された絶縁膜(2) が表面に
被着された半導体基板(1) 上に，チタン膜(3）と窒化チ
タン膜(4）とタングステン膜(8) を順に成膜する工程を
有し，該窒化チタン膜(4）を，ターゲットと被成長基板
間のギャップを１００ｍｍ以上に広げたワイドギャップ
スパッタ法により成膜する半導体装置の製造方法，ある
いは ７）コンタクトホールが形成された絶縁膜(2) が表面に
被着された半導体基板(1) 上に，チタン膜(3）と窒化チ
タン膜(4）とタングステン膜(8) を順に成膜する工程を
有し，該窒化チタン膜(4）を気相成長(CVD) 法により成
膜する半導体装置の製造方法，あるいは ８）コンタクトホールが形成された絶縁膜(2) が表面に
被着された半導体基板(1) 上に，グルーレイヤ用タング
ステン膜(4G)とタングステン膜(8) を順に成膜する工程
を有し，該グルーレイヤ用タングステン膜(4G)の成膜温
度を４００℃以上とする半導体装置の製造方法，あるい
は ９）コンタクトホールが形成された絶縁膜(2) が表面に
被着された半導体基板(1) 上に，グルーレイヤ用タング
ステン膜(4G)とタングステン膜(8) を順に成膜する工程
を有し，該グルーレイヤ用タングステン膜(4G)の成膜時
におけるガス圧力を７ｍＴｏｒｒ以上とする半導体装置
の製造方法，あるいは， 10) コンタクトホールが形成された絶縁膜(2) が表面に
被着された半導体基板(1) 上に，グルーレイヤ用タング
ステン膜(4G)とタングステン膜(8) を順に成膜する工程
を有し，該グルーレイヤ用タングステン膜(4G)の成膜電
力を２〜４Ｗ／ｃｍ2 以上とする半導体装置の製造方
法, あるいは 11) コンタクトホールが形成された絶縁膜(2) が表面に
被着された半導体基板 (1) 上に，グルーレイヤ用タングステン膜(4G)とタング
ステン膜(8) を順に成膜する工程を有し，該グルーレイ
ヤ用タングステン膜(4G)の成膜を請求項４乃至６記載の
方法で行う半導体装置の製造方法, あるいは 12) コンタクトホールが形成された絶縁膜(2) が表面に
被着された半導体基板(1) 上に，グルーレイヤ(4) とタ
ングステン膜(8) を順に成膜する工程を有し，タングス
テン膜(8) をパターニングし，次いで該半導体基板
(1) に対するよりエッチレートの大きい反応ガスを用い
て該グルーレイヤ(4）のパターニングを行う半導体装置
の製造方法, あるいは 13) 前記グルーレイヤ(4) は，下層がチタンで上層が窒
化チタンからなる積層膜である前記12) 記載の半導体装
置の製造方法, あるいは 14) 前記グルーレイヤ(4) は，半導体基板(1) 上で窒化
チタンがチタン膜を完全に覆った状態で前記タングステ
ン膜(8) を成膜する前記13) 記載の半導体装置の製造方
法, あるいは 15) コンタクトホールが形成された絶縁膜(2) が表面に
被着された半導体基板(1) 上に，グルーレイヤ(4) とタ
ングステン膜(8) を順に成膜し，該タングステン膜(8)
をエッチバックして該コンタクトホール内にタングステ
ン−プラグ(9P)を形成する工程を有し，前記 1) 〜14)
記載の方法を用いる半導体装置の製造方法, あるいは 16) コンタクトホールが形成された絶縁膜(2) が表面に
被着された半導体基板(1) 上に，グルーレイヤ(4) とタ
ングステン膜(8) を順に成膜する工程を有し，該グルー
レイヤ(4) がチタン膜(3）の表面を急速加熱法により窒
化してなる半導体装置の製造方法, あるいは 17) 前記チタン膜(3）をコリメーティッドスパッタ法で
成膜する前記16) 記載の半導体装置の製造方法, あるい
は 18) 前記チタン膜(3）を，ターゲットと被成長基板間の
ギャップを１００ｍｍ以上に広げたワイドギャップスパ
ッタ法で成膜する前記16) 記載の半導体装置の製造方
法, あるいは 19) 前記 1) 乃至18) において，絶縁膜(2) にその積層
構造に少なくともりん珪酸ガラス膜を含む被膜を用い,
コンタクトホール形成前に該被膜に対して７５０〜８５
０℃の熱処理を行う半導体装置の製造方法, あるいは 20) 前記 1) 乃至18) において，絶縁膜(2) にその積層
構造に少なくともりん珪酸ガラス膜を含む被膜を用い,
前記コンタクトホールの形成に等方性エッチング及び異
方性エッチングを用いる半導体装置の製造方法, あるい
は 21) 前記 1) 乃至20) において，前記タングステン膜
(8) を表面反応律速条件で成膜する半導体装置の製造方
法により達成される。
【００２１】
【作用】本発明は，Ｂ−Ｗのグルーレイヤに要求される
要件が，核形成の容易さとＷＦ6 の浸食に対する耐性で
あることから，以下のようであることを考慮し，その解
決法に主眼を置いた。
要件が，核形成の容易さとＷＦ6 の浸食に対する耐性で
あることから，以下のようであることを考慮し，その解
決法に主眼を置いた。
【００２２】図１(A) 〜(D) は本発明の特徴例の説明図
である。図１(A) は核形成の行い易い膜の説明図であ
る。本発明者の実験結果より，Ｗの核形成が容易である
グルーレイヤの条件は次の通りであることがわかった。
である。図１(A) は核形成の行い易い膜の説明図であ
る。本発明者の実験結果より，Ｗの核形成が容易である
グルーレイヤの条件は次の通りであることがわかった。
【００２３】1）グレインが大きい 2）密度が高い 3）低Ｏ2 濃度 4）低比抵抗 5）（２００）配向が強い（ＴｉＮの場合） また, グレインサイズが大きいことから，ＷＦ6 の浸入
も抑制できる。
も抑制できる。
【００２４】本発明はこのような条件が満たされるよう
にグルーレイヤの成膜状件や成膜装置の条件について改
善する。また，Ｗ配線エッチング時，Ｗ−プラグ形成の
エッチバック時における，下地絶縁膜やＳｉ基板との選
択比をとる方法としては，グルーレイヤとして，そのエ
ッチング時に下地との選択比がとれる膜を選択する（図
１(B) 〜(D) ）。
にグルーレイヤの成膜状件や成膜装置の条件について改
善する。また，Ｗ配線エッチング時，Ｗ−プラグ形成の
エッチバック時における，下地絶縁膜やＳｉ基板との選
択比をとる方法としては，グルーレイヤとして，そのエ
ッチング時に下地との選択比がとれる膜を選択する（図
１(B) 〜(D) ）。
【００２５】図１(B) 〜(D) は本発明によるＢ−Ｗ配線
のパターニングの説明図である。図１(B) はＢ−Ｗ配線
におけるグルーレイヤとしてＴｉＮ／Ｔｉ膜を用いて，
Ｓｉとグルーレイヤとのエッチングの選択比をとれるよ
うにした。図１(C) において，ＮＦ3 を用いた低温エッ
チングによりＢ−Ｗ膜８をエッチングし，次いで図１
(D) において，Ｃｌ2 を用いた室温エッチングによりグ
ルーレイヤのＴｉＮ／Ｔｉ膜をエッチングする。
のパターニングの説明図である。図１(B) はＢ−Ｗ配線
におけるグルーレイヤとしてＴｉＮ／Ｔｉ膜を用いて，
Ｓｉとグルーレイヤとのエッチングの選択比をとれるよ
うにした。図１(C) において，ＮＦ3 を用いた低温エッ
チングによりＢ−Ｗ膜８をエッチングし，次いで図１
(D) において，Ｃｌ2 を用いた室温エッチングによりグ
ルーレイヤのＴｉＮ／Ｔｉ膜をエッチングする。
【００２６】図２はＴｉ膜がＷＦに侵されないような成
膜方法の説明図である。ＴｉＮ／Ｔｉのグルーレイヤを
用いる場合の剥がれ問題の解決には，図示のようにＴｉ
がＷ成長時に露出しないようにすることが重要である。
膜方法の説明図である。ＴｉＮ／Ｔｉのグルーレイヤを
用いる場合の剥がれ問題の解決には，図示のようにＴｉ
がＷ成長時に露出しないようにすることが重要である。
【００２７】更に，０．４μｍ以下のステップカバレッ
ジの改善点は，通常の成膜によるグルーレイヤのＴｉＮ
／Ｔｉのオーバーハング状のステップカバレッジにある
ことを確認し，そのグルーレイヤのカバレッジを改善す
ることに注目したもの，コンタクトホール形状を垂直か
ら（異方性エッチの場合）から，ワイングラス形状（等
方性＋異方性エッチの場合）とすることで（図３），コ
ンタクトホール形状から改善するもの，また，Ｂ−Ｗ膜
成長条件を表面反応律速条件とすることで，Ｂ−Ｗ膜そ
のもののカバレッジを改善するもの（図４），およびそ
の複合である。
ジの改善点は，通常の成膜によるグルーレイヤのＴｉＮ
／Ｔｉのオーバーハング状のステップカバレッジにある
ことを確認し，そのグルーレイヤのカバレッジを改善す
ることに注目したもの，コンタクトホール形状を垂直か
ら（異方性エッチの場合）から，ワイングラス形状（等
方性＋異方性エッチの場合）とすることで（図３），コ
ンタクトホール形状から改善するもの，また，Ｂ−Ｗ膜
成長条件を表面反応律速条件とすることで，Ｂ−Ｗ膜そ
のもののカバレッジを改善するもの（図４），およびそ
の複合である。
【００２８】本発明では，０．５μｍ以下のコンタクト
ホールにおけるＢ−Ｗ膜の成長時の核形成を安定化し，
ＷＦ6 の浸食を妨げるために，グルーレイヤの膜質とし
て，ＴｉＮ／Ｔｉ構造の場合には，以下のことが要求さ
れる。
ホールにおけるＢ−Ｗ膜の成長時の核形成を安定化し，
ＷＦ6 の浸食を妨げるために，グルーレイヤの膜質とし
て，ＴｉＮ／Ｔｉ構造の場合には，以下のことが要求さ
れる。
【００２９】1）グレインが大きい 2）密度が高い 3）低Ｏ2 濃度 4）低比抵抗 5）（２００）配向が強い（ＴｉＮの場合） 具体的な実現方法としては， ａ）成膜温度を４００℃以上とする（図５） ｂ）投入電力を上げる（図６） ｃ）Ｎ2 流量比を上げる（図７） ｄ）バイアススパッタを行う ｅ）コリメーティッドスパッタを行う ｆ）ワイドギャップスパッタを行う ｇ）ＣＶＤ法にて行う（上記のｄ）〜ｇ）は次の表１を
参照） 等がある。
参照） 等がある。
【００３０】
【表１】 比抵抗 主配向 通常スパッタ − （１１１） バイアススパッタ 低 （２００） コリメータ使用 低 （２００） ワイドギャップにする 低 （２００） ＣＶＤ 成膜法に依存 （２００） 表１において比抵抗は通常のスパッタに対しての比較で
ある。
ある。
【００３１】また，スパッタＷ膜をグルーレイヤとして
用いる場合には， ａ）成膜温度を４００℃以上とする（図８） ｂ）成膜圧力を高圧力とする（図９） ｃ）投入電力をある一定範囲とする（図１０） この他，ＴｉＮ／Ｔｉの場合の前記ｄ）〜ｆ）の方法を
用いることで実現できる。
用いる場合には， ａ）成膜温度を４００℃以上とする（図８） ｂ）成膜圧力を高圧力とする（図９） ｃ）投入電力をある一定範囲とする（図１０） この他，ＴｉＮ／Ｔｉの場合の前記ｄ）〜ｆ）の方法を
用いることで実現できる。
【００３２】また，配線形成膜やプラグ形成膜であるＷ
と異なり，かつ下地絶縁膜やＳｉ基板とエッチング選択
比のとれるＴｉＮをグルーレイヤとすることで，良好な
配線形成やプラグ形成が可能となる（図１）。
と異なり，かつ下地絶縁膜やＳｉ基板とエッチング選択
比のとれるＴｉＮをグルーレイヤとすることで，良好な
配線形成やプラグ形成が可能となる（図１）。
【００３３】ＴｉＮ／Ｔｉ構造において，ＴｉＮのクラ
ンプリングの開孔径を，Ｔｉのクランプリングの開孔径
より大きくすることで，Ｗ成長時のＴｉの露出を防ぎ，
ＴｉＮやＷの剥がれを抑止できる（図２） 更に，０．４μｍ以下におけるＢ−Ｗ膜のカバレッジの
改善の為には，グルーレイヤのカバレッジを改善するた
めに，グルーレイヤのカバレッジ改善（オーバーハング
の解消）に注目したものとして， ａ）コリメーティッドスパッタによる成膜を行う（図１
１，１２） ｂ）ワイドギャップスパッタを行う（図１３） ｃ）ＣＶＤ法を用いる ｄ）グルーレイヤーとしてＴｉを用い，ＲＴＡ（Ｒａｐ
ｉｄ Ｔｈｅｒｍ−ａｌ Ａｎｎｅａｌｉｎｇ）により
窒化する（図１４） ｅ）コリメーションスパッタによるＴｉをＲＴＡで窒化
する（図１１，１４） ｆ）ワイドギャップＴｉを窒化する（図１１，，１３，
１４） 図１１(A),(B) はカバレージの説明図で，(B) は通常の
スパッタ，(A) はコリメーティッドスパッタによる成膜
を示し，成膜後のオーバハングが小さくなっている。
ンプリングの開孔径を，Ｔｉのクランプリングの開孔径
より大きくすることで，Ｗ成長時のＴｉの露出を防ぎ，
ＴｉＮやＷの剥がれを抑止できる（図２） 更に，０．４μｍ以下におけるＢ−Ｗ膜のカバレッジの
改善の為には，グルーレイヤのカバレッジを改善するた
めに，グルーレイヤのカバレッジ改善（オーバーハング
の解消）に注目したものとして， ａ）コリメーティッドスパッタによる成膜を行う（図１
１，１２） ｂ）ワイドギャップスパッタを行う（図１３） ｃ）ＣＶＤ法を用いる ｄ）グルーレイヤーとしてＴｉを用い，ＲＴＡ（Ｒａｐ
ｉｄ Ｔｈｅｒｍ−ａｌ Ａｎｎｅａｌｉｎｇ）により
窒化する（図１４） ｅ）コリメーションスパッタによるＴｉをＲＴＡで窒化
する（図１１，１４） ｆ）ワイドギャップＴｉを窒化する（図１１，，１３，
１４） 図１１(A),(B) はカバレージの説明図で，(B) は通常の
スパッタ，(A) はコリメーティッドスパッタによる成膜
を示し，成膜後のオーバハングが小さくなっている。
【００３４】図１２(A),(B) はコリメーティッドスパッ
タ装置の平面図とコリメータの平面図である。図１３は
ワイドギャップスパッタ装置の平面図で，ターゲットと
ウエハ間の距離は通常の４０〜７０ｍｍに対し，１００
〜７００ｍｍにする。
タ装置の平面図とコリメータの平面図である。図１３は
ワイドギャップスパッタ装置の平面図で，ターゲットと
ウエハ間の距離は通常の４０〜７０ｍｍに対し，１００
〜７００ｍｍにする。
【００３５】図１４(A) 〜(C) はＲＴＡによる窒化を用
いたグルーレイヤの形成の説明図で，(A) はコンタクト
ホールを覆ってＴｉＮをスバッタしたときの断面図で，
オーバハングがおおきい。これに対して(B),(C) に示さ
れるようにＴｉ膜３をスパッタするときはオーバハング
は小さく，その状態でＲＴＡによる窒化を行う。
いたグルーレイヤの形成の説明図で，(A) はコンタクト
ホールを覆ってＴｉＮをスバッタしたときの断面図で，
オーバハングがおおきい。これに対して(B),(C) に示さ
れるようにＴｉ膜３をスパッタするときはオーバハング
は小さく，その状態でＲＴＡによる窒化を行う。
【００３６】また，コンタクトホール形状の改善の改善
のためには， ａ）コンタクトホール開孔後の熱処理によりホール上部
をラウンドをつける（図１５） ｂ）コンタクトホール形状を等方性＋異方性エッチング
による形状とする（図３） また，Ｂ−Ｗ膜そのもののカバレッジ改善を行うために
は，Ｂ−Ｗ膜の成長条件を反応律速条件とする方法（図
４）等がある。
のためには， ａ）コンタクトホール開孔後の熱処理によりホール上部
をラウンドをつける（図１５） ｂ）コンタクトホール形状を等方性＋異方性エッチング
による形状とする（図３） また，Ｂ−Ｗ膜そのもののカバレッジ改善を行うために
は，Ｂ−Ｗ膜の成長条件を反応律速条件とする方法（図
４）等がある。
【００３７】これらの方法を組合せ用いることで，０．
５μｍルール世代のＬＳＩと同様の配線カバレッジを実
現する。図１５はコンタクトホールの熱処理による肩の
丸めを説明する図で，(A),(B)は熱処理なしの場合，
(C),(D) は熱処理ありの場合でオーバハングは小さい。
５μｍルール世代のＬＳＩと同様の配線カバレッジを実
現する。図１５はコンタクトホールの熱処理による肩の
丸めを説明する図で，(A),(B)は熱処理なしの場合，
(C),(D) は熱処理ありの場合でオーバハングは小さい。
【００３８】
（実施例１）（図１６参照） ６４ＭＤＲＡＭの第１層目配線を例に示す。コンタクト
ホールは，硼素を含むりん珪酸ガラス（ＢＰＳＧ）２Ａ
／（ノンドープの珪酸ガラス（ＮＳＧ）２Ｂの積層膜
（膜厚は〜３００ｎｍ／３００ｎｍ）に約０．４〜０．
５μｍ径で開孔される。コンタクトホール開孔後，補償
イオン注入（ＩＩ）をｎ+ ／ｐ+ 領域にそれぞれのマス
ク工程を通して注入しレジストを剥離した後，活性化の
ためのアニールを約８００℃の温度で行う。この補償Ｉ
Ｉの工程はなくても良いが，最後のアニール工程はコン
タクトホール上部のＢＰＳＧ膜の肩を丸めるため，あっ
た方が望ましい。
ホールは，硼素を含むりん珪酸ガラス（ＢＰＳＧ）２Ａ
／（ノンドープの珪酸ガラス（ＮＳＧ）２Ｂの積層膜
（膜厚は〜３００ｎｍ／３００ｎｍ）に約０．４〜０．
５μｍ径で開孔される。コンタクトホール開孔後，補償
イオン注入（ＩＩ）をｎ+ ／ｐ+ 領域にそれぞれのマス
ク工程を通して注入しレジストを剥離した後，活性化の
ためのアニールを約８００℃の温度で行う。この補償Ｉ
Ｉの工程はなくても良いが，最後のアニール工程はコン
タクトホール上部のＢＰＳＧ膜の肩を丸めるため，あっ
た方が望ましい。
【００３９】次に，通常の方法でグルーレイヤであるＴ
ｉＮ（５０ｎｍ）膜４／ Ｔｉ（２０ｎｍ）膜３を成膜
する。この時，グルーレイヤＴｉＮ膜４の膜質としての
要件は， 1）グレインが大きい 2）密度が高い 3）低Ｏ2 濃度 4）低比抵抗 5）（２００）配向が強い（ＴｉＮの場合） である。
ｉＮ（５０ｎｍ）膜４／ Ｔｉ（２０ｎｍ）膜３を成膜
する。この時，グルーレイヤＴｉＮ膜４の膜質としての
要件は， 1）グレインが大きい 2）密度が高い 3）低Ｏ2 濃度 4）低比抵抗 5）（２００）配向が強い（ＴｉＮの場合） である。
【００４０】それを，具体的に実施するため，ＴｉＮの
成膜条件を下記のようにすると， 成膜温度：５００℃ 投入電力：１０Ｗ／ｃｍ2 Ｎ2 流量：８０％ 通常のスパッタにおいても上記 1）〜 5）を満足する膜
が形成できる。
成膜条件を下記のようにすると， 成膜温度：５００℃ 投入電力：１０Ｗ／ｃｍ2 Ｎ2 流量：８０％ 通常のスパッタにおいても上記 1）〜 5）を満足する膜
が形成できる。
【００４１】また，更に， 1）〜 5）の効果を強調する
成膜法としては， ａ）バイアススパッタ 基板にＤＣもしくはＲＦによるバイアスを−１００Ｖ〜
−６００Ｖの範囲で投入する。
成膜法としては， ａ）バイアススパッタ 基板にＤＣもしくはＲＦによるバイアスを−１００Ｖ〜
−６００Ｖの範囲で投入する。
【００４２】ｂ）コリメーティッドスパッタ アスペクト１：１のコリメーターをターゲットとウェー
ハ間に挿入し，堆積を行う。
ハ間に挿入し，堆積を行う。
【００４３】ｃ）ワイドギャップスパッタ ターゲットとウェーハとの間隔を１００〜５００ｍｍの
範囲で成膜することで行う。
範囲で成膜することで行う。
【００４４】ｄ）気相成長（ＣＶＤ）法による成膜 四塩化チタン（ＴｉＣｌ4 ）をソースガスとして用いる
ＣＶＤ法により形成する。
ＣＶＤ法により形成する。
【００４５】このように成長したグルーレイヤ上に厚さ
３５０ｎｍのＣＶＤ−Ｗ膜をブランケット成長する。 （実施例２）（図１７参照） 次に，厚さ１００ｎｍのＷ膜をグルーレイヤとして用い
る場合について述べる。その要件は， 1）グレインが大きい 2）密度が高い 3）低Ｏ2 濃度 4）低比抵抗 である。
３５０ｎｍのＣＶＤ−Ｗ膜をブランケット成長する。 （実施例２）（図１７参照） 次に，厚さ１００ｎｍのＷ膜をグルーレイヤとして用い
る場合について述べる。その要件は， 1）グレインが大きい 2）密度が高い 3）低Ｏ2 濃度 4）低比抵抗 である。
【００４６】それを，具体的に実施するため，Ｗの成膜
条件を下記のようにすると， 成膜温度：５００℃ 放電圧力： ７ｍＴｏｒｒ 投入電力： ３Ｗ／ｃｍ2 通常のスパッタにおいても上記 1）〜 4）を満足する膜
が形成できる。
条件を下記のようにすると， 成膜温度：５００℃ 放電圧力： ７ｍＴｏｒｒ 投入電力： ３Ｗ／ｃｍ2 通常のスパッタにおいても上記 1）〜 4）を満足する膜
が形成できる。
【００４７】また，更に， 1）〜 4）の効果を強調する
成膜法として，ＴｉＮの成膜で述べたａ）〜ｃ）の方法
が適用できる。 （実施例３）（図１(B) 〜(D) 参照） Ｗ配線形成工程について述べる。実施例１において形成
されたＷ／ＴｉＮ／Ｔｉからなる積層膜をエッチングす
る場合，まず最初にＷエッチをＮＦ3 を用いた低温エッ
チング（−３０〜−６０℃）により行う。この際，本発
明によるＴｉＮのような異種金属を用いず，グルーレイ
ヤとしてスパッタによるＷを用いた場合には，ＮＦ3 に
より下地絶縁膜であるＢＰＳＧや，スクライブライン等
に露出したＳｉ基板がエッチングされることになり，良
好なパターン形成ができないという不具合を生じる。こ
こでは，Ｗエッチ完了後に塩素（Ｃｌ2 ）の室温による
ＴｉＮ／Ｔｉエッチを行うことで，下地絶縁膜，Ｓｉ基
板との選択比を十分確保しながらパターン形成が可能と
なる。
成膜法として，ＴｉＮの成膜で述べたａ）〜ｃ）の方法
が適用できる。 （実施例３）（図１(B) 〜(D) 参照） Ｗ配線形成工程について述べる。実施例１において形成
されたＷ／ＴｉＮ／Ｔｉからなる積層膜をエッチングす
る場合，まず最初にＷエッチをＮＦ3 を用いた低温エッ
チング（−３０〜−６０℃）により行う。この際，本発
明によるＴｉＮのような異種金属を用いず，グルーレイ
ヤとしてスパッタによるＷを用いた場合には，ＮＦ3 に
より下地絶縁膜であるＢＰＳＧや，スクライブライン等
に露出したＳｉ基板がエッチングされることになり，良
好なパターン形成ができないという不具合を生じる。こ
こでは，Ｗエッチ完了後に塩素（Ｃｌ2 ）の室温による
ＴｉＮ／Ｔｉエッチを行うことで，下地絶縁膜，Ｓｉ基
板との選択比を十分確保しながらパターン形成が可能と
なる。
【００４８】（実施例４）（図２参照） グルーレイヤの成膜方法としてＴｉＮ／Ｔｉの積層膜を
用いる場合に，ＴｉＮの下のＴｉが露出していると，そ
のＴｉはＷ成長時のソースガスであるＷＦ6 に曝され，
エッチングされてしまう。そこで，グルーレイヤ成膜装
置であるスパッタ装置のクランプリングを上層ＴｉＮが
必ずＴｉを覆うよう，クランプリングの内径をＴｉＮ膜
用の内径＞Ｔｉ膜用のの内径とする必要がある。
用いる場合に，ＴｉＮの下のＴｉが露出していると，そ
のＴｉはＷ成長時のソースガスであるＷＦ6 に曝され，
エッチングされてしまう。そこで，グルーレイヤ成膜装
置であるスパッタ装置のクランプリングを上層ＴｉＮが
必ずＴｉを覆うよう，クランプリングの内径をＴｉＮ膜
用の内径＞Ｔｉ膜用のの内径とする必要がある。
【００４９】（実施例５）（図１８） 本発明はＢ−Ｗ配線のみならず，Ｗ−プラグの場合にも
適用できる。その実施例を以下にのべる。
適用できる。その実施例を以下にのべる。
【００５０】０．３５μｍルールのＣＭＯＳ ＬＯＧＩ
Ｃ ＬＳＩを例に示す。ビアホールは，スピンオングラ
ス（ＳＯＧ）膜２Ｃ／ＮＳＧ膜２Ａの積層膜（膜厚は
０．９〜１．１μｍ）に１．０μｍ以下のビアホールが
開孔される。コンタクトホールを開孔後，グルーレイヤ
であるＴｉＮ膜４を約５０ｎｍの膜厚で形成する。この
時の成膜条件は実施例１と同様の要件を満足すれば良
い。更に，応用としては，コンタクトホールのＷ−プラ
グ形成の場合は，グルーレイヤをＴｉＮ／Ｔｉとすれば
同様である。こうして形成したグルーレイヤにＢ−Ｗ膜
を成長し，エッチバックを行うことでＷ−プラグを形成
する。エッチバック時，グルーレイヤとしてＴｉＮ（ビ
アの場合），ＴｉＮ／Ｔｉ（コンタクトの場合）を用い
た場合はＴｉＮ上でエッチバックをストップし，Ｗを用
いた場合はＷまでエッチバックを行うことになる。
Ｃ ＬＳＩを例に示す。ビアホールは，スピンオングラ
ス（ＳＯＧ）膜２Ｃ／ＮＳＧ膜２Ａの積層膜（膜厚は
０．９〜１．１μｍ）に１．０μｍ以下のビアホールが
開孔される。コンタクトホールを開孔後，グルーレイヤ
であるＴｉＮ膜４を約５０ｎｍの膜厚で形成する。この
時の成膜条件は実施例１と同様の要件を満足すれば良
い。更に，応用としては，コンタクトホールのＷ−プラ
グ形成の場合は，グルーレイヤをＴｉＮ／Ｔｉとすれば
同様である。こうして形成したグルーレイヤにＢ−Ｗ膜
を成長し，エッチバックを行うことでＷ−プラグを形成
する。エッチバック時，グルーレイヤとしてＴｉＮ（ビ
アの場合），ＴｉＮ／Ｔｉ（コンタクトの場合）を用い
た場合はＴｉＮ上でエッチバックをストップし，Ｗを用
いた場合はＷまでエッチバックを行うことになる。
【００５１】（実施例６）（図１９参照） ０．４μｍ以下のコンタクトホールにおいては，Ｂ−Ｗ
配線を用いても，グルーレイヤのオーバーハング形状の
ため，配線カバレッジが悪くなる。そこで，グルーレイ
ヤのステップカバレッジを，特にオーバーハングに注目
して改善する必要がある。
配線を用いても，グルーレイヤのオーバーハング形状の
ため，配線カバレッジが悪くなる。そこで，グルーレイ
ヤのステップカバレッジを，特にオーバーハングに注目
して改善する必要がある。
【００５２】２５６ＭＤＲＡＭの第１層目配線を例に示
す。コンタクトホールはＢＰＳＧ膜２Ｂ／ＮＳＧ膜２Ａ
の積層膜（膜厚は〜３００ｎｍ／３００ｎｍ）に約０．
２〜０．４μｍ径で開孔される。コンタクトホール開孔
後，補償ＩＩをｎ+ ／ｐ+ 領域にそれぞれのマスク工程
を通して注入しレジストを剥離した後，活性化のための
アニールを約８００℃の温度で行う。この補償ＩＩの工
程はなくても良いが，最後のアニール工程はコンタクト
ホール上部のＢ−ＰＳＧを丸めるため，あった方が望ま
しい。
す。コンタクトホールはＢＰＳＧ膜２Ｂ／ＮＳＧ膜２Ａ
の積層膜（膜厚は〜３００ｎｍ／３００ｎｍ）に約０．
２〜０．４μｍ径で開孔される。コンタクトホール開孔
後，補償ＩＩをｎ+ ／ｐ+ 領域にそれぞれのマスク工程
を通して注入しレジストを剥離した後，活性化のための
アニールを約８００℃の温度で行う。この補償ＩＩの工
程はなくても良いが，最後のアニール工程はコンタクト
ホール上部のＢ−ＰＳＧを丸めるため，あった方が望ま
しい。
【００５３】次に，グルーレイヤのＴｉＮ（５０ｎｍ）
膜４／Ｔｉ（２０ｎｍ）膜３を成膜する。この時，グル
ーレイヤのカバレッジを改善する為に，成膜条件とし
て，実施例１のｂ），ｃ），ｄ），更に，ｅ）として，
グルーレイヤとしてＴｉＮよりもオーバーハングの少な
いＴｉを約７０ｎｍ通常スパッタにより形成し，ＲＴＡ
によりＮ2 雰囲気で約６００〜７００℃ ２０〜６０秒
でアニールし窒化する。
膜４／Ｔｉ（２０ｎｍ）膜３を成膜する。この時，グル
ーレイヤのカバレッジを改善する為に，成膜条件とし
て，実施例１のｂ），ｃ），ｄ），更に，ｅ）として，
グルーレイヤとしてＴｉＮよりもオーバーハングの少な
いＴｉを約７０ｎｍ通常スパッタにより形成し，ＲＴＡ
によりＮ2 雰囲気で約６００〜７００℃ ２０〜６０秒
でアニールし窒化する。
【００５４】ｆ）上記Ｔｉの成膜方法において，更にＴ
ｉのオーバーハングを改善するために， コリメーティッドＴｉ膜 ワイドギャップＴｉ膜 等を用いる。
ｉのオーバーハングを改善するために， コリメーティッドＴｉ膜 ワイドギャップＴｉ膜 等を用いる。
【００５５】また，ホール形状を改善することで，通常
ＴｉＮ／Ｔｉにおいてもオーバーハング形状を抑制する
ことも可能である。方法としては，上記熱処理以外に
も，エッチング形状を等方性＋異方性エッチングとする
ことでも可能である。等方性の形成方法としては，界面
活性剤（５０〜２００ｐｐｍ）を用いたＢＨＦ（Ｂｕ−
ｆｆｅｒｅｄ ＨＦ； ＮＨ4 Ｆ：ＨＦを６：１〜１
０：１の比率としたエッチャント）で，２００〜３００
ｎｍのＢＰＳＧ膜２Ｂをエッチングする方法がある（図
２０(A),(B) 参照）。
ＴｉＮ／Ｔｉにおいてもオーバーハング形状を抑制する
ことも可能である。方法としては，上記熱処理以外に
も，エッチング形状を等方性＋異方性エッチングとする
ことでも可能である。等方性の形成方法としては，界面
活性剤（５０〜２００ｐｐｍ）を用いたＢＨＦ（Ｂｕ−
ｆｆｅｒｅｄ ＨＦ； ＮＨ4 Ｆ：ＨＦを６：１〜１
０：１の比率としたエッチャント）で，２００〜３００
ｎｍのＢＰＳＧ膜２Ｂをエッチングする方法がある（図
２０(A),(B) 参照）。
【００５６】このようにして形成したＴｉＮ／Ｔｉグル
ーレイヤ上に厚さ２５０ｎｍのＣＶＤ−Ｗ膜をブランケ
ット成長する。 ｇ）Ｗ成長条件からのアプローチも可能である（図２
１，表２）。
ーレイヤ上に厚さ２５０ｎｍのＣＶＤ−Ｗ膜をブランケ
ット成長する。 ｇ）Ｗ成長条件からのアプローチも可能である（図２
１，表２）。
【００５７】表２はＷの成長条件（反応律速と供給律
速）を説明する。
速）を説明する。
【００５８】
【表２】 反応律速 供給律速 成長温度 低い 〜450 ℃ 高い 〜475 ℃ ＷＦ6 流量 多い〜60 sccm 少ない〜30 sccm カバレージ 良い 悪い 表面モフォロジ 悪い 良い 表２で，反応律速で，膜厚が薄い場合は表面モフォロジ
は許容できる状態であり，２５６ＤＲＡＭで使用可能で
ある。
は許容できる状態であり，２５６ＤＲＡＭで使用可能で
ある。
【００５９】従来，Ｗ配線における成長は供給律速条件
（成膜温度を約４６０〜４８０℃とし，ＷＦ6 流量を２
０〜４０ ｓｃｃｍ程度とする）で，表面モフォロジー
を優先していたが，２５６ＭＤＲＡＭでは，成膜条件を
約４４０〜４６０℃とし，ＷＦ6 流量を５０〜７０ ｓ
ｃｃｍとすることで，カバレッジを改善し，表面モフォ
ロジーは膜厚が薄くなることで良くなる。
（成膜温度を約４６０〜４８０℃とし，ＷＦ6 流量を２
０〜４０ ｓｃｃｍ程度とする）で，表面モフォロジー
を優先していたが，２５６ＭＤＲＡＭでは，成膜条件を
約４４０〜４６０℃とし，ＷＦ6 流量を５０〜７０ ｓ
ｃｃｍとすることで，カバレッジを改善し，表面モフォ
ロジーは膜厚が薄くなることで良くなる。
【００６０】このことは，Ｗ膜がグルーレイヤの場合で
も，更には，０．５μｍ以下のビアホールにおけるＷ−
プラグ技術の場合においても共通である。図２１はＷＦ
6 流量に対する堆積速度の関係図であり，比例関係の直
線部は供給律速の領域であり，水平線で表される堆積速
度の飽和領域は反応律速の領域である。
も，更には，０．５μｍ以下のビアホールにおけるＷ−
プラグ技術の場合においても共通である。図２１はＷＦ
6 流量に対する堆積速度の関係図であり，比例関係の直
線部は供給律速の領域であり，水平線で表される堆積速
度の飽和領域は反応律速の領域である。
【００６１】
【発明の効果】以上説明したように本発明によれば，ブ
ランケット−タングステン（Ｂ−Ｗ）膜のカバレッジ
を，グルーレイヤの選択，ホール形状，Ｗの成長条件か
ら改善することができた。また，本発明によるＷ配線，
Ｗ−プラグの形成が，デバイスの安定性や将来のスケー
リングにも効果があり，半導体装置の性能向上に寄与す
ることができる。
ランケット−タングステン（Ｂ−Ｗ）膜のカバレッジ
を，グルーレイヤの選択，ホール形状，Ｗの成長条件か
ら改善することができた。また，本発明によるＷ配線，
Ｗ−プラグの形成が，デバイスの安定性や将来のスケー
リングにも効果があり，半導体装置の性能向上に寄与す
ることができる。
【図１】 本発明の特徴例の説明図
【図２】 Ｔｉが浸食されない成膜方法の説明図
【図３】 コンタクトホールの形状改善の説明図
【図４】 Ｂ−Ｗ膜成長条件改善の説明図
【図５】 ＴｉＮ膜比抵抗の成膜温度依存を示す図
【図６】 ＴｉＮ膜比抵抗の成膜圧力依存を示す図
【図７】 ＴｉＮ膜配向性の窒素流量比依存を示す図
【図８】 Ｗ膜比抵抗の成膜温度依存を示す図
【図９】 Ｗ膜比抵抗の成膜圧力依存を示す図
【図10】 Ｗ膜比抵抗のスパッタ電力依存を示す図
【図11】 コリメーティッドスパッタによるグルーレイ
ヤのカバレージの説明図
ヤのカバレージの説明図
【図12】 コリメータの説明図
【図13】 ワイドギャップスパッタの説明図
【図14】 ＴｉのＲＴＡ窒化の説明図
【図15】 コンタクトホール開口後の熱処理の説明図
【図16】 グルーレイヤがＴｉＮ／Ｔｉの場合のコンタ
クト例の断面図
クト例の断面図
【図17】 グルーレイヤがＷの場合のコンタクト例の断
面図
面図
【図18】 Ｗ−プラグ形成の説明図
【図19】 ０．４μｍ径以下のコンタクトホールの断面
図
図
【図20】 ウエットエッチによる等方性形状の説明図
【図21】 堆積レートのＷＦ6 流量依存の説明図
【図22】 従来技術の説明図
【図23】 Ｂ−Ｗ配線の例を示す断面図
【図24】 Ｗ−プラグの形成例を示す断面図
【図25】 Ｂ−Ｗ成膜時の核形成の説明図
【図26】 Ｂ−Ｗ成膜時のＷＦ6 の浸食の説明図
【図27】 ＴｉがＷＦ6 に曝されることによる問題点の
説明図
説明図
【図28】 グルーレイヤがＷの場合の断面図
【図29】 グルーレイヤがＷの場合のパターニングの問
題点の説明図
題点の説明図
【図30】 ０．４μｍ径以下のコンタクトホールにおけ
るＢ−Ｗ配線の問題点の説明図
るＢ−Ｗ配線の問題点の説明図
1 半導体基板でＳｉ基板 2 絶縁膜 3 Ｔｉ膜 4 グルーレイヤでＴｉＮ膜 4G グルーレイヤでＷ膜 5 Ａｌ膜 6 酸素原子 7 Ａｌスパイク 8 Ｗ膜 8P Ｗ−プラグ 9 ウエハのクランプリング 10 レジスト膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/285 ３０１ Ｒ 8932−4Ｍ
Claims (21)
- 【請求項１】 コンタクトホールが形成された絶縁膜
(2) が表面に被着された半導体基板(1) 上に，チタン膜
(3）と窒化チタン膜(4）とタングステン膜(8)を順に成
膜する工程を有し，該窒化チタン膜(4）の成膜温度を４
００℃以上とすることを特徴とする半導体装置の製造方
法。 - 【請求項２】 コンタクトホールが形成された絶縁膜
(2) が表面に被着された半導体基板(1) 上に，チタン膜
(3）と窒化チタン膜(4）とタングステン膜(8)を順に成
膜する工程を有し，該窒化チタン膜(4）の成膜電力を１
０Ｗ／ｃｍ2 以上とすることを特徴とする半導体装置の
製造方法。 - 【請求項３】 コンタクトホールが形成された絶縁膜
(2) が表面に被着された半導体基板(1) 上に，チタン膜
(3）と窒化チタン膜(4）とタングステン膜(8)を順に成
膜する工程を有し，該窒化チタン膜(4）の成膜時の窒素
流量比を６０％以上とすることを特徴とする半導体装置
の製造方法。 - 【請求項４】 コンタクトホールが形成された絶縁膜
(2) が表面に被着された半導体基板(1) 上に，チタン膜
(3）と窒化チタン膜(4）とタングステン膜(8)を順に成
膜する工程を有し，該窒化チタン膜(4）をバイアススパ
ッタ法により成膜することを特徴とする半導体装置の製
造方法。 - 【請求項５】 コンタクトホールが形成された絶縁膜
(2) が表面に被着された半導体基板(1) 上に，チタン膜
(3）と窒化チタン膜(4）とタングステン膜(8)を順に成
膜する工程を有し，該窒化チタン膜(4）をコリメーティ
ッドスパッタ法により成膜することを特徴とする半導体
装置の製造方法。 - 【請求項６】 コンタクトホールが形成された絶縁膜
(2) が表面に被着された半導体基板(1) 上に，チタン膜
(3）と窒化チタン膜(4）とタングステン膜(8)を順に成
膜する工程を有し，該窒化チタン膜(4）を，ターゲット
と被成長基板間のギャップを１００ｍｍ以上に広げたワ
イドギャップスパッタ法により成膜することを特徴とす
る半導体装置の製造方法。 - 【請求項７】 コンタクトホールが形成された絶縁膜
(2) が表面に被着された半導体基板(1) 上に，チタン膜
(3）と窒化チタン膜(4）とタングステン膜(8)を順に成
膜する工程を有し，該窒化チタン膜(4）を気相成長(CV
D) 法により成膜することを特徴とする半導体装置の製
造方法。 - 【請求項８】 コンタクトホールが形成された絶縁膜
(2) が表面に被着された半導体基板(1) 上に，グルーレ
イヤ用タングステン膜(4G)とタングステン膜(8) を順に
成膜する工程を有し，該グルーレイヤ用タングステン膜
(4G)の成膜温度を４００℃以上とすることを特徴とする
半導体装置の製造方法。 - 【請求項９】 コンタクトホールが形成された絶縁膜
(2) が表面に被着された半導体基板(1) 上に，グルーレ
イヤ用タングステン膜(4G)とタングステン膜(8) を順に
成膜する工程を有し，該グルーレイヤ用タングステン膜
(4G)の成膜時におけるガス圧力を７ｍＴｏｒｒ以上とす
ることを特徴とする半導体装置の製造方法。 - 【請求項10】 コンタクトホールが形成された絶縁膜
(2) が表面に被着された半導体基板(1) 上に，グルーレ
イヤ用タングステン膜(4G)とタングステン膜(8) を順に
成膜する工程を有し，該グルーレイヤ用タングステン膜
(4G)の成膜電力を２〜４Ｗ／ｃｍ2 以上とすることを特
徴とする半導体装置の製造方法。 - 【請求項11】 コンタクトホールが形成された絶縁膜
(2) が表面に被着された半導体基板(1) 上に，グルーレ
イヤ用タングステン膜(4G)とタングステン膜(8) を順に
成膜する工程を有し，該グルーレイヤ用タングステン膜
(4G)の成膜を請求項４乃至６記載の方法で行うことを特
徴とする半導体装置の製造方法。 - 【請求項12】 コンタクトホールが形成された絶縁膜
(2) が表面に被着された半導体基板(1) 上に，グルーレ
イヤ(4) とタングステン膜(8) を順に成膜する工程を有
し，タングステン膜(8) をパターニングし，次いで該半
導体基板(1) に対するよりエッチレートの大きい反応ガ
スを用いて該グルーレイヤ(4）のパターニングを行うこ
とを特徴とする半導体装置の製造方法。 - 【請求項13】 前記グルーレイヤ(4) は，下層がチタン
で上層が窒化チタンからなる積層膜であることを特徴と
する請求項12記載の半導体装置の製造方法。 - 【請求項14】 前記グルーレイヤ(4) は，半導体基板
(1) 上で窒化チタンがチタン膜を完全に覆った状態で前
記タングステン膜(8) を成膜することを特徴とする請求
項13記載の半導体装置の製造方法。 - 【請求項15】 コンタクトホールが形成された絶縁膜
(2) が表面に被着された半導体基板(1) 上に，グルーレ
イヤ(4) とタングステン膜(8) を順に成膜し，該タング
ステン膜(8) をエッチバックして該コンタクトホール内
にタングステン−プラグ(9P)を形成する工程を有し，請
求項１乃至14記載の方法を用いることを特徴とする半導
体装置の製造方法。 - 【請求項16】 コンタクトホールが形成された絶縁膜
(2) が表面に被着された半導体基板(1) 上に，グルーレ
イヤ(4) とタングステン膜(8) を順に成膜する工程を有
し，該グルーレイヤ(4) がチタン膜(3）の表面を急速加
熱法により窒化してなることを特徴とする半導体装置の
製造方法。 - 【請求項17】 前記チタン膜(3）をコリメーティッドス
パッタ法で成膜することを特徴とする請求項16記載の半
導体装置の製造方法。 - 【請求項18】 前記チタン膜(3）をターゲットと被成長
基板間のギャップを１００ｍｍ以上に広げたワイドギャ
ップスパッタ法で成膜することを特徴とする請求項16記
載の半導体装置の製造方法。 - 【請求項19】 請求項１乃至18において，絶縁膜(2) に
その積層構造に少なくともりん珪酸ガラス膜を含む被膜
を用い, コンタクトホール形成前に該被膜に対して７５
０〜８５０℃の熱処理を行うことを特徴とする半導体装
置の製造方法。 - 【請求項20】 請求項１乃至18において，絶縁膜(2) に
その積層構造に少なくともりん珪酸ガラス膜を含む被膜
を用い, 前記コンタクトホールの形成に等方性エッチン
グ及び異方性エッチングを用いることを特徴とする半導
体装置の製造方法。 - 【請求項21】 請求項１乃至20において，前記タングス
テン膜(8) を表面反応律速条件で成膜することを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3271294A JPH07245300A (ja) | 1994-03-03 | 1994-03-03 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3271294A JPH07245300A (ja) | 1994-03-03 | 1994-03-03 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07245300A true JPH07245300A (ja) | 1995-09-19 |
Family
ID=12366457
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3271294A Pending JPH07245300A (ja) | 1994-03-03 | 1994-03-03 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07245300A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6025266A (en) * | 1996-09-04 | 2000-02-15 | Nec Corporation | Vacuum film formation method and device |
| US6344411B1 (en) | 1997-11-21 | 2002-02-05 | Nec Corporation | OHMIC contact plug having an improved crack free tin barrier metal in a contact hole and method of forming the same |
| JP2010225697A (ja) * | 2009-03-19 | 2010-10-07 | Oki Semiconductor Co Ltd | 半導体装置の製造方法 |
-
1994
- 1994-03-03 JP JP3271294A patent/JPH07245300A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6025266A (en) * | 1996-09-04 | 2000-02-15 | Nec Corporation | Vacuum film formation method and device |
| US6344411B1 (en) | 1997-11-21 | 2002-02-05 | Nec Corporation | OHMIC contact plug having an improved crack free tin barrier metal in a contact hole and method of forming the same |
| US6787913B2 (en) | 1997-11-21 | 2004-09-07 | Nec Electronics Corporation | Ohmic contact plug having an improved crack free TiN barrier metal in a contact hole and method of forming the same |
| JP2010225697A (ja) * | 2009-03-19 | 2010-10-07 | Oki Semiconductor Co Ltd | 半導体装置の製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000321 |