JPH07248964A - データ処理方法及びその装置並びに半導体集積回路装置 - Google Patents
データ処理方法及びその装置並びに半導体集積回路装置Info
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- JPH07248964A JPH07248964A JP4150294A JP4150294A JPH07248964A JP H07248964 A JPH07248964 A JP H07248964A JP 4150294 A JP4150294 A JP 4150294A JP 4150294 A JP4150294 A JP 4150294A JP H07248964 A JPH07248964 A JP H07248964A
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Abstract
(57)【要約】
【目的】回路基板に実装される部品点数を少なくし電子
機器の小型化を図る。 【構成】回路基板上に実装されたデータ処理装置１は、
中央処理装置２と周辺半導体集積回路装置３，４とで構
成され、中央処理装置２のデータ入出力端子は周辺半導
体集積回路装置３，４のデータ入出力端子と接続されて
いる。中央処理装置２のアドレス信号出力端子は周辺半
導体集積回路装置３，４のアドレス信号入力端子と接続
されている。各周辺半導体集積回路装置３，４は、互い
に異なるチップアドレスデータを設定したアドレス設定
回路部５を設けているとともに、そのアドレス設定回路
部５のチップアドレスデータと中央処理装置２から出力
されたアドレス信号Ａを比較する比較回路部６を設けて
いる。又、各周辺半導体集積回路装置３，４は、比較回
路部６がアドレス信号Ａとチップアドレスデータが一致
したと判断したときチップセレクト信号を発生するチッ
プセレクト信号発生回路部７を設けている。
機器の小型化を図る。 【構成】回路基板上に実装されたデータ処理装置１は、
中央処理装置２と周辺半導体集積回路装置３，４とで構
成され、中央処理装置２のデータ入出力端子は周辺半導
体集積回路装置３，４のデータ入出力端子と接続されて
いる。中央処理装置２のアドレス信号出力端子は周辺半
導体集積回路装置３，４のアドレス信号入力端子と接続
されている。各周辺半導体集積回路装置３，４は、互い
に異なるチップアドレスデータを設定したアドレス設定
回路部５を設けているとともに、そのアドレス設定回路
部５のチップアドレスデータと中央処理装置２から出力
されたアドレス信号Ａを比較する比較回路部６を設けて
いる。又、各周辺半導体集積回路装置３，４は、比較回
路部６がアドレス信号Ａとチップアドレスデータが一致
したと判断したときチップセレクト信号を発生するチッ
プセレクト信号発生回路部７を設けている。
Description
【０００１】
【産業上の利用分野】本発明はデータ処理方法及びその
装置並びに半導体集積回路装置に係り、詳しくは中央処
理装置による複数の周辺半導体集積回路装置の選択方法
及びその装置並びにその周辺半導体集積回路装置に関す
る。
装置並びに半導体集積回路装置に係り、詳しくは中央処
理装置による複数の周辺半導体集積回路装置の選択方法
及びその装置並びにその周辺半導体集積回路装置に関す
る。
【０００２】近年、電子機器は多機能化とともに小型化
が求められている。多機能化に伴い中央処理装置（ＣＰ
Ｕ）の周辺半導体集積回路装置（周辺ＩＣ）の数が増大
している。この周辺ＩＣの増大は、回路基板上に実装す
る周辺ＩＣが増大し電子機器の小型化を図る上で支障が
生ずる。そのため、周辺ＩＣの効率のよい実装が望まれ
ている。
が求められている。多機能化に伴い中央処理装置（ＣＰ
Ｕ）の周辺半導体集積回路装置（周辺ＩＣ）の数が増大
している。この周辺ＩＣの増大は、回路基板上に実装す
る周辺ＩＣが増大し電子機器の小型化を図る上で支障が
生ずる。そのため、周辺ＩＣの効率のよい実装が望まれ
ている。
【０００３】
【従来の技術】図４はＣＰＵ３０とその周辺ＩＣ３１〜
３３のブロック回路図を示す。ＣＰＵ３０は共通バスラ
イン３４を介してデータの送受信を行っている。また、
ＣＰＵ３０と周辺ＩＣ３１〜３３との間には、ＣＰＵ３
０から周辺ＩＣ３１〜３３にリードライト信号Ｒ／Ｗ及
びチップイネーブル信号ＣＥを出力する信号線が設けら
れている。
３３のブロック回路図を示す。ＣＰＵ３０は共通バスラ
イン３４を介してデータの送受信を行っている。また、
ＣＰＵ３０と周辺ＩＣ３１〜３３との間には、ＣＰＵ３
０から周辺ＩＣ３１〜３３にリードライト信号Ｒ／Ｗ及
びチップイネーブル信号ＣＥを出力する信号線が設けら
れている。
【０００４】さらに、ＣＰＵ３０と周辺ＩＣ３１〜３３
との間には、アドレスデコード回路３５が設けられてい
る。アドレスデコード回路３５はＣＰＵ３０からチップ
イネーブル信号ＣＥと２ビットのアドレス信号Ａ１，Ａ
０を入力し、４ビットのチップセレクト信号ＣＳ0 〜Ｃ
Ｓ3 を周辺ＩＣ３１〜３３に出力する。そして、ＣＰＵ
３０からチップイネーブル信号ＣＥとアドレス信号Ａ
１，Ａ０が出力されると、アドレスデコード回路３５は
アドレス信号Ａ１，Ａ０をデコードして周辺ＩＣ３１〜
３３の中からＣＰＵ３０がアクセスしたい１つの周辺Ｉ
Ｃに論理値「１」のチップセレクト信号を出力する。
尚、アドレスデコード回路３５はＣＰＵ３０がアクセス
しない周辺ＩＣに対しては論理値「０」のチップセレク
ト信号を出力する。そして、その選択された周辺ＩＣは
ＣＰＵ３０との間でリードライト信号Ｒ／Ｗに基づいて
データの送受信が行われる。
との間には、アドレスデコード回路３５が設けられてい
る。アドレスデコード回路３５はＣＰＵ３０からチップ
イネーブル信号ＣＥと２ビットのアドレス信号Ａ１，Ａ
０を入力し、４ビットのチップセレクト信号ＣＳ0 〜Ｃ
Ｓ3 を周辺ＩＣ３１〜３３に出力する。そして、ＣＰＵ
３０からチップイネーブル信号ＣＥとアドレス信号Ａ
１，Ａ０が出力されると、アドレスデコード回路３５は
アドレス信号Ａ１，Ａ０をデコードして周辺ＩＣ３１〜
３３の中からＣＰＵ３０がアクセスしたい１つの周辺Ｉ
Ｃに論理値「１」のチップセレクト信号を出力する。
尚、アドレスデコード回路３５はＣＰＵ３０がアクセス
しない周辺ＩＣに対しては論理値「０」のチップセレク
ト信号を出力する。そして、その選択された周辺ＩＣは
ＣＰＵ３０との間でリードライト信号Ｒ／Ｗに基づいて
データの送受信が行われる。
【０００５】そして、このアドレスデコード回路３５を
図５に示す。アドレスデコード回路３５は２個のインバ
ータ回路３６ａ，３６ｂとチップイネーブル信号ＣＥを
入力する４個のアンド回路３７ａ〜３７ｄとから構成さ
れている。アンド回路３７ａはアドレス信号Ａ１，Ａ０
を入力し、出力信号をチップセレクト信号ＣＳ0 として
周辺ＩＣ３１に出力する。アンド回路３７ｂはアドレス
信号Ａ１を入力するとともにアドレス信号Ａ０をインバ
ータ回路３６ａを介して入力し、出力信号をチップセレ
クト信号ＣＳ1 として周辺ＩＣ３２に出力する。又、ア
ンド回路３７ｃはアドレス信号Ａ０を入力するとともに
アドレス信号Ａ１をインバータ回路３６ｂを介して入力
し、出力信号をチップセレクト信号ＣＳ2 として周辺Ｉ
Ｃ３３に出力する。更に、アンド回路３７ｄはアドレス
信号Ａ０をインバータ回路３６ａを介して入力するとと
もにアドレス信号Ａ１をインバータ回路３６ｂを介して
入力し、出力信号をチップセレクト信号ＣＳ3 として図
示しない周辺ＩＣに出力する。
図５に示す。アドレスデコード回路３５は２個のインバ
ータ回路３６ａ，３６ｂとチップイネーブル信号ＣＥを
入力する４個のアンド回路３７ａ〜３７ｄとから構成さ
れている。アンド回路３７ａはアドレス信号Ａ１，Ａ０
を入力し、出力信号をチップセレクト信号ＣＳ0 として
周辺ＩＣ３１に出力する。アンド回路３７ｂはアドレス
信号Ａ１を入力するとともにアドレス信号Ａ０をインバ
ータ回路３６ａを介して入力し、出力信号をチップセレ
クト信号ＣＳ1 として周辺ＩＣ３２に出力する。又、ア
ンド回路３７ｃはアドレス信号Ａ０を入力するとともに
アドレス信号Ａ１をインバータ回路３６ｂを介して入力
し、出力信号をチップセレクト信号ＣＳ2 として周辺Ｉ
Ｃ３３に出力する。更に、アンド回路３７ｄはアドレス
信号Ａ０をインバータ回路３６ａを介して入力するとと
もにアドレス信号Ａ１をインバータ回路３６ｂを介して
入力し、出力信号をチップセレクト信号ＣＳ3 として図
示しない周辺ＩＣに出力する。
【０００６】
【発明が解決しようとする課題】このようにＣＰＵ３０
が周辺ＩＣ３１〜３３をアクセスする場合にはアドレス
デコード回路３５を必要としている。このデコード回路
３５はＣＰＵ３０及び周辺ＩＣとともに回路基板に実装
するためのスペースが確保されている。従って、その分
だけ外付け部品が増大し回路基板の大型化、ひいては電
子機器の大型化につながっていた。
が周辺ＩＣ３１〜３３をアクセスする場合にはアドレス
デコード回路３５を必要としている。このデコード回路
３５はＣＰＵ３０及び周辺ＩＣとともに回路基板に実装
するためのスペースが確保されている。従って、その分
だけ外付け部品が増大し回路基板の大型化、ひいては電
子機器の大型化につながっていた。
【０００７】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、アドレスデコード回路
を無くし回路基板に実装される部品点数を少なくし電子
機器の小型化を図ることができるデータ処理方法及びそ
の装置並びに半導体集積回路装置を提供することにあ
る。
れたものであって、その目的は、アドレスデコード回路
を無くし回路基板に実装される部品点数を少なくし電子
機器の小型化を図ることができるデータ処理方法及びそ
の装置並びに半導体集積回路装置を提供することにあ
る。
【０００８】
【課題を解決するための手段】図１は本発明の原理説明
図である。回路基板上に実装されたデータ処理装置１
は、中央処理装置２と周辺半導体集積回路装置３，４と
で構成されている。中央処理装置２のデータ入出力端子
は周辺半導体集積回路装置３，４のデータ入出力端子と
信号線を介して接続されている。中央処理装置２のアド
レス信号出力端子は周辺半導体集積回路装置３，４のア
ドレス信号入力端子と信号線を介して接続されている。
図である。回路基板上に実装されたデータ処理装置１
は、中央処理装置２と周辺半導体集積回路装置３，４と
で構成されている。中央処理装置２のデータ入出力端子
は周辺半導体集積回路装置３，４のデータ入出力端子と
信号線を介して接続されている。中央処理装置２のアド
レス信号出力端子は周辺半導体集積回路装置３，４のア
ドレス信号入力端子と信号線を介して接続されている。
【０００９】各周辺半導体集積回路装置３，４は、互い
に異なるチップアドレスデータを設定したアドレス設定
回路部５を設けているとともに、そのアドレス設定回路
部５のチップアドレスデータと中央処理装置２から出力
されたアドレス信号Ａを比較する比較回路部６を設けて
いる。又、各周辺半導体集積回路装置３，４は、比較回
路部６がアドレス信号Ａとチップアドレスデータが一致
したと判断したときチップセレクト信号を発生するチッ
プセレクト信号発生回路部７を設けている。
に異なるチップアドレスデータを設定したアドレス設定
回路部５を設けているとともに、そのアドレス設定回路
部５のチップアドレスデータと中央処理装置２から出力
されたアドレス信号Ａを比較する比較回路部６を設けて
いる。又、各周辺半導体集積回路装置３，４は、比較回
路部６がアドレス信号Ａとチップアドレスデータが一致
したと判断したときチップセレクト信号を発生するチッ
プセレクト信号発生回路部７を設けている。
【００１０】
【作用】本発明によれば、中央処理装置２からアドレス
信号Ａが出力されると、各周辺半導体集積回路装置３，
４は、それぞれ比較回路部６にて自己のチップアドレス
データとそのアドレス信号Ａを比較する。そして、一致
した場合、チップセレクト信号発生回路部７からチップ
セレクト信号が発生され、該周辺半導体集積回路装置
３，４は中央処理装置２に対してデータの送受信が可能
となる。
信号Ａが出力されると、各周辺半導体集積回路装置３，
４は、それぞれ比較回路部６にて自己のチップアドレス
データとそのアドレス信号Ａを比較する。そして、一致
した場合、チップセレクト信号発生回路部７からチップ
セレクト信号が発生され、該周辺半導体集積回路装置
３，４は中央処理装置２に対してデータの送受信が可能
となる。
【００１１】従って、各周辺半導体集積回路装置３，４
にチップセレクト信号を発生させるデコード回路に相当
する回路部５〜７が内蔵されているため、回路基板上に
実装されたデータ処理装置１はその分だけ部品点数が少
なくなる。
にチップセレクト信号を発生させるデコード回路に相当
する回路部５〜７が内蔵されているため、回路基板上に
実装されたデータ処理装置１はその分だけ部品点数が少
なくなる。
【００１２】
【実施例】以下、本発明を具体化した一実施例を図２、
図３に従って説明する。図２は、回路基板１０上に実装
されたデータ処理装置１１のブロック回路図を示す。
図３に従って説明する。図２は、回路基板１０上に実装
されたデータ処理装置１１のブロック回路図を示す。
【００１３】データ処理装置１１は、中央処理装置（Ｃ
ＰＵ）１２と３個の例えば半導体記憶装置等の周辺半導
体集積回路装置（周辺ＩＣ）１３ａ〜１３ｃとから構成
され、両装置１２，１３ａ〜１３ｃはそれぞれ回路基板
１０上に実装されている。
ＰＵ）１２と３個の例えば半導体記憶装置等の周辺半導
体集積回路装置（周辺ＩＣ）１３ａ〜１３ｃとから構成
され、両装置１２，１３ａ〜１３ｃはそれぞれ回路基板
１０上に実装されている。
【００１４】ＣＰＵ１２のデータ入出力端子は周辺ＩＣ
１３ａ〜１３ｃのデータ入出力端子と共通バスライン１
４を介してそれぞれ接続されている。ＣＰＵ１２のリー
ドライト信号出力端子は周辺ＩＣ１３ａ〜１３ｃのリー
ドライト信号入力端子と信号線Ｌ１を介して接続され、
ＣＰＵ１２はリード／ライト信号Ｒ／Ｗを各周辺ＩＣ１
３ａ〜１３ｃに出力する。又、ＣＰＵ１２のチップイネ
ーブル信号出力端子は周辺ＩＣ１３ａ〜１３ｃのチップ
イネーブル信号入力端子と信号線Ｌ２を介して接続さ
れ、ＣＰＵ１２はチップイネーブル信号ＣＥを各周辺Ｉ
Ｃ１３ａ〜１３ｃに出力する。さらに、ＣＰＵ１２の２
本のアドレス信号出力端子は周辺ＩＣ１３ａ〜１３ｃの
２本のアドレス信号入力端子と信号線Ｌ３，Ｌ４を介し
て接続され、ＣＰＵ１２はアドレス信号Ａ１，Ａ０を各
周辺ＩＣ１３ａ〜１３ｃに出力する。
１３ａ〜１３ｃのデータ入出力端子と共通バスライン１
４を介してそれぞれ接続されている。ＣＰＵ１２のリー
ドライト信号出力端子は周辺ＩＣ１３ａ〜１３ｃのリー
ドライト信号入力端子と信号線Ｌ１を介して接続され、
ＣＰＵ１２はリード／ライト信号Ｒ／Ｗを各周辺ＩＣ１
３ａ〜１３ｃに出力する。又、ＣＰＵ１２のチップイネ
ーブル信号出力端子は周辺ＩＣ１３ａ〜１３ｃのチップ
イネーブル信号入力端子と信号線Ｌ２を介して接続さ
れ、ＣＰＵ１２はチップイネーブル信号ＣＥを各周辺Ｉ
Ｃ１３ａ〜１３ｃに出力する。さらに、ＣＰＵ１２の２
本のアドレス信号出力端子は周辺ＩＣ１３ａ〜１３ｃの
２本のアドレス信号入力端子と信号線Ｌ３，Ｌ４を介し
て接続され、ＣＰＵ１２はアドレス信号Ａ１，Ａ０を各
周辺ＩＣ１３ａ〜１３ｃに出力する。
【００１５】各周辺ＩＣ１３ａ〜１３ｃには、それぞれ
チップアドレスデータ設定用の２本の外部入力端子ＡＤ
０，ＡＤ１が設けられている。そして、周辺ＩＣ１３ａ
の外部入力端子ＡＤ０，ＡＤ１は共に低電位電源（グラ
ンド）Ｖｓｓに接続されている。従って、外部入力端子
ＡＤ０，ＡＤ１には共に論理値「０」のデータが、即ち
「０，０」のチップアドレスデータとして入力される。
チップアドレスデータ設定用の２本の外部入力端子ＡＤ
０，ＡＤ１が設けられている。そして、周辺ＩＣ１３ａ
の外部入力端子ＡＤ０，ＡＤ１は共に低電位電源（グラ
ンド）Ｖｓｓに接続されている。従って、外部入力端子
ＡＤ０，ＡＤ１には共に論理値「０」のデータが、即ち
「０，０」のチップアドレスデータとして入力される。
【００１６】又、周辺ＩＣ１３ｂの外部入力端子ＡＤ０
は高電位電源Ｖｃｃに接続され、他方の外部入力端子Ａ
Ｄ１は低電位電源Ｖｓｓに接続されている。従って、外
部入力端子ＡＤ０には論理値「１」、外部入力端子ＡＤ
１には論理値「０」のデータが、即ち「０，１」のチッ
プアドレスデータとして入力される。
は高電位電源Ｖｃｃに接続され、他方の外部入力端子Ａ
Ｄ１は低電位電源Ｖｓｓに接続されている。従って、外
部入力端子ＡＤ０には論理値「１」、外部入力端子ＡＤ
１には論理値「０」のデータが、即ち「０，１」のチッ
プアドレスデータとして入力される。
【００１７】さらに、周辺ＩＣ１３ｃの外部入力端子Ａ
Ｄ０は低電位電源Ｖｓｓに接続され、他方の外部入力端
子ＡＤ１は高電位電源Ｖｃｃに接続されている。従っ
て、外部入力端子ＡＤ０には論理値「０」、外部入力端
子ＡＤ１には論理値「１」のデータが、即ち「１，０」
のチップアドレスデータとして入力される。
Ｄ０は低電位電源Ｖｓｓに接続され、他方の外部入力端
子ＡＤ１は高電位電源Ｖｃｃに接続されている。従っ
て、外部入力端子ＡＤ０には論理値「０」、外部入力端
子ＡＤ１には論理値「１」のデータが、即ち「１，０」
のチップアドレスデータとして入力される。
【００１８】各周辺ＩＣ１３ａ〜１３ｃには、それぞれ
アドレスセレクト回路部１４ａ〜１４ｃが内蔵されてい
る。次に、このアドレスセレクト回路部１４ａ〜１４ｃ
について説明する。尚、各アドレスセレクト回路部１４
ａ〜１４ｃは同じ回路構成なので、説明の便宜上周辺Ｉ
Ｃ１３ａに内蔵されたアドレスセレクト回路部１４ａを
図３に従って説明する。
アドレスセレクト回路部１４ａ〜１４ｃが内蔵されてい
る。次に、このアドレスセレクト回路部１４ａ〜１４ｃ
について説明する。尚、各アドレスセレクト回路部１４
ａ〜１４ｃは同じ回路構成なので、説明の便宜上周辺Ｉ
Ｃ１３ａに内蔵されたアドレスセレクト回路部１４ａを
図３に従って説明する。
【００１９】アドレスセレクト回路部１４ａはナンド回
路１５、ノア回路１６及び２個の排他的論理和回路（Ｅ
Ｘオア回路）１７ａ，１７ｂとから構成されている。一
方のＥＸオア回路１７ａはアドレス信号Ａ０と外部入力
端子ＡＤ０からの論理値「０」のチップアドレスデータ
を入力し、アドレス信号Ａ０と該チップアドレスデータ
が一致したとき論理値「０」の信号を次段のノア回路１
６に出力する。他方のＥＸオア回路１７ｂはアドレス信
号Ａ１と外部入力端子ＡＤ１からの論理値「０」のチッ
プアドレスデータを入力し、アドレス信号Ａ１と該チッ
プアドレスデータが一致したとき論理値「０」の信号を
次段のノア回路１６に出力する。
路１５、ノア回路１６及び２個の排他的論理和回路（Ｅ
Ｘオア回路）１７ａ，１７ｂとから構成されている。一
方のＥＸオア回路１７ａはアドレス信号Ａ０と外部入力
端子ＡＤ０からの論理値「０」のチップアドレスデータ
を入力し、アドレス信号Ａ０と該チップアドレスデータ
が一致したとき論理値「０」の信号を次段のノア回路１
６に出力する。他方のＥＸオア回路１７ｂはアドレス信
号Ａ１と外部入力端子ＡＤ１からの論理値「０」のチッ
プアドレスデータを入力し、アドレス信号Ａ１と該チッ
プアドレスデータが一致したとき論理値「０」の信号を
次段のノア回路１６に出力する。
【００２０】即ち、ＣＰＵ１２から出力されたアドレス
信号Ａ１，Ａ０が周辺ＩＣ１３ａを選択する「０，０」
の時のみＥＸオア回路１７ａ，１７ｂは共に論理値
「０」を出力し、ノア回路１６は論理値「１」を出力す
る。そして、本実施例ではこのＥＸオア回路１７ａ，１
７ｂとノア回路１６とで比較回路部を構成している。
信号Ａ１，Ａ０が周辺ＩＣ１３ａを選択する「０，０」
の時のみＥＸオア回路１７ａ，１７ｂは共に論理値
「０」を出力し、ノア回路１６は論理値「１」を出力す
る。そして、本実施例ではこのＥＸオア回路１７ａ，１
７ｂとノア回路１６とで比較回路部を構成している。
【００２１】ノア回路１６の出力はチップセレクト信号
発生回路部を構成するアンド回路１５に出力される。ア
ンド回路１５はノア回路１６の出力の他にチップイネー
ブル信号ＣＥを入力する。従って、チップイネーブル信
号ＣＥが「１」であって、ノア回路１６の出力が「１」
のとき、ナンド回路１５は論理値「１」、即ち該周辺Ｉ
Ｃ１３ａが選択されたことを示すチップセレクト信号Ｃ
Ｓを出力する。このチップセレクト信号ＣＳはチップイ
ネーブル信号ＣＥとともに該周辺ＩＣ１３ａの内部回路
に出力される。
発生回路部を構成するアンド回路１５に出力される。ア
ンド回路１５はノア回路１６の出力の他にチップイネー
ブル信号ＣＥを入力する。従って、チップイネーブル信
号ＣＥが「１」であって、ノア回路１６の出力が「１」
のとき、ナンド回路１５は論理値「１」、即ち該周辺Ｉ
Ｃ１３ａが選択されたことを示すチップセレクト信号Ｃ
Ｓを出力する。このチップセレクト信号ＣＳはチップイ
ネーブル信号ＣＥとともに該周辺ＩＣ１３ａの内部回路
に出力される。
【００２２】尚、ちなみに、ＣＰＵ１２から出力された
アドレス信号Ａ１，Ａ０が「０，１」の時には、周辺Ｉ
Ｃ１３ｂが選択され、アドレス信号Ａ１，Ａ０が「１，
０」の時には、周辺ＩＣ１３ｃが選択されることにな
る。
アドレス信号Ａ１，Ａ０が「０，１」の時には、周辺Ｉ
Ｃ１３ｂが選択され、アドレス信号Ａ１，Ａ０が「１，
０」の時には、周辺ＩＣ１３ｃが選択されることにな
る。
【００２３】次に、上記のように構成したデータ処理装
置１１の作用について説明する。尚、説明の便宜上、Ｃ
ＰＵ１２が周辺ＩＣ１３ｂを選択し、周辺ＩＣ１３ｂと
の間でデータの送受信を行う場合について説明する。
置１１の作用について説明する。尚、説明の便宜上、Ｃ
ＰＵ１２が周辺ＩＣ１３ｂを選択し、周辺ＩＣ１３ｂと
の間でデータの送受信を行う場合について説明する。
【００２４】ＣＰＵ１２は論理値「１」のチップイネー
ブル信号ＣＥを出力するとともに「１」のアドレス信号
Ａ０及び「０」のアドレス信号Ａ１を出力する。この各
信号ＣＥ，Ａ０，Ａ１はそれぞれの信号線Ｌ２〜Ｌ４を
介して各周辺ＩＣ１３ａ〜１３ｃのアドレスセレクト回
路部１４ａ〜１４ｃにそれぞれ出力される。
ブル信号ＣＥを出力するとともに「１」のアドレス信号
Ａ０及び「０」のアドレス信号Ａ１を出力する。この各
信号ＣＥ，Ａ０，Ａ１はそれぞれの信号線Ｌ２〜Ｌ４を
介して各周辺ＩＣ１３ａ〜１３ｃのアドレスセレクト回
路部１４ａ〜１４ｃにそれぞれ出力される。
【００２５】周辺ＩＣ１３ａのアドレスセレクト回路部
１４ａは、ＥＸオア回路１７ａ，１７ｂにおいてこのア
ドレス信号Ａ１，Ａ０（「０，１」）と該周辺ＩＣ１３
ａのチップアドレスデータ（「０，０」）とを比較す
る。この時、一致しないので、ノア回路１６の出力は
「０」となり、アンド回路１５は論理値「１」のチップ
セレクト信号ＣＳを発生することはない。同様に、周辺
ＩＣ１３ｃのアドレスセレクト回路部１４ｃもアドレス
信号Ａ１，Ａ０（「０，１」）と該周辺ＩＣ１３ｃのチ
ップアドレスデータ（「１，０」）とを比較するが、一
致しないので、アンド回路１５は論理値「１」のチップ
セレクト信号ＣＳを発生しない。
１４ａは、ＥＸオア回路１７ａ，１７ｂにおいてこのア
ドレス信号Ａ１，Ａ０（「０，１」）と該周辺ＩＣ１３
ａのチップアドレスデータ（「０，０」）とを比較す
る。この時、一致しないので、ノア回路１６の出力は
「０」となり、アンド回路１５は論理値「１」のチップ
セレクト信号ＣＳを発生することはない。同様に、周辺
ＩＣ１３ｃのアドレスセレクト回路部１４ｃもアドレス
信号Ａ１，Ａ０（「０，１」）と該周辺ＩＣ１３ｃのチ
ップアドレスデータ（「１，０」）とを比較するが、一
致しないので、アンド回路１５は論理値「１」のチップ
セレクト信号ＣＳを発生しない。
【００２６】一方、周辺ＩＣ１３ｂのアドレスセレクト
回路部１４ｂは、ＥＸオア回路１７ａ，１７ｂにおいて
このアドレス信号Ａ１，Ａ０（「０，１」）と該周辺Ｉ
Ｃ１３ｂのチップアドレスデータ（「０，１」）とを比
較する。この時、一致するので、ノア回路１６の出力は
「１」となり、アンド回路１５は論理値「１」のチップ
セレクト信号ＣＳを発生する。そして、周辺ＩＣ１３ｂ
はこのチップセレクト信号ＣＳとチップイネーブル信号
ＣＥとに基づいてアクティブ状態となり、ＣＰＵ１２か
らのリードライト信号Ｒ／Ｗを待つ。そして、リードラ
イト信号Ｒ／Ｗが入力されると、その内容に基づいてＣ
ＰＵ１２と該周辺ＩＣ１３ｂとの間でデータ転送が行わ
れる。
回路部１４ｂは、ＥＸオア回路１７ａ，１７ｂにおいて
このアドレス信号Ａ１，Ａ０（「０，１」）と該周辺Ｉ
Ｃ１３ｂのチップアドレスデータ（「０，１」）とを比
較する。この時、一致するので、ノア回路１６の出力は
「１」となり、アンド回路１５は論理値「１」のチップ
セレクト信号ＣＳを発生する。そして、周辺ＩＣ１３ｂ
はこのチップセレクト信号ＣＳとチップイネーブル信号
ＣＥとに基づいてアクティブ状態となり、ＣＰＵ１２か
らのリードライト信号Ｒ／Ｗを待つ。そして、リードラ
イト信号Ｒ／Ｗが入力されると、その内容に基づいてＣ
ＰＵ１２と該周辺ＩＣ１３ｂとの間でデータ転送が行わ
れる。
【００２７】このように本実施例では、各周辺ＩＣ１３
ａ〜１３ｃにそれぞれチップアドレスデータを設定する
回路と、アドレスセレクト回路部１４ａ〜１４ｃを設
け、該チップアドレスデータとＣＰＵ１２からのアドレ
ス信号Ａ１，Ａ０とを直接比較し、一致した時、チップ
セレクト信号ＣＳを周辺ＩＣ１３ａ〜１３ｃ内でそれぞ
れ発生させるようにした。
ａ〜１３ｃにそれぞれチップアドレスデータを設定する
回路と、アドレスセレクト回路部１４ａ〜１４ｃを設
け、該チップアドレスデータとＣＰＵ１２からのアドレ
ス信号Ａ１，Ａ０とを直接比較し、一致した時、チップ
セレクト信号ＣＳを周辺ＩＣ１３ａ〜１３ｃ内でそれぞ
れ発生させるようにした。
【００２８】従って、従来のように各周辺ＩＣを選択す
るためのデコード回路３５は不要になり、その分回路基
板１０に実装する電子部品点数が少なくなる。その結
果、装置全体を小型化することができる。又、実装する
部品が少なくなる分、実装組付作業の時間が短縮され
る。
るためのデコード回路３５は不要になり、その分回路基
板１０に実装する電子部品点数が少なくなる。その結
果、装置全体を小型化することができる。又、実装する
部品が少なくなる分、実装組付作業の時間が短縮され
る。
【００２９】又、単独で実装するデコード回路がなくな
る分だけ、回路基板１０に形成する配線の配置設計も単
純で容易になる。又、本実施例ではチップアドレスデー
タを設定するチップアドレス設定回路部は、各周辺ＩＣ
１３ａ〜１３ｃに外部入力端子ＡＤ０，ＡＤ１を設け、
その外部入力端子ＡＤ０，ＡＤ１に各周辺ＩＣ１３ａ〜
１３ｃにあわせて低電位電源Ｖｓｓ又は高電位電源Ｖｃ
ｃを接続するようにした。従って、その外部入力端子Ａ
Ｄ０，ＡＤ１を低電位電源Ｖｓｓ又は高電位電源Ｖｃｃ
に接続するだけの簡単な作業でチップアドレスデータを
設定することができる。
る分だけ、回路基板１０に形成する配線の配置設計も単
純で容易になる。又、本実施例ではチップアドレスデー
タを設定するチップアドレス設定回路部は、各周辺ＩＣ
１３ａ〜１３ｃに外部入力端子ＡＤ０，ＡＤ１を設け、
その外部入力端子ＡＤ０，ＡＤ１に各周辺ＩＣ１３ａ〜
１３ｃにあわせて低電位電源Ｖｓｓ又は高電位電源Ｖｃ
ｃを接続するようにした。従って、その外部入力端子Ａ
Ｄ０，ＡＤ１を低電位電源Ｖｓｓ又は高電位電源Ｖｃｃ
に接続するだけの簡単な作業でチップアドレスデータを
設定することができる。
【００３０】尚、本発明は前記実施例の他、以下の態様
で実施してもよい。 （１）前記実施例ではチップアドレス設定回路部とし
て、外部入力端子ＡＤ０，ＡＤ１を低電位電源Ｖｓｓ又
は高電位電源Ｖｃｃを接続するようにして構成したが、
図２に２点鎖線で示すように不揮発性メモリ２０ａ〜２
０ｃを内蔵し、その不揮発性メモリ２０ａ〜２０ｃにチ
ップアドレスデータを予め書き込むようにして実施して
もよい。この場合、外部入力端子ＡＤ０，ＡＤ１が不要
となり、その分だけ周辺ＩＣ１３ａ〜１３ｃのサイズを
小さくすることができる。 （２）前記実施例では、ＣＰＵ１２に対して３個の周辺
ＩＣ１３ａ〜１３ｃを設けたデータ処理装置に具体化し
たが、周辺ＩＣの数は適宜変更して実施してもよい。
で実施してもよい。 （１）前記実施例ではチップアドレス設定回路部とし
て、外部入力端子ＡＤ０，ＡＤ１を低電位電源Ｖｓｓ又
は高電位電源Ｖｃｃを接続するようにして構成したが、
図２に２点鎖線で示すように不揮発性メモリ２０ａ〜２
０ｃを内蔵し、その不揮発性メモリ２０ａ〜２０ｃにチ
ップアドレスデータを予め書き込むようにして実施して
もよい。この場合、外部入力端子ＡＤ０，ＡＤ１が不要
となり、その分だけ周辺ＩＣ１３ａ〜１３ｃのサイズを
小さくすることができる。 （２）前記実施例では、ＣＰＵ１２に対して３個の周辺
ＩＣ１３ａ〜１３ｃを設けたデータ処理装置に具体化し
たが、周辺ＩＣの数は適宜変更して実施してもよい。
【００３１】
【発明の効果】以上詳述したように、本発明によれば、
回路基板に実装される部品点数を少なくし電子機器の小
型化を図ることができる優れた効果がある。
回路基板に実装される部品点数を少なくし電子機器の小
型化を図ることができる優れた効果がある。
【図１】本発明の原理説明図である。
【図２】本実施例のデータ処理装置のブロック回路図で
ある。
ある。
【図３】本実施例のアドレスセレクト回路部の回路図で
ある。
ある。
【図４】従来のＣＰＵと周辺ＩＣとの関係を説明する図
である。
である。
【図５】従来のアドレスデコード回路図である。
１ データ処理装置 ２ 中央処理装置 ３，４ 周辺半導体集積回路装置 ５ アドレス設定回路部 ６ 比較回路部 ７ チップセレクト信号発生回路部 Ａ アドレス信号
Claims (5)
- 【請求項１】 中央処理装置（２）と複数の周辺半導体
集積回路装置（３，４）とで構成され、中央処理装置
（２）にて各周辺半導体集積回路装置（３，４）のうち
１つの周辺半導体集積回路装置（３，４）を選択し、中
央処理装置（２）と該選択された周辺半導体集積回路装
置（３，４）との間でデータ転送を行うデータ処理方法
において、 各周辺半導体集積回路装置（３，４）にそれぞれ他と異
なるチップアドレスデータを設定し、中央処理装置
（２）から各周辺半導体集積回路装置（３，４）に出力
されるアドレス信号（Ａ）を入力し、そのアドレス信号
（Ａ）とチップアドレスデータとを比較し一致したとき
内部でチップセレクト信号を発生させて中央処理装置
（２）との間でデータ転送を行うようにしたデータ処理
方法。 - 【請求項２】 中央処理装置（２）と複数の周辺半導体
集積回路装置（３，４）とで構成され、中央処理装置
（２）にて各周辺半導体集積回路装置（３，４）のうち
１つの周辺半導体集積回路装置（３，４）を選択し、中
央処理装置（２）と該選択された周辺半導体集積回路装
置（３，４）との間でデータ転送を行うデータ処理装置
において、 各周辺半導体集積回路装置（３，４）にそれぞれ他と異
なるチップアドレスデータを設定するアドレス設定回路
部（５）を設けるとともに、中央処理装置（２）から各
周辺半導体集積回路装置（３，４）に出力するアドレス
信号（Ａ）を入力し、そのアドレス信号（Ａ）とチップ
アドレスデータとを比較する比較回路部（６）を設け、
更にアドレス信号（Ａ）とチップアドレスデータが一致
したときチップセレクト信号を発生させるようにしたチ
ップセレクト信号発生回路部（７）を設けたデータ処理
装置。 - 【請求項３】 中央処理装置（２）にて選択され、その
中央処理装置（２）との間でデータ転送を行う半導体集
積回路装置において、 該半導体集積回路装置のチップアドレスデータを設定す
るアドレス設定回路部（５）と、 中央処理装置（２）からのアドレス信号（Ａ）を入力
し、そのアドレス信号（Ａ）とチップアドレスデータと
を比較する比較回路部（６）と、 アドレス信号（Ａ）とチップアドレスデータが一致した
ときチップセレクト信号を発生させるようにしたチップ
セレクト信号発生回路部（７）とを設けた半導体集積回
路装置。 - 【請求項４】 アドレス設定回路部（５）は、比較回路
部（６）に接続される外部入力端子を設け、その外部入
力端子に外部入力を加えるようにした請求項３の半導体
集積回路装置。 - 【請求項５】 アドレス設定回路部（５）は、不揮発性
メモリである請求項３の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4150294A JPH07248964A (ja) | 1994-03-11 | 1994-03-11 | データ処理方法及びその装置並びに半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4150294A JPH07248964A (ja) | 1994-03-11 | 1994-03-11 | データ処理方法及びその装置並びに半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07248964A true JPH07248964A (ja) | 1995-09-26 |
Family
ID=12610139
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4150294A Withdrawn JPH07248964A (ja) | 1994-03-11 | 1994-03-11 | データ処理方法及びその装置並びに半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07248964A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02249499A (ja) * | 1989-03-24 | 1990-10-05 | Fujisawa Pharmaceut Co Ltd | ビブリオ・アンギュラルムの種決定オリゴヌクレオチドおよびその用途 |
-
1994
- 1994-03-11 JP JP4150294A patent/JPH07248964A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02249499A (ja) * | 1989-03-24 | 1990-10-05 | Fujisawa Pharmaceut Co Ltd | ビブリオ・アンギュラルムの種決定オリゴヌクレオチドおよびその用途 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010605 |