JPH07249639A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH07249639A JPH07249639A JP4147694A JP4147694A JPH07249639A JP H07249639 A JPH07249639 A JP H07249639A JP 4147694 A JP4147694 A JP 4147694A JP 4147694 A JP4147694 A JP 4147694A JP H07249639 A JPH07249639 A JP H07249639A
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Abstract
(57)【要約】
【目的】 本発明は、レジストを塗布し塗布されたレジ
ストをエッチングしてゲート電極上部の頭出しを行なう
レジスト層の形成工程が省略された、高性能な半導体装
置の安価な製造方法の提供を目的とする。 【構成】 本発明の半導体装置の製造方法は、半導体基
板上にゲート電極及び側壁絶縁膜よりなるゲート構造を
形成した後、基板上のゲート構造の両側の部分に第１の
半導体層を選択的に成長させ、更に、第１の半導体層上
に少なくとも一の第２の半導体層を選択的に成長させ、
その上にＴ型ゲート電極を形成する。
ストをエッチングしてゲート電極上部の頭出しを行なう
レジスト層の形成工程が省略された、高性能な半導体装
置の安価な製造方法の提供を目的とする。 【構成】 本発明の半導体装置の製造方法は、半導体基
板上にゲート電極及び側壁絶縁膜よりなるゲート構造を
形成した後、基板上のゲート構造の両側の部分に第１の
半導体層を選択的に成長させ、更に、第１の半導体層上
に少なくとも一の第２の半導体層を選択的に成長させ、
その上にＴ型ゲート電極を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体基板上に、ゲー
ト電極及び側壁絶縁膜を形成後、側壁絶縁膜の両側の半
導体基板上のみに、選択成長層を形成し、Ｔ型ゲート電
極を形成する半導体装置の製造方法に係り、特に、近
年、ゲート長の短縮、ソース寄生抵抗の低減による高性
能化が図られているＨＥＭＴ、ＭＥＳＦＥＴ等の半導体
デバイスの製造方法に関する。
ト電極及び側壁絶縁膜を形成後、側壁絶縁膜の両側の半
導体基板上のみに、選択成長層を形成し、Ｔ型ゲート電
極を形成する半導体装置の製造方法に係り、特に、近
年、ゲート長の短縮、ソース寄生抵抗の低減による高性
能化が図られているＨＥＭＴ、ＭＥＳＦＥＴ等の半導体
デバイスの製造方法に関する。
【０００２】
【従来の技術】図６は、従来技術の半導体装置の製造方
法においてソース寄生抵抗を低減する方法を説明するた
めの図である。従来の方法において、同図の（ａ）に示
す如く、半導体基板上に、例えば、ＷＳｉよりなるゲー
ト電極と、例えば、ＳｉＯＮよりなる絶縁性の側壁絶縁
膜を形成後、ガスソースＭＢＥ法等により、側壁絶縁膜
の両側の半導体基板上のみに、不純物濃度が高く（高濃
度）抵抗率が低い選択成長層を形成し、次に、同図の
（ｂ）に示す如く、高濃度選択成長層上にソース電極及
びドレイン電極を形成する方法が提案されている。この
方法により、ソース寄生抵抗を低減できることが周知で
ある。
法においてソース寄生抵抗を低減する方法を説明するた
めの図である。従来の方法において、同図の（ａ）に示
す如く、半導体基板上に、例えば、ＷＳｉよりなるゲー
ト電極と、例えば、ＳｉＯＮよりなる絶縁性の側壁絶縁
膜を形成後、ガスソースＭＢＥ法等により、側壁絶縁膜
の両側の半導体基板上のみに、不純物濃度が高く（高濃
度）抵抗率が低い選択成長層を形成し、次に、同図の
（ｂ）に示す如く、高濃度選択成長層上にソース電極及
びドレイン電極を形成する方法が提案されている。この
方法により、ソース寄生抵抗を低減できることが周知で
ある。
【０００３】上記の従来の方法においては、選択成長を
行なう段階で、半導体基板は、高温（例えば、ＧａＡｓ
を成長させる場合、６００°Ｃ程度）に加熱されるの
で、ゲート電極の形成に融点が低い材料を使用すると、
金属−半導体間のショットキー接合に悪影響が及ぶ。従
って、ゲート電極は、高融点の材料（例えば、ＷＳｉ
等）により形成される必要がある。一方、通常、高融点
の金属は、抵抗率が高く、ゲート長の短縮が進むとゲー
ト抵抗が更に高くなるので、デバイス特性に悪影響を及
ぼす。
行なう段階で、半導体基板は、高温（例えば、ＧａＡｓ
を成長させる場合、６００°Ｃ程度）に加熱されるの
で、ゲート電極の形成に融点が低い材料を使用すると、
金属−半導体間のショットキー接合に悪影響が及ぶ。従
って、ゲート電極は、高融点の材料（例えば、ＷＳｉ
等）により形成される必要がある。一方、通常、高融点
の金属は、抵抗率が高く、ゲート長の短縮が進むとゲー
ト抵抗が更に高くなるので、デバイス特性に悪影響を及
ぼす。
【０００４】図７及び図８は、かかる場合に、ゲート抵
抗を低減させることを目的として、ＷＳｉゲート電極上
に、抵抗率の低い金属、例えば、Ａｕを用いてＴ型ゲー
ト電極が形成される従来の半導体装置の製造方法の説明
図である。この従来の方法によると、選択成長層が形成
された半導体基板は、一旦、結晶成長装置から取り出さ
れ、図７の（ａ）に示す如く、マスクのためのレジスト
層が塗布される。次に、レジスト層のミリングによりゲ
ート電極部の頭出しが行なわれ（図７の（ｂ）を参
照）、更に、抵抗率の低いＡｕ等の金属が堆積させられ
る（図７の（ｃ）を参照）。図８の（ａ）において、堆
積させられた金属は、電極として残されるべくマスクさ
れた部分を残してエッチングにより除去され、更に、レ
ジスト層が溶解除去されてＴ型ゲート電極が形成され、
最後にソース電極及びドレイン電極が形成され（図８の
（ｂ）を参照）、一連の製造工程が終了する。
抗を低減させることを目的として、ＷＳｉゲート電極上
に、抵抗率の低い金属、例えば、Ａｕを用いてＴ型ゲー
ト電極が形成される従来の半導体装置の製造方法の説明
図である。この従来の方法によると、選択成長層が形成
された半導体基板は、一旦、結晶成長装置から取り出さ
れ、図７の（ａ）に示す如く、マスクのためのレジスト
層が塗布される。次に、レジスト層のミリングによりゲ
ート電極部の頭出しが行なわれ（図７の（ｂ）を参
照）、更に、抵抗率の低いＡｕ等の金属が堆積させられ
る（図７の（ｃ）を参照）。図８の（ａ）において、堆
積させられた金属は、電極として残されるべくマスクさ
れた部分を残してエッチングにより除去され、更に、レ
ジスト層が溶解除去されてＴ型ゲート電極が形成され、
最後にソース電極及びドレイン電極が形成され（図８の
（ｂ）を参照）、一連の製造工程が終了する。
【０００５】
【発明が解決しようとする課題】上記従来の方法では、
ゲート電極の上部以外の部分をマスクするために、一
旦、半導体基板を結晶成長装置から取り出し、レジスト
層を形成し、レジスト層のミリングを行い、金属層を堆
積し、これをパターンニングする必要がある。しかし、
かかる工程は手間がかかり、半導体装置の製造費用が高
くなる。
ゲート電極の上部以外の部分をマスクするために、一
旦、半導体基板を結晶成長装置から取り出し、レジスト
層を形成し、レジスト層のミリングを行い、金属層を堆
積し、これをパターンニングする必要がある。しかし、
かかる工程は手間がかかり、半導体装置の製造費用が高
くなる。
【０００６】本発明の目的は、上記従来技術の問題点に
鑑み、レジストを塗布し、塗布されたレジストをエッチ
ングしてゲート電極上部の頭出しを行なうレジスト層の
形成工程が省略された、高性能な半導体装置の安価な製
造方法を提供することである。
鑑み、レジストを塗布し、塗布されたレジストをエッチ
ングしてゲート電極上部の頭出しを行なうレジスト層の
形成工程が省略された、高性能な半導体装置の安価な製
造方法を提供することである。
【０００７】
【課題を解決するための手段】図１は、本発明の原理説
明図である。本発明の半導体装置の製造方法は、半導体
基板上にゲート電極及び側壁絶縁膜よりなるゲート構造
を形成した後、基板上のゲート構造の両側の部分に第１
の半導体層を選択的に成長させ、更に、第１の半導体層
上に少なくとも一の第２の半導体層を選択的に成長さ
せ、その上にＴ型ゲート電極を形成する。その際、第１
及び第２の半導体層は、ゲート構造上には堆積しない。
明図である。本発明の半導体装置の製造方法は、半導体
基板上にゲート電極及び側壁絶縁膜よりなるゲート構造
を形成した後、基板上のゲート構造の両側の部分に第１
の半導体層を選択的に成長させ、更に、第１の半導体層
上に少なくとも一の第２の半導体層を選択的に成長さ
せ、その上にＴ型ゲート電極を形成する。その際、第１
及び第２の半導体層は、ゲート構造上には堆積しない。
【０００８】図２は、本発明の半導体装置の製造方法の
説明図である。本発明の半導体装置の製造方法は、上記
第１の半導体層と上記第２の半導体層とは、エッチング
に対する選択性が互いに異なることを特徴とする。第１
の半導体層である高濃度選択成長層の形成に引き続い
て、同図の（ａ）に示す如く、この第１の半導体層とエ
ッチングに対する選択性が異なる第２の半導体層を形成
し、次に、金属層の堆積とパターンニングによりＴ型ゲ
ート電極を形成して、同図の（ｂ）に示す如く、第２の
選択成長層を除去する。
説明図である。本発明の半導体装置の製造方法は、上記
第１の半導体層と上記第２の半導体層とは、エッチング
に対する選択性が互いに異なることを特徴とする。第１
の半導体層である高濃度選択成長層の形成に引き続い
て、同図の（ａ）に示す如く、この第１の半導体層とエ
ッチングに対する選択性が異なる第２の半導体層を形成
し、次に、金属層の堆積とパターンニングによりＴ型ゲ
ート電極を形成して、同図の（ｂ）に示す如く、第２の
選択成長層を除去する。
【０００９】更に、本発明の半導体装置の製造方法は、
上記第２の半導体層が不純部をドープされないノンドー
プ層であることを特徴とする。
上記第２の半導体層が不純部をドープされないノンドー
プ層であることを特徴とする。
【００１０】更に、本発明の半導体装置の製造方法は、
上記第１の半導体層と上記第２の半導体層は、互いに異
なる半導体材料よりなることを特徴とする。
上記第１の半導体層と上記第２の半導体層は、互いに異
なる半導体材料よりなることを特徴とする。
【００１１】
【作用】本発明の半導体装置の製造方法により、第１の
半導体層の形成に引き続いて、第２の半導体層が形成さ
れるので、高濃度選択成長層の形成に引き続いて、Ｔ型
ゲート電極の形成時に必要とされる高濃度選択成長層上
の絶縁層を高濃度選択成長層の形成と同じ結晶成長装置
中で、連続して形成し得るようになる。
半導体層の形成に引き続いて、第２の半導体層が形成さ
れるので、高濃度選択成長層の形成に引き続いて、Ｔ型
ゲート電極の形成時に必要とされる高濃度選択成長層上
の絶縁層を高濃度選択成長層の形成と同じ結晶成長装置
中で、連続して形成し得るようになる。
【００１２】第１の半導体層とはエッチング液に対する
選択性が異なる第２の半導体層を成長させることによ
り、Ｔ型ゲート電極の形成後、第２の半導体層のみを選
択的に除去し得る。
選択性が異なる第２の半導体層を成長させることによ
り、Ｔ型ゲート電極の形成後、第２の半導体層のみを選
択的に除去し得る。
【００１３】更に、第２の半導体層をノンドープ層によ
って形成することにより、高濃度選択成長層である第１
の半導体層の上部に絶縁体層を容易に得ることができ
る。
って形成することにより、高濃度選択成長層である第１
の半導体層の上部に絶縁体層を容易に得ることができ
る。
【００１４】更に、上記第１の半導体層とは異なる半導
体で第２の半導体層を成長されること、即ち、例えば、
第１の半導体層をＧａＡｓにより形成し、ノンドープ層
をＩｎＧａＰにより形成することによって、Ｔ型ゲート
電極の形成後、ノンドープ層のみを選択的に除去（ＨＣ
ｌ溶液によるエッチング）できるようになるので、ノン
ドープの半導体により形成される絶縁体層の高い比誘電
率に起因するゲート・ソース電極間の容量（入力容量）
の増大を防ぎ得る。
体で第２の半導体層を成長されること、即ち、例えば、
第１の半導体層をＧａＡｓにより形成し、ノンドープ層
をＩｎＧａＰにより形成することによって、Ｔ型ゲート
電極の形成後、ノンドープ層のみを選択的に除去（ＨＣ
ｌ溶液によるエッチング）できるようになるので、ノン
ドープの半導体により形成される絶縁体層の高い比誘電
率に起因するゲート・ソース電極間の容量（入力容量）
の増大を防ぎ得る。
【００１５】
【実施例】以下、図面と共に本発明の実施例を詳細に説
明する。
明する。
【００１６】図３乃至図５は、本発明の一実施例による
半導体装置の製造方法の工程を説明するための図であ
る。図３の（ａ）は、エピタキシャル層２の構造を示す
図であり、ＧａＡｓ基板上に、ＭＯＣＶＤ法等により、
ＧａＡｓ：５０００オングストロームと、ＡｌＧａＡ
ｓ：１０００オングストロームと、ＧａＡｓ：５００オ
ングストロームと、ＡｌＧａＡｓ：５０オングストロー
ムと、ｎ型ＡｌＧａＡｓ：１０００オングストローム
（ｎ＝２×１０18ｃｍ-3）を成長させてＨＥＭＴ構造を
作製する。尚、ＡｌＧａＡｓのＡｌとＧａの比率は、Ａ
ｌ：Ｇａ＝３：７とする。
半導体装置の製造方法の工程を説明するための図であ
る。図３の（ａ）は、エピタキシャル層２の構造を示す
図であり、ＧａＡｓ基板上に、ＭＯＣＶＤ法等により、
ＧａＡｓ：５０００オングストロームと、ＡｌＧａＡ
ｓ：１０００オングストロームと、ＧａＡｓ：５００オ
ングストロームと、ＡｌＧａＡｓ：５０オングストロー
ムと、ｎ型ＡｌＧａＡｓ：１０００オングストローム
（ｎ＝２×１０18ｃｍ-3）を成長させてＨＥＭＴ構造を
作製する。尚、ＡｌＧａＡｓのＡｌとＧａの比率は、Ａ
ｌ：Ｇａ＝３：７とする。
【００１７】次に、図３の（ｂ）に示す如く、上記のエ
ピタキシャル層２上に、２０００オングストロームの厚
さのＷＳｉをスパッタリング法により堆積させ、更に、
その上にフォトレジストによるマスクを形成する。
ピタキシャル層２上に、２０００オングストロームの厚
さのＷＳｉをスパッタリング法により堆積させ、更に、
その上にフォトレジストによるマスクを形成する。
【００１８】更に、上記のＷＳｉは、レジストによりマ
スクされたレジストマスク部を残して、ドライエッチン
グにより除去され、その後に、有機溶剤等によりレジス
トマスクが除去される。これにより、ゲート電極４が形
成される。更に、プラズマＣＶＤ法により全面に厚さ４
０００オングストロームのＳｉＯＮを堆積させる（図３
の（ｃ）を参照）。
スクされたレジストマスク部を残して、ドライエッチン
グにより除去され、その後に、有機溶剤等によりレジス
トマスクが除去される。これにより、ゲート電極４が形
成される。更に、プラズマＣＶＤ法により全面に厚さ４
０００オングストロームのＳｉＯＮを堆積させる（図３
の（ｃ）を参照）。
【００１９】更に、ＣＨＦ3 、Ｃ2 Ｆ6 、Ｈe の混合ガ
スによるドライエッチング法によって、上記堆積された
ＳｉＯＮをＳｉＯＮの厚みだけエッチングすることによ
り、ゲート電極４の両側にＳｉＯＮからなる側壁６が形
成される（図３の（ｄ）を参照）。
スによるドライエッチング法によって、上記堆積された
ＳｉＯＮをＳｉＯＮの厚みだけエッチングすることによ
り、ゲート電極４の両側にＳｉＯＮからなる側壁６が形
成される（図３の（ｄ）を参照）。
【００２０】次に、図４の（ａ）に示すように、上記Ｓ
ｉＯＮのドライエッチングの結果露出させられたエピタ
キシャル層２の表面に、ガスソースＭＢＥ法により、６
００°Ｃの温度でｎ型ＧａＡｓ層８（ｎ＝２×１０18ｃ
ｍ-3）を１０００オングストロームだけ成長させ、引き
続いて同じ結晶成長装置中でノンドープＩｎＧａＰ層１
０を１０００オングストロームだけ成長させる。その
際、ＧａＡｓ層８或いはＩｎＧａＰ層１０は、ゲート構
造を構成するＷＳｉよりなるゲート電極４或いはＳｉＯ
Ｎよりなるゲート側壁６上には堆積せず、エピタキシャ
ル層２上に選択的に堆積する。
ｉＯＮのドライエッチングの結果露出させられたエピタ
キシャル層２の表面に、ガスソースＭＢＥ法により、６
００°Ｃの温度でｎ型ＧａＡｓ層８（ｎ＝２×１０18ｃ
ｍ-3）を１０００オングストロームだけ成長させ、引き
続いて同じ結晶成長装置中でノンドープＩｎＧａＰ層１
０を１０００オングストロームだけ成長させる。その
際、ＧａＡｓ層８或いはＩｎＧａＰ層１０は、ゲート構
造を構成するＷＳｉよりなるゲート電極４或いはＳｉＯ
Ｎよりなるゲート側壁６上には堆積せず、エピタキシャ
ル層２上に選択的に堆積する。
【００２１】上記で得られた試料の表面に真空蒸着法に
よりＡｕを５０００オングストロームだけ蒸着させ、こ
の蒸着されたＡｕの上に、レジストマスクを形成する
（図４の（ｂ）を参照）。
よりＡｕを５０００オングストロームだけ蒸着させ、こ
の蒸着されたＡｕの上に、レジストマスクを形成する
（図４の（ｂ）を参照）。
【００２２】次に、上記レジストマスクを形成された試
料上に蒸着されたＡｕの中で、レジストマスクされた部
分以外のＡｕをＡｒイオンを用いたミリングにより除去
し、次いで、有機溶剤等を利用してレジストマスクを除
去して、Ｔ型ゲート１２を形成する。その後、ＨＣｌ溶
液により、ノンドープＩｎＧａＰ層１０だけを選択的に
除去する（図４の（ｃ）を参照）。
料上に蒸着されたＡｕの中で、レジストマスクされた部
分以外のＡｕをＡｒイオンを用いたミリングにより除去
し、次いで、有機溶剤等を利用してレジストマスクを除
去して、Ｔ型ゲート１２を形成する。その後、ＨＣｌ溶
液により、ノンドープＩｎＧａＰ層１０だけを選択的に
除去する（図４の（ｃ）を参照）。
【００２３】次に、図５の（ａ）に示す如く、試料を保
護するようプラズマＣＶＤ法を用いてＳｉＯＮを試料の
全面に堆積させる。
護するようプラズマＣＶＤ法を用いてＳｉＯＮを試料の
全面に堆積させる。
【００２４】最後に、図５の（ｂ）に示す如く、上記の
試料のソース電極１４及びドレイン電極１６以外の部分
に、レジストマスクを形成し、ソース電極１４及びドレ
イン電極１６のＳｉＯＮをドライエッチングした後、Ａ
ｕＧｅ／Ａｕを真空蒸着させ、リフトオフ法により上記
ソース電極１４及びドレイン電極１６以外の部分のＡｕ
Ｇｅ／Ａｕを除去し、更に熱処理（アロイ化）を加える
ことにより、ＨＥＭＴの作製が完了する。
試料のソース電極１４及びドレイン電極１６以外の部分
に、レジストマスクを形成し、ソース電極１４及びドレ
イン電極１６のＳｉＯＮをドライエッチングした後、Ａ
ｕＧｅ／Ａｕを真空蒸着させ、リフトオフ法により上記
ソース電極１４及びドレイン電極１６以外の部分のＡｕ
Ｇｅ／Ａｕを除去し、更に熱処理（アロイ化）を加える
ことにより、ＨＥＭＴの作製が完了する。
【００２５】尚、上記本発明の一実施例の説明では、ノ
ンドープＩｎＧａＰ層１０を除去するものとしている
が、かかる一実施例の変形として、ノンドープＩｎＧａ
Ｐ層１０を除去しなくても良い。
ンドープＩｎＧａＰ層１０を除去するものとしている
が、かかる一実施例の変形として、ノンドープＩｎＧａ
Ｐ層１０を除去しなくても良い。
【００２６】
【発明の効果】上記の説明の如く、本発明によれば、選
択成長を用いたＨＥＭＴ等の半導体の製造において、余
計なレジスト塗布工程及びゲート構造の頭出しを行なう
必要なくＴ型ゲートの形成が可能になり、半導体装置の
性能向上と、製造工程の簡素化及び製造費用の低減に寄
与する。
択成長を用いたＨＥＭＴ等の半導体の製造において、余
計なレジスト塗布工程及びゲート構造の頭出しを行なう
必要なくＴ型ゲートの形成が可能になり、半導体装置の
性能向上と、製造工程の簡素化及び製造費用の低減に寄
与する。
【図１】本発明の原理説明図である。
【図２】本発明の半導体装置の製造方法の説明図であ
る。
る。
【図３】本発明の一実施例による半導体装置の製造方法
の工程の説明図（その１）である。
の工程の説明図（その１）である。
【図４】本発明の一実施例による半導体装置の製造方法
の工程の説明図（その２）である。
の工程の説明図（その２）である。
【図５】本発明の一実施例による半導体装置の製造方法
の工程の説明図（その３）である。
の工程の説明図（その３）である。
【図６】従来技術の説明図（その１）である。
【図７】従来技術の説明図（その２）である。
【図８】従来技術の説明図（その３）である。
２ エピタキシャル層 ４ ゲート電極 ６ 側壁 ８ ｎ型ＧａＡｓ層 １０ ノンドープＩｎＧａＰ層 １２ Ｔ型ゲート １４ ソース電極 １６ ドレイン電極
Claims (4)
- 【請求項１】 半導体基板上に、ゲート電極及び側壁絶
縁膜よりなるゲート構造体を形成し、選択成長層を形成
し、Ｔ型ゲート電極を形成する半導体装置の製造方法で
あって、 基板上に該ゲート構造体の形成後、該基板上の該ゲート
構造体の両側の部分に第１の半導体層を選択的に成長さ
せ、更に、該第１の半導体層上に少なくとも一の第２の
半導体層を選択的に成長させることを特徴とする、半導
体装置の製造方法。 - 【請求項２】 前記第１の半導体層と前記第２の半導体
層とは、エッチングに対する選択性が互いに異なる半導
体材料よりなることを特徴とする、請求項１記載の半導
体装置の製造方法。 - 【請求項３】 前記第２の半導体層は、ノンドープ層で
あることを特徴とする、請求項１記載の半導体装置の製
造方法。 - 【請求項４】 前記第１の半導体層と前記第２の半導体
層は、互いに異なる半導体材料よりなることを特徴とす
る、請求項１記載の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04147694A JP3304595B2 (ja) | 1994-03-11 | 1994-03-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04147694A JP3304595B2 (ja) | 1994-03-11 | 1994-03-11 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07249639A true JPH07249639A (ja) | 1995-09-26 |
| JP3304595B2 JP3304595B2 (ja) | 2002-07-22 |
Family
ID=12609416
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04147694A Expired - Lifetime JP3304595B2 (ja) | 1994-03-11 | 1994-03-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3304595B2 (ja) |
-
1994
- 1994-03-11 JP JP04147694A patent/JP3304595B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP3304595B2 (ja) | 2002-07-22 |
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