JPH0574814A - シヨツトキ・ゲート形電界効果トランジスタの製造方法 - Google Patents
シヨツトキ・ゲート形電界効果トランジスタの製造方法Info
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- JPH0574814A JPH0574814A JP23625791A JP23625791A JPH0574814A JP H0574814 A JPH0574814 A JP H0574814A JP 23625791 A JP23625791 A JP 23625791A JP 23625791 A JP23625791 A JP 23625791A JP H0574814 A JPH0574814 A JP H0574814A
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Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【目的】 ショットキ・ゲート形ＦＥＴにおいて、ソー
ス直列抵抗を低減する。 【構成】 半絶縁性ＧａＡｓ基板１上に順次ｎ−ＧａＡ
ｓ活性層２，Ａｌ膜３，ＳｉＯ2 膜４を形成する。そし
て、ＳｉＯ2 膜４をゲート形状にパターニングした後、
それをマスクとしてＡｌ膜３をパターニングし、さらに
Ａｌ膜３のサイドエッチングを行う。続いて、ＳｉＯ2
膜４を残したまま、全面にＡｕＧｅ／Ｎｉ／Ａｕ膜６を
形成し、ＳｉＯ2 膜４によりゲート電極となるＡｌ膜３
の両側に、ソース，ドレイン電極６ａ，６ｂをＡｕＧｅ
／Ｎｉ／Ａｕ膜６を分離することにより形成する。これ
により、ソース−ゲート電極間距離を小さく設定可能と
なる。
ス直列抵抗を低減する。 【構成】 半絶縁性ＧａＡｓ基板１上に順次ｎ−ＧａＡ
ｓ活性層２，Ａｌ膜３，ＳｉＯ2 膜４を形成する。そし
て、ＳｉＯ2 膜４をゲート形状にパターニングした後、
それをマスクとしてＡｌ膜３をパターニングし、さらに
Ａｌ膜３のサイドエッチングを行う。続いて、ＳｉＯ2
膜４を残したまま、全面にＡｕＧｅ／Ｎｉ／Ａｕ膜６を
形成し、ＳｉＯ2 膜４によりゲート電極となるＡｌ膜３
の両側に、ソース，ドレイン電極６ａ，６ｂをＡｕＧｅ
／Ｎｉ／Ａｕ膜６を分離することにより形成する。これ
により、ソース−ゲート電極間距離を小さく設定可能と
なる。
Description
【０００１】
【産業上の利用分野】本発明はショットキ・ゲート形電
界効果トランジスタにおいて、特に半導体とオーミック
接合するソース／ドレイン電極と、ショットキ接合する
ゲート電極の製造方法に関する。
界効果トランジスタにおいて、特に半導体とオーミック
接合するソース／ドレイン電極と、ショットキ接合する
ゲート電極の製造方法に関する。
【０００２】
【発明の技術的背景とその問題点】化合物半導体上にシ
ョットキ・ゲート電極とオーミック・ソース／ドレイン
電極を形成したショットキ・ゲート形電界効果トランジ
スタは、活性層の移動度が高い性質を利用して超高周波
帯トランジスタとして用いられている。そのショットキ
・ゲート形電界効果トランジスタにおいて、動作周波数
や雑音指数等のトランジスタ特性に影響を及ぼす要因に
ソース直列抵抗Ｒｓがある。このソース直列抵抗Ｒｓを
低減すれば、ショットキ・ゲート形電界効果トランジス
タの動作周波数は高くでき、雑音指数も低減できる。
ョットキ・ゲート電極とオーミック・ソース／ドレイン
電極を形成したショットキ・ゲート形電界効果トランジ
スタは、活性層の移動度が高い性質を利用して超高周波
帯トランジスタとして用いられている。そのショットキ
・ゲート形電界効果トランジスタにおいて、動作周波数
や雑音指数等のトランジスタ特性に影響を及ぼす要因に
ソース直列抵抗Ｒｓがある。このソース直列抵抗Ｒｓを
低減すれば、ショットキ・ゲート形電界効果トランジス
タの動作周波数は高くでき、雑音指数も低減できる。
【０００３】このソース直列抵抗Ｒｓは、ソース電極の
コンタクト抵抗とソース−ゲート間のｎ活性層の抵抗に
起因するものであり、これら抵抗成分を低減する対策と
して高融点金属のゲートをマスクとしてイオン注入でｎ
+ 層を形成するセルフアラインプロセスやリセスゲート
構造が知られている。
コンタクト抵抗とソース−ゲート間のｎ活性層の抵抗に
起因するものであり、これら抵抗成分を低減する対策と
して高融点金属のゲートをマスクとしてイオン注入でｎ
+ 層を形成するセルフアラインプロセスやリセスゲート
構造が知られている。
【０００４】何れのプロセスも低抵抗のｎ+ 層をゲート
電極近傍まで近づけることによりソース直列抵抗Ｒｓを
低減させる方法でｎ+ 層の形成が必要不可欠であるが、
ソース電極のコンタクト位置とゲート電極間隔は通常の
マスクアライメント精度により決定されるため、ｎ+ 層
を低抵抗化することによって直列抵抗Ｒｓを低減するだ
けでは限界がある。
電極近傍まで近づけることによりソース直列抵抗Ｒｓを
低減させる方法でｎ+ 層の形成が必要不可欠であるが、
ソース電極のコンタクト位置とゲート電極間隔は通常の
マスクアライメント精度により決定されるため、ｎ+ 層
を低抵抗化することによって直列抵抗Ｒｓを低減するだ
けでは限界がある。
【０００５】
【発明の目的】本発明は、ショットキ・ゲート形電界効
果トランジスタにおいて、高周波特性をさらに向上する
ためにソース直列抵抗Ｒｓを従来よりさらに低減するこ
とが可能となる、その製造方法を提供するものである。
果トランジスタにおいて、高周波特性をさらに向上する
ためにソース直列抵抗Ｒｓを従来よりさらに低減するこ
とが可能となる、その製造方法を提供するものである。
【０００６】
【発明の概要】本発明は、化合物半導体基板上のｎ活性
層上にショットキ・ゲートとなるゲート材を被覆し、例
えば絶縁膜からなるマスク材をマスクとしてショットキ
・ゲート材料をサイドエッチが発生するまでエッチング
する。その後、表面が全て覆われるようにオーミック・
ソース／ドレイン材料と絶縁膜とを順に被着し、ショッ
トキ・ゲート上部のオーミック・ソース／ドレイン材料
のみが露出するまで最表面にある絶縁膜をエッチングす
る。露出したオーミック・ソース／ドレイン材料をショ
ットキ・ゲートを形成する際のマスクに使用したマスク
材が露出するまでエッチングすることによりソース電極
とドレイン電極を絶縁分離する。
層上にショットキ・ゲートとなるゲート材を被覆し、例
えば絶縁膜からなるマスク材をマスクとしてショットキ
・ゲート材料をサイドエッチが発生するまでエッチング
する。その後、表面が全て覆われるようにオーミック・
ソース／ドレイン材料と絶縁膜とを順に被着し、ショッ
トキ・ゲート上部のオーミック・ソース／ドレイン材料
のみが露出するまで最表面にある絶縁膜をエッチングす
る。露出したオーミック・ソース／ドレイン材料をショ
ットキ・ゲートを形成する際のマスクに使用したマスク
材が露出するまでエッチングすることによりソース電極
とドレイン電極を絶縁分離する。
【０００７】以上により、オーミック・ソース／ドレイ
ン電極とショットキ・ゲート電極との間の距離はショッ
トキ・ゲート電極のサイドエッチ量で決まる距離に制御
され、従来構造に比べ短縮されることになり、その結
果、ソース直列抵抗Ｒｓは低減され、ショットキ・ゲー
ト形電界効果トランジスタの高周波特性はさらに向上す
るものである。
ン電極とショットキ・ゲート電極との間の距離はショッ
トキ・ゲート電極のサイドエッチ量で決まる距離に制御
され、従来構造に比べ短縮されることになり、その結
果、ソース直列抵抗Ｒｓは低減され、ショットキ・ゲー
ト形電界効果トランジスタの高周波特性はさらに向上す
るものである。
【０００８】
【発明の効果】従ってショットキ・ゲート形電界効果ト
ランジスタのショットキ・ゲート電極とオーミック・ソ
ース／ドレイン電極の製造工程に本発明の製造方法を適
用すれば、ソース直列抵抗Ｒｓをより低減しショットキ
・ゲート形電界効果トランジスタの特性をより向上でき
るものである。
ランジスタのショットキ・ゲート電極とオーミック・ソ
ース／ドレイン電極の製造工程に本発明の製造方法を適
用すれば、ソース直列抵抗Ｒｓをより低減しショットキ
・ゲート形電界効果トランジスタの特性をより向上でき
るものである。
【０００９】
【発明の実施例】図１はショットキ・ゲート形電界効果
トランジスタの作製に用いる本発明第１実施例の製造工
程を示す工程順の断面図である。
トランジスタの作製に用いる本発明第１実施例の製造工
程を示す工程順の断面図である。
【００１０】図１（ａ）に示すように、まず、半絶縁性
ＧａＡｓ基板１上にエピタキシャル成長もしくはイオン
注入によりショットキ・ゲート形電界効果トランジスタ
の活性層と成り得るキャリア濃度を有するｎ−ＧａＡｓ
層２を形成し、そしてこのｎ−ＧａＡｓ層２上にショッ
トキ・ゲート材料として例えばＡｌ膜３を蒸着により被
着する。さらにＳｉＯ2 膜４をプラズマＣＶＤでＳｉＨ
4,Ｈ2,Ｎ2 Ｏガスを用いて成膜する。ここでＳｉＯ2 膜
４は絶縁膜であればよく、ＳｉＮｘ等でも可能である。
ＧａＡｓ基板１上にエピタキシャル成長もしくはイオン
注入によりショットキ・ゲート形電界効果トランジスタ
の活性層と成り得るキャリア濃度を有するｎ−ＧａＡｓ
層２を形成し、そしてこのｎ−ＧａＡｓ層２上にショッ
トキ・ゲート材料として例えばＡｌ膜３を蒸着により被
着する。さらにＳｉＯ2 膜４をプラズマＣＶＤでＳｉＨ
4,Ｈ2,Ｎ2 Ｏガスを用いて成膜する。ここでＳｉＯ2 膜
４は絶縁膜であればよく、ＳｉＮｘ等でも可能である。
【００１１】次に、通常のフォトリソにより、ＳｉＯ2
膜４上にゲート形状のレジストパターン５を形成し、そ
のレジスト５をマスクとして、ＲＩＥ（反応性イオンエ
ッチング）装置を用いてＣＦ4 エッチングガスで、図１
（ｂ）に示すように、Ａｌ膜３が露出するまでＳｉＯ2
膜４をエッチングする。
膜４上にゲート形状のレジストパターン５を形成し、そ
のレジスト５をマスクとして、ＲＩＥ（反応性イオンエ
ッチング）装置を用いてＣＦ4 エッチングガスで、図１
（ｂ）に示すように、Ａｌ膜３が露出するまでＳｉＯ2
膜４をエッチングする。
【００１２】その後、図１（ｃ）に示すように、ＳｉＯ
2 膜４をマスクとしてＨ3 ＰＯ4 によるウェットエッチ
ングでＡｌ膜３をサイドエッチングが発生するまでエッ
チングする。尚、図１（ｂ）でＳｉＯ2 膜４のエッチン
グマスクとして用いたレジスト５はＡｌ膜３のエッチン
グ前後にＯ2 ガスを用いたアッシングにより除去してお
けばよい。
2 膜４をマスクとしてＨ3 ＰＯ4 によるウェットエッチ
ングでＡｌ膜３をサイドエッチングが発生するまでエッ
チングする。尚、図１（ｂ）でＳｉＯ2 膜４のエッチン
グマスクとして用いたレジスト５はＡｌ膜３のエッチン
グ前後にＯ2 ガスを用いたアッシングにより除去してお
けばよい。
【００１３】続いて図１（ｄ）に示すように、全面にオ
ーミック・ソース／ドレイン電極材料としてＡｕＧｅ／
Ｎｉ／Ａｕ膜６を形成する。このとき、マスクとなるＳ
ｉＯ 2 膜４の幅が、ゲート３の線幅よりも上述のサイド
エッチングにより大とされているために、ゲート電極３
とＡｕＧｅ／Ｎｉ／Ａｕ膜６とは自己整合的に絶縁分離
される。そして次に図１（ｅ）に示すように、例えばＥ
ＣＲ−ＣＶＤによりＳｉＨ4 ，Ｏ2 ，Ａｒガスを用いて
表面が平坦なＳｉＯ2 膜７を形成する。
ーミック・ソース／ドレイン電極材料としてＡｕＧｅ／
Ｎｉ／Ａｕ膜６を形成する。このとき、マスクとなるＳ
ｉＯ 2 膜４の幅が、ゲート３の線幅よりも上述のサイド
エッチングにより大とされているために、ゲート電極３
とＡｕＧｅ／Ｎｉ／Ａｕ膜６とは自己整合的に絶縁分離
される。そして次に図１（ｅ）に示すように、例えばＥ
ＣＲ−ＣＶＤによりＳｉＨ4 ，Ｏ2 ，Ａｒガスを用いて
表面が平坦なＳｉＯ2 膜７を形成する。
【００１４】そして、図１（ｆ）に示す様に、ソース／
ドレイン電極材料即ちＡｕＧｅ／Ｎｉ／Ａｕ膜６が表面
に露出するまで、表面のＳｉＯ2 膜７をその表面からＨ
Ｆまたは（ＨＦ＋ＮＨ4 Ｆ）混合液によるウェットエッ
チングによりエッチングする。このエッチングによりゲ
ート電極３上に位置するＡｕＧｅ／Ｎｉ／Ａｕ膜６表面
が露出することになる。
ドレイン電極材料即ちＡｕＧｅ／Ｎｉ／Ａｕ膜６が表面
に露出するまで、表面のＳｉＯ2 膜７をその表面からＨ
Ｆまたは（ＨＦ＋ＮＨ4 Ｆ）混合液によるウェットエッ
チングによりエッチングする。このエッチングによりゲ
ート電極３上に位置するＡｕＧｅ／Ｎｉ／Ａｕ膜６表面
が露出することになる。
【００１５】そして図１（ｇ）のように、露出したＡｕ
Ｇｅ／Ｎｉ／Ａｕ膜６を、（Ｉ2 ＋ＫＩ）エッチャント
によりゲート電極をはさんだ両側のＡｕＧｅ／Ｎｉ／Ａ
ｕ電極材料が絶縁分離されるまでエッチングする。この
エッチングによりソース電極６ａ，ドレイン電極６ｂが
ゲート電極３両側にＳｉＯ2 膜４により自己整合的に分
離形成される。なおこのとき、ＳｉＯ2膜７の残された
領域のＡｕＧｅ／Ｎｉ／Ａｕ膜はエッチングされること
はない。
Ｇｅ／Ｎｉ／Ａｕ膜６を、（Ｉ2 ＋ＫＩ）エッチャント
によりゲート電極をはさんだ両側のＡｕＧｅ／Ｎｉ／Ａ
ｕ電極材料が絶縁分離されるまでエッチングする。この
エッチングによりソース電極６ａ，ドレイン電極６ｂが
ゲート電極３両側にＳｉＯ2 膜４により自己整合的に分
離形成される。なおこのとき、ＳｉＯ2膜７の残された
領域のＡｕＧｅ／Ｎｉ／Ａｕ膜はエッチングされること
はない。
【００１６】なお、この図１（ｇ）に示す状態でもＳｉ
Ｏ2 膜４とＳｉＯ2 膜７が表面保護膜の役目を果たす
が、さらに図１（ｈ）のように表面にＳｉＯ2 やＳｉＮ
ｘ膜等の保護膜８を被着すれば信頼性はさらに向上す
る。
Ｏ2 膜４とＳｉＯ2 膜７が表面保護膜の役目を果たす
が、さらに図１（ｈ）のように表面にＳｉＯ2 やＳｉＮ
ｘ膜等の保護膜８を被着すれば信頼性はさらに向上す
る。
【００１７】以上により、オーミック・ソース／ドレイ
ン電極とショットキ・ゲート電極との間の距離はショッ
トキ・ゲート電極のサイドエッチ量で決まる距離に制御
され、従来構造に比べ短縮されることになり、その結
果、ソース直列抵抗Ｒｓは低減され、ショットキ・ゲー
ト形電界効果トランジスタの高周波特性はさらに向上す
るものである。
ン電極とショットキ・ゲート電極との間の距離はショッ
トキ・ゲート電極のサイドエッチ量で決まる距離に制御
され、従来構造に比べ短縮されることになり、その結
果、ソース直列抵抗Ｒｓは低減され、ショットキ・ゲー
ト形電界効果トランジスタの高周波特性はさらに向上す
るものである。
【００１８】次に、図２にて本発明第２実施例を説明す
る。図２はショットキ・ゲート形電界効果トランジスタ
の作製に用いる本発明第２の実施例の製造工程を示す工
程順の断面図である。
る。図２はショットキ・ゲート形電界効果トランジスタ
の作製に用いる本発明第２の実施例の製造工程を示す工
程順の断面図である。
【００１９】まず、図２（ａ）に示すように、半絶縁性
ＧａＡｓ基板２１上にエピタキシャル成長もしくはイオ
ン注入によりショットキ・ゲート形電界効果トランジス
タの活性層と成り得るキャリア濃度のｎ−ＧａＡｓ層２
２を形成し、そしてｎ−ＧａＡｓ層２２上にショットキ
・ゲート材料としてＡｌ膜２３を蒸着により被着する。
そして、図２（ａ）に示す構造上に、図２（ｂ）に示す
ように、ゲート形状のレジストパターン２５を形成す
る。
ＧａＡｓ基板２１上にエピタキシャル成長もしくはイオ
ン注入によりショットキ・ゲート形電界効果トランジス
タの活性層と成り得るキャリア濃度のｎ−ＧａＡｓ層２
２を形成し、そしてｎ−ＧａＡｓ層２２上にショットキ
・ゲート材料としてＡｌ膜２３を蒸着により被着する。
そして、図２（ａ）に示す構造上に、図２（ｂ）に示す
ように、ゲート形状のレジストパターン２５を形成す
る。
【００２０】次に、そのレジスト２５をマスクとしてＨ
3 ＰＯ4によるウェットエッチングでＡｌ膜２３をエッ
チングする。このとき、Ａｌ膜２３のエッチングはサイ
ドエッチングが発生するまで行い、レジストパターン２
５の線幅に対しＡｌ膜２３の線幅（ゲート長）が小とな
る図２（ｃ）に示す構造を得る。
3 ＰＯ4によるウェットエッチングでＡｌ膜２３をエッ
チングする。このとき、Ａｌ膜２３のエッチングはサイ
ドエッチングが発生するまで行い、レジストパターン２
５の線幅に対しＡｌ膜２３の線幅（ゲート長）が小とな
る図２（ｃ）に示す構造を得る。
【００２１】続いて、レジストパターン２５を残したま
ま、全面にオーミック・ソース／ドレイン電極材料とし
てＡｕＧｅ／Ｎｉ／Ａｕ膜２６を形成し、図２（ｄ）に
示す構造を得る。このとき、ゲート電極となるＡｌ膜２
３の両側にはサイドエッチによる空隙が存在し、その空
隙によりＡｌ膜２３とＡｕＧｅ／Ｎｉ／Ａｕ膜２６の絶
縁分離がはかられる。次に、図２（ｅ）に示すように、
ＥＣＲ−ＣＶＤによりＳｉＨ4 ，Ｏ2 ，Ａｒガスを用い
て表面が平坦とされたＳｉＯ2 膜２７を形成する。そし
て、図２（ｆ）に示すように、ショットキ・ゲートとな
るＡｌ膜２３上においてＡｕＧｅ／Ｎｉ／Ａｕ膜２６が
露出するまで、ＳｉＯ2 膜２７を表面からＨＦまたは
（ＨＦ＋ＮＨ4 Ｆ）を用いてウェットエッチング等によ
りエッチバックする。更に、図２（ｇ）に示すように、
表面に露出したＡｕＧｅ／Ｎｉ／Ａｕ膜２６を（Ｉ2 ＋
ＫＩ）によりゲート電極（Ａｌ膜）２３をはさんだ両側
のＡｕＧｅ／Ｎｉ／Ａｕ電極材料が絶縁分離されるまで
エッチングする。このエッチングによりゲート電極２３
の両側にＡｕＧｅ／Ｎｉ／Ａｕ膜２６よりなるソース電
極２６ａ，ドレイン電極２６ｂが構成される。また、こ
のときＡｕＧｅ／Ｎｉ／Ａｕ膜２６上に残存するＳｉＯ
2 膜２７はエッチングマスクとして作用する。
ま、全面にオーミック・ソース／ドレイン電極材料とし
てＡｕＧｅ／Ｎｉ／Ａｕ膜２６を形成し、図２（ｄ）に
示す構造を得る。このとき、ゲート電極となるＡｌ膜２
３の両側にはサイドエッチによる空隙が存在し、その空
隙によりＡｌ膜２３とＡｕＧｅ／Ｎｉ／Ａｕ膜２６の絶
縁分離がはかられる。次に、図２（ｅ）に示すように、
ＥＣＲ−ＣＶＤによりＳｉＨ4 ，Ｏ2 ，Ａｒガスを用い
て表面が平坦とされたＳｉＯ2 膜２７を形成する。そし
て、図２（ｆ）に示すように、ショットキ・ゲートとな
るＡｌ膜２３上においてＡｕＧｅ／Ｎｉ／Ａｕ膜２６が
露出するまで、ＳｉＯ2 膜２７を表面からＨＦまたは
（ＨＦ＋ＮＨ4 Ｆ）を用いてウェットエッチング等によ
りエッチバックする。更に、図２（ｇ）に示すように、
表面に露出したＡｕＧｅ／Ｎｉ／Ａｕ膜２６を（Ｉ2 ＋
ＫＩ）によりゲート電極（Ａｌ膜）２３をはさんだ両側
のＡｕＧｅ／Ｎｉ／Ａｕ電極材料が絶縁分離されるまで
エッチングする。このエッチングによりゲート電極２３
の両側にＡｕＧｅ／Ｎｉ／Ａｕ膜２６よりなるソース電
極２６ａ，ドレイン電極２６ｂが構成される。また、こ
のときＡｕＧｅ／Ｎｉ／Ａｕ膜２６上に残存するＳｉＯ
2 膜２７はエッチングマスクとして作用する。
【００２２】その後、ゲート電極２３上に残したままの
レジストマスク２５をＯ2 アッシング又はレジスト剥離
剤等により除去し、図２（ｈ）に示すように、ＳｉＯ2
膜またはＳｉＮｘ膜等の表面保護膜２８を形成し、ショ
ットキ・ゲート形電界効果トランジスタが形成される。
なお、図２（ｈ）においては、レジストマスク２５除去
前にソース，ドレイン電極２６ａ，２６ｂ上のＳｉＯ2
膜２７をＨＦ等のエッチングにより完全に除去してから
表面保護膜２８を形成した場合を示したが、ソース，ド
レイン電極２６ａ，２６ｂ上のＳｉＯ2 膜２７を残した
まま、さらに表面保護膜２８を形成するようにしても良
い。
レジストマスク２５をＯ2 アッシング又はレジスト剥離
剤等により除去し、図２（ｈ）に示すように、ＳｉＯ2
膜またはＳｉＮｘ膜等の表面保護膜２８を形成し、ショ
ットキ・ゲート形電界効果トランジスタが形成される。
なお、図２（ｈ）においては、レジストマスク２５除去
前にソース，ドレイン電極２６ａ，２６ｂ上のＳｉＯ2
膜２７をＨＦ等のエッチングにより完全に除去してから
表面保護膜２８を形成した場合を示したが、ソース，ド
レイン電極２６ａ，２６ｂ上のＳｉＯ2 膜２７を残した
まま、さらに表面保護膜２８を形成するようにしても良
い。
【００２３】本実施例においても、上記第１実施例同
様、ソース−ゲート電極間距離をＡｌ膜２３のサイドエ
ッチング量できまる距離とすることでより小さく設定す
ることが可能であり、ソース直列抵抗Ｒｓを低減するこ
とが可能である。また、ソース，ドレイン電極はレジス
トマスク２５によってゲート電極２３と自己整合で形成
可能である。
様、ソース−ゲート電極間距離をＡｌ膜２３のサイドエ
ッチング量できまる距離とすることでより小さく設定す
ることが可能であり、ソース直列抵抗Ｒｓを低減するこ
とが可能である。また、ソース，ドレイン電極はレジス
トマスク２５によってゲート電極２３と自己整合で形成
可能である。
【００２４】なお、上記第１，第２実施例においてショ
ットキ・ゲート電極としてＡｌを用いた例を示したが、
ｎ−ＧａＡｓに対してショットキ接合を形成するものと
して他にＴｉ，Ｐｔ，Ａｕ，Ｍｏ等の材料を使用するこ
とができる。その場合、それぞれの電極材料に対する適
当なエッチング方法でエッチングすればよい。また、オ
ーミック・ソース／ドレイン電極にＡｕＧｅ／Ｎｉ／Ａ
ｕ膜を用いたが、ＧａＡｓ基板に対してオーミック接合
が可能な材料であればよく、例えばＡｕＧｅ／Ａｕ等で
も可能である。
ットキ・ゲート電極としてＡｌを用いた例を示したが、
ｎ−ＧａＡｓに対してショットキ接合を形成するものと
して他にＴｉ，Ｐｔ，Ａｕ，Ｍｏ等の材料を使用するこ
とができる。その場合、それぞれの電極材料に対する適
当なエッチング方法でエッチングすればよい。また、オ
ーミック・ソース／ドレイン電極にＡｕＧｅ／Ｎｉ／Ａ
ｕ膜を用いたが、ＧａＡｓ基板に対してオーミック接合
が可能な材料であればよく、例えばＡｕＧｅ／Ａｕ等で
も可能である。
【００２５】さらに、上記第１，第２実施例において、
オーミック・ドレイン電極の形成後、例えば図１
（ｇ），図２（ｇ）に示す工程段階で、オーミック・ソ
ース／ドレイン電極と下地ｎ−ＧａＡｓ基板とのオーミ
ック接合を得るために、Ｈ2 ガス雰囲気中で４００℃程
度の温度の合金化熱処理を加えるようにするとよい。
オーミック・ドレイン電極の形成後、例えば図１
（ｇ），図２（ｇ）に示す工程段階で、オーミック・ソ
ース／ドレイン電極と下地ｎ−ＧａＡｓ基板とのオーミ
ック接合を得るために、Ｈ2 ガス雰囲気中で４００℃程
度の温度の合金化熱処理を加えるようにするとよい。
【００２６】また、上記第１，第２実施例において、ゲ
ート電極材料にＴｉ／Ｗなどの高融点金属材料を用いれ
ば、オーミック・ソース／ドレイン材料を全面に被着す
る前の工程、例えば図１（ｃ），図２（ｃ）に示す工程
段階で、この耐熱ゲートをマスクとしてイオン注入と活
性化アニールを行うことにより、オーミックコンタクト
用の高キャリア濃度のｎ+ をソース・ドレイン電極下に
形成することができ、ソース直列抵抗Ｒｓをさらに低減
することができる。
ート電極材料にＴｉ／Ｗなどの高融点金属材料を用いれ
ば、オーミック・ソース／ドレイン材料を全面に被着す
る前の工程、例えば図１（ｃ），図２（ｃ）に示す工程
段階で、この耐熱ゲートをマスクとしてイオン注入と活
性化アニールを行うことにより、オーミックコンタクト
用の高キャリア濃度のｎ+ をソース・ドレイン電極下に
形成することができ、ソース直列抵抗Ｒｓをさらに低減
することができる。
【００２７】また、上記第１，第２実施例において、図
１（ｅ），図２（ｅ）に示す工程で形成したＥＣＲ−Ｃ
ＶＤによるＳｉＯ2 膜７，２７は、オーミック・ソース
／ドレイン電極材料のエッチングのマスクとなり得る材
料ならばレジストやＳｉＮｘ等の絶縁膜であってもよ
い。ただし、図１（ｅ），図２（ｅ）に示すように、そ
の表面がＥＣＲ−ＣＶＤで形成したＳｉＯ2 膜のように
平坦でない場合は、図１（ｆ），図２（ｆ）に示す工程
において、エッチバックによりゲート材上のオーミック
・ソース／ドレイン電極材料のみを露出させるのに先だ
って、表面を機械的に研磨する等の方法により表面形状
を平坦とする必要がある。
１（ｅ），図２（ｅ）に示す工程で形成したＥＣＲ−Ｃ
ＶＤによるＳｉＯ2 膜７，２７は、オーミック・ソース
／ドレイン電極材料のエッチングのマスクとなり得る材
料ならばレジストやＳｉＮｘ等の絶縁膜であってもよ
い。ただし、図１（ｅ），図２（ｅ）に示すように、そ
の表面がＥＣＲ−ＣＶＤで形成したＳｉＯ2 膜のように
平坦でない場合は、図１（ｆ），図２（ｆ）に示す工程
において、エッチバックによりゲート材上のオーミック
・ソース／ドレイン電極材料のみを露出させるのに先だ
って、表面を機械的に研磨する等の方法により表面形状
を平坦とする必要がある。
【図１】図（ａ）〜（ｈ）は本発明の第１実施例を説明
するための工程順断面図である。
するための工程順断面図である。
【図２】図（ａ）〜（ｈ）は本発明の第２実施例を説明
するための工程順断面図である。
するための工程順断面図である。
１，２１ 半絶縁性ＧａＡｓ基板 ２，２２ ＧａＡｓ活性層 ３，２３ Ａｌ膜ショットキ・ゲート電極材料 ４ ＳｉＯ2 膜 ５，２５ レジスト ６，２６ ＡｕＧｅ／Ｎｉ／Ａｕ膜（オーミック・ソー
ス／ドレイン電極材料） ７，２７ ＳｉＯ2 膜 ８，２８ 表面保護膜
ス／ドレイン電極材料） ７，２７ ＳｉＯ2 膜 ８，２８ 表面保護膜
フロントページの続き (72)発明者 上野 祥樹 愛知県刈谷市昭和町１丁目１番地 日本電 装株式会社内
Claims (1)
- 【請求項１】 半導体基板上全面にゲート電極材料を
被着する工程と、ゲート形状にマスク材料を形成する工
程と、そのマスクによりゲート電極をマスク端部より内
側までエッチングして形成する工程と、そのマスクを残
したままソース・ドレイン電極材料と絶縁膜を連続して
被着する工程と、表面の絶縁膜をゲート電極上だけソー
ス・ドレイン電極材料が露出するように除去し、続いて
露出したソース・ドレイン電極材料をソース電極とドレ
イン電極が電気的に分離されるまで除去する工程を含む
ことを特徴とするショットキ・ゲート形電界効果トラン
ジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23625791A JPH0574814A (ja) | 1991-09-17 | 1991-09-17 | シヨツトキ・ゲート形電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23625791A JPH0574814A (ja) | 1991-09-17 | 1991-09-17 | シヨツトキ・ゲート形電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0574814A true JPH0574814A (ja) | 1993-03-26 |
Family
ID=16998104
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23625791A Pending JPH0574814A (ja) | 1991-09-17 | 1991-09-17 | シヨツトキ・ゲート形電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0574814A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5397722A (en) * | 1994-03-15 | 1995-03-14 | National Semiconductor Corporation | Process for making self-aligned source/drain polysilicon or polysilicide contacts in field effect transistors |
| US5451532A (en) * | 1994-03-15 | 1995-09-19 | National Semiconductor Corp. | Process for making self-aligned polysilicon base contact in a bipolar junction transistor |
-
1991
- 1991-09-17 JP JP23625791A patent/JPH0574814A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5397722A (en) * | 1994-03-15 | 1995-03-14 | National Semiconductor Corporation | Process for making self-aligned source/drain polysilicon or polysilicide contacts in field effect transistors |
| US5451532A (en) * | 1994-03-15 | 1995-09-19 | National Semiconductor Corp. | Process for making self-aligned polysilicon base contact in a bipolar junction transistor |
| US5581114A (en) * | 1994-03-15 | 1996-12-03 | National Semiconductor Corporation | Self-aligned polysilicon base contact in a bipolar junction transistor |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000530 |