JPH07250079A - パケットデータ比較回路 - Google Patents

Abstract

(57)【要約】 【目的】 順次シリアル入力される２つの系のパケット
データ同士を比較するパケットデータ比較回路の回路規
模を小さくする。 【構成】 ラッチ回路１１において第１の系のパケット
データの１パケット分のデータをシリアルデータとして
取込んで出力する。第２の系のパケットデータを、比較
器１２によりラッチ回路１１の出力シリアルデータと１
パケットずつ比較する。この１パケット毎の比較結果に
より第１及び第２の系によるパケットデータ同士の位相
差を検出し、この検出した位相差を調整する。 【効果】 シリアルデータのままで処理して位相比較す
るため回路規模を小さくできる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はパケットデータ比較回路
に関し、特にパケット通信伝送路を二重化した場合にお
いて現用系パケットデータと予備系パケットデータとを
比較する回路に関する。

【０００２】

【従来の技術】一般に、ＡＴＭ（Ａｓｙｎｃｈｒｏｎｏ
ｕｓ Ｔｒａｎｓｆｅｒ Ｍｏｄｅ）等のパケット通信
伝送路を二重化した場合、０系及び１系の２つの系のパ
ケットデータの位相を常に一致させておく必要がある。
これは、０系及び１系の一方を現用、他方を予備とし、
現用系に障害が起きた場合は予備系に切替える必要があ
り、その切替時に両系の位相を一致させておく必要があ
るからである。

【０００３】従来、この種のパケットデータ比較回路で
は、０系及び１系の２つの系のパケットデータをシリア
ル―パラレル変換した後、両者を比較していた。その従
来の比較回路について図６を参照して説明する。

【０００４】図６において、従来のパケットデータ比較
回路は、ｎビットのシリアルのパケットデータをｎビッ
トのパラレルデータに変換するためのｎ段シフトレジス
タ２１及び２２と、２つの系のうち進んでいる側の系の
パラレルデータをラッチするためのｎ個のＤ型ＦＦ２３
と、このラッチされているデータと遅れている側のデー
タとをビット毎に比較するためのｎ個の比較器２４と、
各ビット毎の比較結果の論理和をとるｎ入力オア回路２
５とを含んで構成されている。なお、比較器２４はｎ個
のＤ型ＦＦ２３に対応して設けられたｎ個の排他的論理
和回路により構成され、各排他的論理和回路の一入力に
は対応するＤ型ＦＦ２３の出力が入力され他入力にはｎ
段シフトレジスタ２２の出力が入力されている。

【０００５】かかる構成において、進んでいる系及び遅
れている系のｎビットシリアルパケットデータは、夫々
ｎ段シフトレジスタ２１、２２によりパケット単位のパ
ラレルデータに変換される。そして、ラッチクロックに
よりラッチされた進んでいる系の任意のパケットデータ
と、遅れている系のパケットデータとが順次ビット毎に
比較される。各ビットの比較結果はｎ入力オア回路２５
により論理和がとられ、パケット単位での比較結果とし
て出力される。

【０００６】以上の構成により、比較するパケット同士
の内容が同一でなければ、少なくとも１ビット分の比較
結果が不一致を示す。これに対し、パケット同士の内容
が同一であれば、全ての比較結果が一致であることを示
す。したがって、パケット同士に位相差があれば、比較
開始時点の比較結果は不一致を示すが、その時点から比
較結果が一致を示すまでの間にオア回路２５から出力さ
れるパルス数を数えれば、パケット同士の位相差を検出
することができる。具体的には、オア回路２５の出力を
カウンタ回路等で計数すれば良い。そして、この検出し
た位相差に応じて進んでいる系に空きパケットを挿入す
れば、両系の位相差をなくすことができるのである。

【０００７】ここで、２つの系のうちの進んでいる系を
特定することはできない。そこで、いずれか一方を進ん
でいる系とみなして比較を開始し、ある一定の時間経過
しても比較結果が一致を示さない場合は他方を進んでい
る系とみなして比較をやり直すという手法が考えられ
る。なお、２つの系の切替は、２つの系を相互に入替え
て出力できるセレクタを比較回路（図６）の前段に設け
ておき、これを切替制御すれば良い。ある一定の時間に
ついては、ソフトウェアによるタイマで一定時間を計測
したり、位相差の最大値（例えば、６００セル分）を越
えることを検出する等によりセレクタを切替制御するこ
とにより行う。

【０００８】これら位相差の検出等は、主として装置の
立上げ時に行われるが、装置運用中に同期外れが生じた
場合にも行われる。

【０００９】

【発明が解決しようとする課題】上述した従来のパケッ
トデータ比較回路は、パケットデータをパケット単位で
パラレルデータに変換した後にビット同士の比較を行う
ため、ｎビットのシフトレジスタが２回路、ｎ個のＤ型
ＦＦ、ｎ個の比較器及びｎ入力オア回路が必要となり、
回路規模が大きくなるという欠点があった。

【００１０】ここで、ビット同士を比較する公知技術と
して特開昭６３―２７９６３２号公報があるが、ビット
同士の一致を検出するにすぎず、２つの系の位相差を検
出することはできない。

【００１１】本発明は上述した従来技術の欠点を解決す
るためになされたものであり、その目的は回路規模を小
さくすることのできるパケットデータ比較回路を提供す
ることである。

【００１２】

【課題を解決するための手段】本発明によるパケットデ
ータ比較回路は、順次シリアル入力される第１の系及び
第２の系のパケットデータ同士を比較するパケットデー
タ比較回路であって、前記第１の系のパケットデータの
１パケット分のデータをシリアルデータとして取込んで
出力するラッチ回路と、前記第２の系のパケットデータ
を、前記ラッチ回路の出力シリアルデータと１パケット
ずつ比較する比較手段とを含み、この１パケット毎の比
較結果により前記第１及び第２の系によるパケットデー
タ同士の位相差を検出するようにしたことを特徴とす
る。

【００１３】

【実施例】次に、本発明について図面を参照して説明す
る。

【００１４】図１は本発明によるパケットデータ比較回
路の一実施例の構成を示すブロック図である。図におい
て、本発明の一実施例によるパケットデータ比較回路
は、進んでいる系のシリアルデータの１パケット分をシ
リアルデータのまま保持するラッチ回路１１と、このラ
ッチ出力と遅れている系のシリアルデータと１パケット
ずつ比較する比較器１２と、この比較結果を所定ビット
遅延させてもとの比較結果との論理和をとることにより
比較結果を圧縮する圧縮回路１３と、この圧縮回路の出
力パルス数を判定する判定回路１４とを含んで構成され
ている。

【００１５】ラッチ回路１１は、セレクト信号によって
選択された進んでいる系のｎビットパケットデータ１０
０を出力する２―１セレクタ１５と、このセレクタの出
力１１０を入力としｎビットパケットデータの１パケッ
ト分をラッチするｎ段シフトレジスタ１６とから構成さ
れている。なお、シフトレジスタ１６が１パケット分の
データを保持した後は、セレクト信号１１１によりセレ
クタ１５が切替えられセレクタ１５からは常に１パケッ
ト分のデータがシリアルで出力されることになる。

【００１６】比較器１２は、ラッチ回路１１内のセレク
タ１５の出力１１０、すなわち１パケット分のデータと
遅れている系のシリアルデータ２００とをビット単位で
比較するものであり、周知の排他的論理和回路により構
成されている。

【００１７】圧縮回路１３は、比較器１２の出力１２０
を３ビット遅延させる３ビットディレイ回路１７と、こ
の遅延出力１７０と比較器１２の出力１２０との論理和
をとるオア回路１８と、この論理和出力と圧縮タイミン
グパルスとの論理積をとるアンド回路１９とを含んで構
成されている。ここで、比較結果が一致を示す場合は比
較器１２の出力１２０はオール“Ｌ”であり、オア回路
１８の出力１８０もオール「０」である。これに対し、
比較結果が不一致を示す場合は比較器１２の出力１２０
はオール“Ｌ”ではなく、いずれか１ビットが“Ｈ”で
ある。これにより、オア回路１８の出力１８０もオール
“Ｌ”ではない。よって、オア回路１８の出力１８０が
オール“Ｌ”か否かによって比較器１２による比較結果
が一致か否かを判定できるのである。

【００１８】判定回路１４は、圧縮回路１３の出力１３
０によりセットされパケット毎リセットパルスの入力１
４１によりリセットされるＳ―Ｒ型ＦＦ２０と、この出
力１４３と判定タイミングパルス１４２との論理積をと
るアンド回路２６とを含んで構成されている。この判定
回路１４の出力１４０が本パケットデータ比較回路の最
終的な出力となり、この出力パルス数が図示せぬカウン
タ回路等で計数されることになる。そして、この検出し
た位相差に応じた数の空きパケットを進んでいる系に対
して挿入すれば、両系の位相差をなくすことができるの
である。

【００１９】次に、図１の回路の動作について図面を参
照して説明する。

【００２０】図２は図１の回路の各部の動作を示すタイ
ムチャートであり、図１と同等部分は同一符号により示
されている。

【００２１】この例では進んでいる系のラッチされるｎ
ビットのパケットデータをパケットＡとし、進んでいる
系と遅れている系の位相差を２パケットとする。

【００２２】通常、ラッチ回路１１はセレクト信号１１
１によって、進んでいる系からパケットを取込む時だけ
２―１セレクタ１５の入力ｂを選択し、それ以外のとき
は入力ａを選択する。したがって、セレクト信号１１１
の入力に応答してラッチ回路１１は入力ｂを選択し、進
んでいる系のデータを１パケット分だけ取込む。一旦ラ
ッチ回路１１にパケットＡが取込まれるとパケットＡは
ｎ段シフトレジスタ１６によりｎビットシフトされ（Ｑ
１〜Ｑｎ）、その出力１６０は２―１セレクタ１５を介
して再びｎ段シフトレジスタ１６に入力される。この帰
還動作により、ラッチ回路１１の出力１１０（２―１セ
レクタ１５の出力）は、常にパケットＡ（ａｂｃ…ｆｇ
ｈ）を示すことになる。

【００２３】比較器１２ではラッチ回路１１の出力１１
０と遅れている系のデータ２００とのビット毎の排他的
論理和がとられ、順次パケット同士が比較される。すな
わち、図中のパケットＡが、遅れている系のデータ２０
０のパケットＹ、Ｚ…と１ビットずつ比較されるのであ
る。

【００２４】比較器１２における比較結果である出力１
２０は、圧縮回路１３内のディレイ１７で３ビット遅延
され、その遅延出力１７０との論理和が取られる。そし
て、この論理和出力と圧縮タイミングパルス１３１との
論理積の結果が出力１３０として判定回路１４に入力さ
れ、Ｓ―Ｒ型ＦＦ２０にセットされる。

【００２５】このとき、ラッチ回路１１にラッチされて
いるパケットＡと遅れている系のパケットＹとは一致し
ないので、出力１３０は少なくともその１ビットが不一
致となる。よって、判定タイミングパルス１４２の入力
により最終的な比較結果である出力１４０が“Ｈ”とな
り、不一致を示す。その直後、パケット毎リセットパル
ス１４１の入力によりＳ―Ｒ型ＦＦ２０はリセットされ
る。

【００２６】パケットＡとパケットＺを比較した場合も
両者は一致しないので、出力１３０は少なくともその１
ビットが不一致となる。よって、出力１４０が“Ｈ”と
なり、不一致を示す。

【００２７】一方、ラッチされているパケットＡと遅れ
ている系のパケットＡとが比較されると、両者は一致す
るので出力１３０は全てのビットが一致となる。よっ
て、判定タイミングパルス１４２の入力により最終的な
比較結果である出力１４０が“Ｌ”となり、一致を示
す。その直後、パケット毎リセットパルス１４１の入力
によりＳ―Ｒ型ＦＦ２０はリセットされる。

【００２８】ここで、圧縮回路１３の出力１３０に着目
すると、この出力１３０は１パケット分の比較結果同士
の間に３クロック分の“Ｌ”の区間がある。これはパケ
ット毎リセットパルス１４１によるリセットタイミング
を確保し、パケット同士の境界を明確にするために設け
られているのである。この３クロック分の“Ｌ”の区間
を設けるためには、図示されているような圧縮タイミン
グパルス１３１を生成し、１パケット分の比較結果（ｎ
ビット）を（ｎ−３）ビットに圧縮する必要があるが、
その生成方法については後述する。

【００２９】以上により、パケット比較結果である出力
１４０は、２パルス分“Ｈ”となり、よって進んでいる
系と遅れている系の位相差である「２パケット」が検出
できたことになる。この２パケット分の空きパケットを
進んでいる系に挿入すれば、系間の位相差をなくすこと
ができるのである。

【００３０】ここで、図２におけるセレクト信号１１
１、圧縮タイミングパルス１３１、パケット毎リセット
パルス１４１、判定タイミングパルス１４２の生成方法
について説明する。

【００３１】まず、図３（ａ）は図２中のセレクト信号
１１１を生成するための回路の一例を示す回路図であ
り、同図（ｂ）はその動作を示すタイムチャートであ
る。

【００３２】この回路は３つのＤ型ＦＦ３１〜３３によ
り構成されている。

【００３３】かかる構成において、位相比較を開始する
ためのスタート（ＳＴＡＲＴ）信号３００を、１パケッ
トの長さに等しい周期を有するセルパルスＣＰの変化タ
イミングでＤ型ＦＦ３１に保持する。そして、その出力
信号３１０を、各ビット毎のクロックパルスの入力に応
答してＤ型ＦＦ３２に保持する。さらに、その出力信号
３２０を、セルパルスＣＰの変化タイミングでＤ型ＦＦ
３３に保持する。この出力信号３３０でＤ型ＦＦ３１を
リセットすることにより、１パケットの長さに等しいパ
ルス幅を有するセレクト信号１１１が得られる。

【００３４】次に、図４は図２中の判定タイミングパル
ス１４２、パケット毎リセットパルス１４１及び圧縮タ
イミングパルス１３１を生成するための回路の一例を示
す回路図であり、図５はその動作を示すタイムチャート
である。なお、図４において、図３（ａ）と同等部分は
同一符号により示されている。

【００３５】この回路はＤ型ＦＦ４１及び４３、アンド
回路４２、インバータ４０、オア回路４７の他、３段に
接続されたＤ型ＦＦ４４〜４６により構成されている。

【００３６】かかる構成において、セルパルスＣＰをク
ロックパルスの入力に応答してＤ型ＦＦ４１に保持す
る。その出力信号４１０とセルパルスＣＰとの論理積を
とることにより、判定タイミングパルス１４２が得られ
る。

【００３７】また、この判定タイミングパルス１４２を
クロックパルスＣＫの変化タイミングでＤ型ＦＦ４３に
保持する。その出力がパケット毎リセットパルス１４１
となる。

【００３８】さらに、インバータ４０によるセルパルス
ＣＰの反転信号４００を、クロックパルスＣＫの変化タ
イミングで順次Ｄ型ＦＦ４４、４５、４６に保持する。
すると、信号４４０、４５０、４６０のように変化し信
号４６０と信号４００との論理和をとることにより、圧
縮タイミングパルス１３１が得られる。この圧縮タイミ
ングパルス１３１は“Ｈ”の区間同士の間に３クロック
分の“Ｌ”の区間があるが、これはパケット毎リセット
パルス１４１によるリセットタイミングを確保するため
である。

【００３９】つまり、パケット同士の境界を明確にする
ために１パケット分の比較結果（ｎビット）を（ｎ−
３）ビットに圧縮し、比較結果の１パケット分毎にＦＦ
２０をリセットしているのである。

【００４０】なお、３クロック分ではなく、より多くの
“Ｌ”の区間を設けても良いことは明らかである。この
場合は、そのクロック数に応じたディレイ回路を設けれ
ば良い。３クロック分より少ない区間であっても、リセ
ットタイミングを確保でき、かつパケット同士の境界が
明確になれば問題はない。

【００４１】以上のように、本実施例ではシリアルデー
タのままで処理して位相比較するため従来回路（図６）
に比べ、ｎビットシフトレジスタ、ｎ入力オア回路、
（ｎ−１）個の排他的論理和回路及びｎ個相当のＤ型Ｆ
Ｆを削減することができ、回路規模を小さくすることが
できる。

【００４２】なお、２つの系のうちの進んでいる系を特
定することはできないので、従来と同様に、いずれか一
方を進んでいる系とみなして比較を開始し、ある一定の
時間経過しても比較結果が一致を示さない場合は他方を
進んでいる系とみなして比較をやり直す。この２つの系
の切替は、２つの系を相互に入替えて出力できるセレク
タを比較回路（図１）の前段に設けておき、これを切替
制御すれば良い。ある一定の時間については、ソフトウ
ェアによるタイマで一定時間を計測したり、位相差の最
大値（例えば、６００セル分）を越えることを検出する
等によりセレクタを切替制御することにより行う。これ
ら位相差の検出等は、主として装置の立上げ時に行われ
るが、装置運用中に同期外れが生じた場合にも行われ
る。

【００４３】

【発明の効果】以上説明したように本発明は、シリアル
データ同士で処理して比較しているため、回路規模を小
さくすることができるという効果がある。また、比較結
果を圧縮しているため、パケット同士の境界が明確にな
り、位相差を確実に検出できるという効果もある。

【図面の簡単な説明】

【図１】本発明の実施例によるパケットデータ比較回路
の構成を示すブロック図である。

【図２】図１のパケットデータ比較回路の動作を示すタ
イムチャートである。

【図３】（ａ）は図２中のセレクト信号を生成するため
の回路の一例を示す回路図、（ｂ）はその動作を示すタ
イムチャートである。

【図４】図２中の判定タイミングパルス、パケット毎リ
セットパルス及び圧縮タイミングパルスを生成するため
の回路の一例を示す回路図である。

【図５】図４の回路の動作を示すタイムチャートであ
る。

【図６】従来のパケットデータ比較回路の構成を示すブ
ロック図である。

【符号の説明】

１２ 比較器 １５ ｎ段シフトレジスタ １６ ２―１セレクタ １７ ディレイ回路 １８ オア回路 １９ アンド回路 ２０ ＳＲ型ＦＦ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 順次シリアル入力される第１の系及び第
   ２の系のパケットデータ同士を比較するパケットデータ
   比較回路であって、前記第１の系のパケットデータの１
   パケット分のデータをシリアルデータとして取込んで出
   力するラッチ回路と、前記第２の系のパケットデータ
   を、前記ラッチ回路の出力シリアルデータと１パケット
   ずつ比較する比較手段とを含み、この１パケット毎の比
   較結果により前記第１及び第２の系によるパケットデー
   タ同士の位相差を検出するようにしたことを特徴とする
   パケットデータ比較回路。
2. 【請求項２】 前記比較手段による１パケット毎の比較
   結果を所定ビット遅延せしめる遅延手段と、この遅延出
   力と前記比較結果とを論理和する論理和手段とを更に含
   み、この論理和手段の出力パルス数に応じて前記第１及
   び第２の系によるパケットデータ同士の位相差を調整す
   るようにしたことを特徴とする請求項１記載のパケット
   データ比較回路。
3. 【請求項３】 前記論理和手段の出力パルス数を、所定
   の判定信号の入力に応答して判定する判定手段を更に含
   むことを特徴とする請求項２記載のパケットデータ比較
   回路。