JPH0725920Y2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0725920Y2 JPH0725920Y2 JP1986106401U JP10640186U JPH0725920Y2 JP H0725920 Y2 JPH0725920 Y2 JP H0725920Y2 JP 1986106401 U JP1986106401 U JP 1986106401U JP 10640186 U JP10640186 U JP 10640186U JP H0725920 Y2 JPH0725920 Y2 JP H0725920Y2
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- Japan
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- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 title claims description 15
- 230000004044 response Effects 0.000 claims description 2
- 238000000034 method Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
Description
【考案の詳細な説明】 〔産業上の利用分野〕 本考案は半導体記憶装置に関し、特に内部にリフレッシ
ュアドレスカウンタを持つダイナミックランダムアクセ
スメモリ（以下DRAMと称す）において、システム上、外
部リフリッシュ，内部リフレッシュを混用しても何ら支
障なくリフレッシュ動作が行える半導体記憶装置に関す
る。
ュアドレスカウンタを持つダイナミックランダムアクセ
スメモリ（以下DRAMと称す）において、システム上、外
部リフリッシュ，内部リフレッシュを混用しても何ら支
障なくリフレッシュ動作が行える半導体記憶装置に関す
る。
従来、この種の半導体装置は、ある一定時間内に定めら
れた回数のリフレッシュ動作を与える必要があった。そ
のリフレッシュ方式として、装置の外部よりリフレッシ
ュアドレスを与えてリフレッシュを行う▲▼オン
リリフレッシュ，リード，ライト動作による外部リフレ
ッシュと、装置内部のDRAMのチップ内部にリフレッシュ
アドレスカウンタを有しそのアドレスを用いてリフレッ
シュする▲▼ビフォア▲▼リフレッシュ，
リフレッシュ専用動作による内部リフレッシュの２つの
リフレッシュ方式があった。ところが、現在製品化され
ているDRAMは内部リフレッシュカウンタのアドレスを外
部リフレッシュアドレスに無関係に発生する方式をとっ
ていた。
れた回数のリフレッシュ動作を与える必要があった。そ
のリフレッシュ方式として、装置の外部よりリフレッシ
ュアドレスを与えてリフレッシュを行う▲▼オン
リリフレッシュ，リード，ライト動作による外部リフレ
ッシュと、装置内部のDRAMのチップ内部にリフレッシュ
アドレスカウンタを有しそのアドレスを用いてリフレッ
シュする▲▼ビフォア▲▼リフレッシュ，
リフレッシュ専用動作による内部リフレッシュの２つの
リフレッシュ方式があった。ところが、現在製品化され
ているDRAMは内部リフレッシュカウンタのアドレスを外
部リフレッシュアドレスに無関係に発生する方式をとっ
ていた。
上述した従来の外部リフレッシュ，内部リフレッシュの
２つのリフレッシュ方式は、内部リフレッシュカウンタ
のアドレスが外部リフレッシュアドレスに無関係に発生
する方式となっているで、システム上、外部リフレッシ
ュと内部リフレッシュの混用はできず、例えば、従来の
▲▼ビフォア▲▼リフレッシュ付DRAMのヒ
ドンリフレッシュでは、そのリフレッシュアドレスと、
１サイクル前のリードアドレスとは無関係になってしま
うのでリフレッシュ動作の効率を良くすることが困難で
あるという欠点があった。
２つのリフレッシュ方式は、内部リフレッシュカウンタ
のアドレスが外部リフレッシュアドレスに無関係に発生
する方式となっているで、システム上、外部リフレッシ
ュと内部リフレッシュの混用はできず、例えば、従来の
▲▼ビフォア▲▼リフレッシュ付DRAMのヒ
ドンリフレッシュでは、そのリフレッシュアドレスと、
１サイクル前のリードアドレスとは無関係になってしま
うのでリフレッシュ動作の効率を良くすることが困難で
あるという欠点があった。
本考案の目的は、内部リフレッシュアドレスカウンタを
持ったDRAMに簡単に回路を付加することにより、外部リ
フレッシュを可能としリフレッシュ動作の効率を良くす
ることのできる半導体記憶装置を提供することにある。
持ったDRAMに簡単に回路を付加することにより、外部リ
フレッシュを可能としリフレッシュ動作の効率を良くす
ることのできる半導体記憶装置を提供することにある。
本考案の半導体記憶装置は、アドレスバッファにラッチ
されたアドレス信号の行アドレスバッファおよび列アド
レスバッファへのラッチを制御する行選択信号および列
選択信号ならびに入力データのメモリセルへの書込みを
制御するライトイネイブル信号の供給を少なくとも受
け、内部にリフレッシュアドレスカウンタを有するダイ
ナミックランダムアクセスメモリからなる半導体記憶装
置において、前記行選択信号、前記列選択信号または前
記ライトイネイブル信号を受けて外部から入力される外
部リフレッシュアドレスの前記リフレッシュアドレスカ
ウンタへの転送を制御する転送信号を出力するリフレッ
シュアドレス転送コントロール回路と、このリフレッシ
ュアドレス転送コントロール回路の制御信号により前記
外部リフレッシュアドレスのゲート動作を実行するアド
レス転送ゲートと、このアドレス転送ゲートからのゲー
トされた前記外部リフレッシュアドレスを入力して前記
リフレッシュアドレスカウンタへ転送する時に加算演算
を行なうアドレスインクリメント回路とを有する構成で
ある。
されたアドレス信号の行アドレスバッファおよび列アド
レスバッファへのラッチを制御する行選択信号および列
選択信号ならびに入力データのメモリセルへの書込みを
制御するライトイネイブル信号の供給を少なくとも受
け、内部にリフレッシュアドレスカウンタを有するダイ
ナミックランダムアクセスメモリからなる半導体記憶装
置において、前記行選択信号、前記列選択信号または前
記ライトイネイブル信号を受けて外部から入力される外
部リフレッシュアドレスの前記リフレッシュアドレスカ
ウンタへの転送を制御する転送信号を出力するリフレッ
シュアドレス転送コントロール回路と、このリフレッシ
ュアドレス転送コントロール回路の制御信号により前記
外部リフレッシュアドレスのゲート動作を実行するアド
レス転送ゲートと、このアドレス転送ゲートからのゲー
トされた前記外部リフレッシュアドレスを入力して前記
リフレッシュアドレスカウンタへ転送する時に加算演算
を行なうアドレスインクリメント回路とを有する構成で
ある。
次に、本考案について図面を参照して説明する。
第１図は本考案の一実施例の半導体記憶装置のブロック
図である。
図である。
この図で101は▲▼クロック発生回路、102は▲
▼クロック発生回路、103は▲▼（ライトイネ
ーブル）クロック発生回路、104はリフレッシュコント
ロール、105はリフレッシュアドレス転送コントロール
回路、106はリフレッシュアドレスカウンタ、107はアド
レスインクリメント回路、108はアドレス転送ゲート、1
09はアドレスバッファ、110はロウ.ROW）アドレスバッ
ファ、111はカラム（Column）アドレスバッファ、112は
メモリセルアレイ，ロウデコーダおよびカラムデコー
ダ、113はI/Oスイッチおよびバッファ、114はデータ出
力（DOUT）バッファ、115はデータ入力（DIN）バッファ
である。
▼クロック発生回路、103は▲▼（ライトイネ
ーブル）クロック発生回路、104はリフレッシュコント
ロール、105はリフレッシュアドレス転送コントロール
回路、106はリフレッシュアドレスカウンタ、107はアド
レスインクリメント回路、108はアドレス転送ゲート、1
09はアドレスバッファ、110はロウ.ROW）アドレスバッ
ファ、111はカラム（Column）アドレスバッファ、112は
メモリセルアレイ，ロウデコーダおよびカラムデコー
ダ、113はI/Oスイッチおよびバッファ、114はデータ出
力（DOUT）バッファ、115はデータ入力（DIN）バッファ
である。
第２図は第１図に示す半導体記憶装置のリフレッシュア
ドレス転送のタイミングを示す図である。
ドレス転送のタイミングを示す図である。
第１図および第２図を参照してこの実施例の半導体記憶
装置の動作について説明する。
装置の動作について説明する。
まず、最初に外部より、▲▼信号を立下げてロウ
アドレス（A0〜A7）をラッチする（第２図参照）。リフ
レッシュアドレス転送コントロール回路105は、この
時、▲▼信号がハイレベル（以下“H"と記す）で
▲▼信号がロウレベル（以下“L"と記す）である
ならばアドレス転送ゲート108を開き、ロウアドレスを
取り込み、アドレスインクリメント回路107でアドレス
を１アドレス分進めた後、リフレッシュアドレスカウン
タにセットする。リフレッシュアドレス転送コントロー
ル回路105へ入力された検知される信号は、▲▼
信号以外の信号、例えば、▲▼信号または▲
▼信号であってもよい。また、アドレスのインクリメン
ト動作も１アドレス分進めることに限る必要はない。
アドレス（A0〜A7）をラッチする（第２図参照）。リフ
レッシュアドレス転送コントロール回路105は、この
時、▲▼信号がハイレベル（以下“H"と記す）で
▲▼信号がロウレベル（以下“L"と記す）である
ならばアドレス転送ゲート108を開き、ロウアドレスを
取り込み、アドレスインクリメント回路107でアドレス
を１アドレス分進めた後、リフレッシュアドレスカウン
タにセットする。リフレッシュアドレス転送コントロー
ル回路105へ入力された検知される信号は、▲▼
信号以外の信号、例えば、▲▼信号または▲
▼信号であってもよい。また、アドレスのインクリメン
ト動作も１アドレス分進めることに限る必要はない。
第２図に示した１サイクルにより、ロウアドレスで指定
されたメモリセルのリフレッシュは完了し、かつ、ロウ
アドレスを１アドレス分進めたアドレスがリフレッシュ
アドレスカウンタ106にセットされたことになる。この
ための次のリフレッシュは、リフレッシュアドレスカウ
ンタ106の値を使っ内部リフレッシュを実行できる。内
部リフレッシュアドレスを変化させたい場合は、第２図
のサイクルを用いて内部リフレッシュアドレスをセット
することが可能となる。
されたメモリセルのリフレッシュは完了し、かつ、ロウ
アドレスを１アドレス分進めたアドレスがリフレッシュ
アドレスカウンタ106にセットされたことになる。この
ための次のリフレッシュは、リフレッシュアドレスカウ
ンタ106の値を使っ内部リフレッシュを実行できる。内
部リフレッシュアドレスを変化させたい場合は、第２図
のサイクルを用いて内部リフレッシュアドレスをセット
することが可能となる。
第３図は、本考案の半導体記憶装置において、リードサ
イクル、リフレッシュアドレス転送サイクル、▲
▼ビフォア▲▼リフレッシュサイクルおよび再リ
ードサイクルを連続で行った場合のタイミング図であ
る。最初のリードサイクルでロウアドレスｉが読込ま
れ、ｉ行のメモリセルがリフレッシュされる。次のリフ
レッシュアドレス転送サイクルでロウアドレスｊが読込
まれ、ｊ行のメモリセルがリフレッシュされる同時にリ
フレッシュアドレスカウンタに（ｊ＋１）がセットされ
る。次に、▲▼ビフォア▲▼リフレッシュ
サイクルでは、ロウアドレスは読込まれずリフレッシュ
アドレスカウンタにセットされた（ｊ＋１）行のメモリ
セルがリフレッシュされる。次のリードサイクルでは、
ロウアドレスＫが読込まれＫ行のメモリセルがリフレッ
シュされる。
イクル、リフレッシュアドレス転送サイクル、▲
▼ビフォア▲▼リフレッシュサイクルおよび再リ
ードサイクルを連続で行った場合のタイミング図であ
る。最初のリードサイクルでロウアドレスｉが読込ま
れ、ｉ行のメモリセルがリフレッシュされる。次のリフ
レッシュアドレス転送サイクルでロウアドレスｊが読込
まれ、ｊ行のメモリセルがリフレッシュされる同時にリ
フレッシュアドレスカウンタに（ｊ＋１）がセットされ
る。次に、▲▼ビフォア▲▼リフレッシュ
サイクルでは、ロウアドレスは読込まれずリフレッシュ
アドレスカウンタにセットされた（ｊ＋１）行のメモリ
セルがリフレッシュされる。次のリードサイクルでは、
ロウアドレスＫが読込まれＫ行のメモリセルがリフレッ
シュされる。
上述した様にリードサイクルの間に実行された▲
▼ビフォア▲▼リフレッシュのリフレッシュアド
レスは、外部アドレスより制御されるので外部アドレス
によるリフレッシュと内部アドレスによりリフレッシュ
の混用が可能となる。また、内部リフレッシュは▲
▼ビフォア▲▼リフレッシュに限らず他の内部
リフレッシュ方式にも適用することができる。なお、第
３図に示したリードサイクルはライトサイクルおよび▲
▼リフレッシュサイクルでもかまわない。
▼ビフォア▲▼リフレッシュのリフレッシュアド
レスは、外部アドレスより制御されるので外部アドレス
によるリフレッシュと内部アドレスによりリフレッシュ
の混用が可能となる。また、内部リフレッシュは▲
▼ビフォア▲▼リフレッシュに限らず他の内部
リフレッシュ方式にも適用することができる。なお、第
３図に示したリードサイクルはライトサイクルおよび▲
▼リフレッシュサイクルでもかまわない。
以上説明したように本考案は、内部にリフレッシュアド
レスカウンタを持つDRAMにおいて、リフレッシュアドレ
ス転送コントロール回路、アドレススインクリメント回
路、アドレス転送ゲートを有することによりシステム
上、外部リフレッシュと内部リフレッシュを混用するこ
とができリフレッシュ動作の効率を昇げることができる
という効果がある。
レスカウンタを持つDRAMにおいて、リフレッシュアドレ
ス転送コントロール回路、アドレススインクリメント回
路、アドレス転送ゲートを有することによりシステム
上、外部リフレッシュと内部リフレッシュを混用するこ
とができリフレッシュ動作の効率を昇げることができる
という効果がある。
第１図は本考案の一実施例の半導体記憶装置のブロック
図、第２図は第１図に示す半導体記憶装置のリフレッシ
ュアドレス転送タイミングチャート、第３図は第１図に
示す半導体記憶装置のリフレッシュ動作のタイムチャー
トである。 101…▲▼クロック発生回路、102…▲▼ク
ロック発生回路、103…▼クロック発生回路、104…
リフレッシュコントロール、105…リフレッシュアドレ
ス転送コントロール回路、106…リフレッシュカウン
タ、107…アドレスインクリメント回路、108…アドレス
転送ゲート、109…アドレスバッファ、110…ロウアドレ
スバッファ、111…カラムアドレスバッファ、112…メモ
リセルアレイ，ロウデコータおよびカラムデコーダ、11
3…I/Oスイッチ・バッファ、114…DOUTバッファ、115…
DINバッファ。
図、第２図は第１図に示す半導体記憶装置のリフレッシ
ュアドレス転送タイミングチャート、第３図は第１図に
示す半導体記憶装置のリフレッシュ動作のタイムチャー
トである。 101…▲▼クロック発生回路、102…▲▼ク
ロック発生回路、103…▼クロック発生回路、104…
リフレッシュコントロール、105…リフレッシュアドレ
ス転送コントロール回路、106…リフレッシュカウン
タ、107…アドレスインクリメント回路、108…アドレス
転送ゲート、109…アドレスバッファ、110…ロウアドレ
スバッファ、111…カラムアドレスバッファ、112…メモ
リセルアレイ，ロウデコータおよびカラムデコーダ、11
3…I/Oスイッチ・バッファ、114…DOUTバッファ、115…
DINバッファ。
Claims (1)
- 【請求項１】アドレスバッファにラッチされたアドレス
信号の行アドレスバッファおよび列アドレスバッファへ
のラッチを制御する行選択信号および列選択信号ならび
に入力データのメモリセルへの書込みを制御するライト
イネイブル信号の供給を少なくとも受け、内部にリフレ
ッシュアドレスカウンタを有するダイナミックランダム
アクセスメモリからなる半導体記憶装置において、前記
行選択信号、前記列選択信号または前記ライトイネイブ
ル信号を受けて外部から入力される外部リフレッシュア
ドレスの前記リフレッシュアドレスカウンタへの転送を
制御する転送信号を出力するリフレッシュアドレス転送
コントロール回路と、このリフレッシュアドレス転送コ
ントロール回路の制御信号により前記外部リフレッシュ
アドレスのゲート動作を実行するアドレス転送ゲート
と、このアドレス転送ゲートからのゲートされた前記外
部リフレッシュアドレスを入力して前記リフレッシュア
ドレスカウンタへ転送する時に加算演算を行なうアドレ
スインクリメント回路とを有することを特徴とする半導
体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1986106401U JPH0725920Y2 (ja) | 1986-07-10 | 1986-07-10 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1986106401U JPH0725920Y2 (ja) | 1986-07-10 | 1986-07-10 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6313500U JPS6313500U (ja) | 1988-01-28 |
| JPH0725920Y2 true JPH0725920Y2 (ja) | 1995-06-07 |
Family
ID=30981723
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1986106401U Expired - Lifetime JPH0725920Y2 (ja) | 1986-07-10 | 1986-07-10 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0725920Y2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5255442A (en) * | 1975-10-31 | 1977-05-06 | Hitachi Ltd | Synchronizing circuit |
| JPS5954098A (ja) * | 1982-09-21 | 1984-03-28 | Nec Corp | 記憶装置 |
| JPS59186194A (ja) * | 1983-04-08 | 1984-10-22 | Hitachi Ltd | リフレツシユ用カウンタを備えたダイナミツクメモリ |
-
1986
- 1986-07-10 JP JP1986106401U patent/JPH0725920Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6313500U (ja) | 1988-01-28 |
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