JPH07262148A - コンピュータシステム - Google Patents

コンピュータシステム

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JPH07262148A
JPH07262148A JP6049619A JP4961994A JPH07262148A JP H07262148 A JPH07262148 A JP H07262148A JP 6049619 A JP6049619 A JP 6049619A JP 4961994 A JP4961994 A JP 4961994A JP H07262148 A JPH07262148 A JP H07262148A
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Takahiro Morikawa
隆弘 森川
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NEC Corp
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Publication date
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Abstract

(57)【要約】 （修正有） 【目的】障害が発生したプロセッサが入出力チャネルを
取得することを禁止して、誤った制御情報が制御対象へ
出力されることを無くす。 【構成】現用プロセッサであるプロセッサ１に障害が発
生した場合、プロセッサ２のＣＰＵ障害検出回路２１が
障害を検出しＣＰＵ２２に通知する。ＣＰＵ２２はチャ
ネル取得禁止信号をプロセッサ１に出力し、プロセッサ
１が制御対象との入出力チャネルを取得することを禁止
する。同時に、ＣＰＵ２２はチャネル取得信号制御回路
を介して入出力制御装置に入出力チャネル取得信号を出
力する。入出力制御装置４は、制御対象との入出力チャ
ネルをプロセッサ２の入出力チャネルに接続する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、コンピュータシステム
に関し、特に複数のプロセッサで構成され、現用プロセ
ッサと予備用プロセッサとを有して現用プロセッサに障
害が無い場合は現用プロセッサが制御対象に対する制御
を行い、現用プロセッサの障害時には予備用プロセッサ
が制御対象に対する制御を行う耐故障性を考慮したコン
ピュータシステムに関するものである。
【０００２】
【従来の技術】従来技術によるコンピュータシステムの
耐故障性の考慮に関しては、たとえば昭和６１年１０
月、マグロウヒルブック株式会社発行の「フォールトト
レラントシステム」（Ｊ．グレイ他著、渡辺榮一編訳）
に示されている。
【０００３】図６は、前記耐故障性を考慮したコンピュ
ータシステムの構成の一例を示すブロック図である。
【０００４】プロセッサ１のＣＰＵ障害検出回路１１は
相手側のプロセッサ２のＣＰＵ２２の動作状態を、その
動作状態に対応した定期的な信号Ｓ２０の受信により常
時監視しており、その監視結果を示す信号Ｓ１１をＣＰ
Ｕ１２に伝達する。
【０００５】ＣＰＵ１２が入出力制御装置４に対して入
出力チャネル取得信号Ｓ１２を出力することにより、Ｃ
ＰＵ１２の有する入出力チャネル５は入出力制御装置４
を介して図示しない制御対象との入出力チャネル７と接
続される。
【０００６】プロセッサ２も同様に、ＣＰＵ障害検出回
路２１とＣＰＵ２２により構成され、相手側のプロセッ
サ１のＣＰＵ１２の動作状態に対応して定期的に送出さ
れる信号Ｓ１０を用いてＣＰＵ障害検出回路２１が監視
し、その監視結果を信号Ｓ２１によりＣＰＵ２２に伝達
する。ＣＰＵ２２が入出力制御装置４に対して入出力チ
ャネル取得信号Ｓ２２を出力することにより、ＣＰＵ２
２の有する入出力チャネル６は入出力制御装置４を介し
て図示しない制御対象との入出力チャネル７と接続され
る。
【０００７】入出力制御装置４は、各プロセッサが有す
る入出力チャネルと図示されていない制御対象との入出
力チャネル７の接続・切り換えを、各プロセッサからの
入出力チャネル取得信号に基づいて行うものである。
【０００８】次に動作を説明する。図６において、プロ
セッサ１が現用プロセッサ、プロセッサ２が予備用プロ
セッサとする。まず、プロセッサ１とプロセッサ２のど
ちらにも障害が無い場合の動作について説明する。
【０００９】プロセッサ１のＣＰＵ１２は、自分に障害
が無いことを示すための信号Ｓ１０をプロセッサ２のＣ
ＰＵ障害検出回路２１に対して定期的に送信する。ＣＰ
Ｕ障害検出回路１１は、プロセッサ２から同様の信号Ｓ
２０を入力し、プロセッサ２に障害が無いことを示す信
号Ｓ１１をＣＰＵ１２に出力する。
【００１０】このＣＰＵ障害検出回路１１は、一般の電
子回路素子を用いて種々の構成法を採用することができ
る。例えば、１９９１年３月、槙書店発行の「フォール
トトレラントシステムの設計と構成法」（当麻義弘他
著）の１５９頁に記載されている「ウオッチドッグタイ
マ」である。この「ウオッチドッグタイマ」を用いてＣ
ＰＵ障害検出回路１１は、プロセッサ２からの信号Ｓ２
０に含まれるタイマ起動条件信号によりタイマを動作さ
せ、このタイマが時間切れになる前にプロセッサ２から
の信号Ｓ２０に含まれるタイマ・リセット条件信号を受
信しなければプロセッサ２に障害が発生したと判断す
る。
【００１１】ＣＰＵ１２は、入出力チャネル５と図示し
ない制御対象との入出力チャネル７との接続を要求する
ために入出力制御装置４に対して入出力チャネル取得信
号Ｓ１２を出力する。
【００１２】入出力制御装置４は、ＣＰＵ１２からこの
入出力チャネル取得信号Ｓ１２を入力すると、図示して
いない制御対象との入出力チャネル７をプロセッサ１の
入出力チャネル５に接続する。この入出力制御装置の構
成法については、前記「フォールトトレラントシステ
ム」の１０４頁から１０６頁に例が示されている。この
場合、入出力制御装置４は各プロセッサ１、２の入出力
チャネル５、６と制御対象との入出力チャネル７とを収
容し、いずれかのプロセッサ１叉は２からの入出力チャ
ネル取得信号Ｓ１２叉はＳ１２を入力した時にその信号
の発信元プロセッサの入出力チャネルと制御対象との入
出力チャネル７とを接続する。
【００１３】プロセッサ２も上述したプロセッサ１と同
様に構成されるが、ＣＰＵ２２はＣＰＵ１２からの信号
によりプロセッサ１に障害が無いことを認識した場合に
は、プロセッサ２を予備プロセッサとする。このため、
ＣＰＵ２２は、入出力制御装置４に対して入出力チャネ
ル取得信号Ｓ２２を出力せず、制御対象との入出力チャ
ネル７を使用しない。
【００１４】以上の動作により、プロセッサ１が制御対
象との入出力チャネル７を取得し制御対象への制御を行
い、プロセッサ２は予備プロセッサとして待機する。
【００１５】次に現用プロセッサであるプロセッサ１に
障害が発生した場合の動作について説明する。
【００１６】プロセッサ１にソフトウェアの異常やハー
ドウェア故障などの障害が発生し、ＣＰＵ１２からプロ
セッサ２のＣＰＵ障害検出回路２１へ定期的に送出され
る信号Ｓ１０が停止すると、ＣＰＵ障害検出回路２１は
プロセッサ１に障害が発生したことを認識し、ＣＰＵ２
２に対してプロセッサ１に障害が発生した旨を通知する
信号Ｓ２２を出力する。
【００１７】当該信号を受信したＣＰＵ２２は、制御対
象の制御をプロセッサ１からプロセッサ２に切り換える
べく、入出力制御装置４に対して入出力チャネル取得信
号Ｓ２２を出力する。
【００１８】入出力制御装置４は、制御対象との入出力
チャネル７をプロセッサ１の入出力チャネル５から切り
離し、プロセッサ２の入出力チャネル６と接続する。
【００１９】制御対象と接続されたＣＰＵ２２は、制御
対象との入出力チャネル７を使用して制御対象との制御
情報の送受を行う。
【００２０】以上の動作によりプロセッサの切り替えが
行われ、現用プロセッサであるプロセッサ１に代わり予
備プロセッサであるプロセッサ２が制御対象の制御を行
う。
【００２１】
【発明が解決しようとする課題】従来の耐故障コンピュ
ータシステムは、障害を検出して現用プロセッサになろ
うとするＣＰＵが切り換えのために入出力チャネル取得
信号を出力することは上述したとおりであるが、障害が
発生したプロセッサのＣＰＵが入出力制御装置に対して
入出力チャネル取得信号を出力することを防ぐ手段を有
していない。
【００２２】このために、障害が発生したプロセッサの
ＣＰＵが入出力制御装置に対して誤って入出力チャネル
取得信号を出力した場合には制御対象との入出力チャネ
ルが障害が発生したプロセッサに接続され、誤った制御
情報が制御対象に出力されるという問題点があった。
【００２３】
【課題を解決するための手段】上述した問題点を解決す
るため、本発明のコンピュータシステムは、当該コンピ
ュータシステムを構成するプロセッサの内で障害が発生
したプロセッサが入出力チャネル／バスを取得すること
妨げるものであり、次に述べる特徴を有する。
【００２４】第１に、複数のプロセッサにより構成さ
れ、各々のプロセッサの有する入出力情報伝達路と当該
プロセッサが制御対象とする装置の有する入出力情報伝
達路との接続を入出力情報伝達路制御装置にて行うコン
ピュータシステムにおいて、各々のプロセッサは、自プ
ロセッサを除く他の１つのプロセッサの動作状態を常時
監視する障害検出手段と、自プロセッサ全体の制御を司
るＣＰＵ手段と、入出力情報伝達路制御装置の制御動作
を指示する入出力情報伝達路取得制御手段を具備してい
る。そして、障害検出手段は、自プロセッサを除く他の
１つの第１のプロセッサの動作状態を常時監視して、そ
の結果をＣＰＵ手段と, 第１のプロセッサが監視してい
る第２のプロセッサの入出力情報伝達路取得制御手段と
に報告する。ＣＰＵ手段は、自プロセッサの動作状態を
自プロセッサの動作状態を監視している第３のプロセッ
サの障害検出手段に送出するとともに、入出力情報伝達
路の取得を必要とする場合は入出力情報伝達路取得制御
手段に入出力情報伝達路の取得要求を行い、更に、障害
検出手段より報告をうけた, 第１のプロセッサの動作状
態に応じて第１のプロセッサによる入出力情報伝達路の
取得の可否を伝達する信号を第１のプロセッサの前記入
出力情報伝達路取得制御手段に送出する。更に、入出力
情報伝達路取得制御手段は、第３のプロセッサの動作状
態を監視している第４のプロセッサの有する障害検出手
段より, 第３のプロセッサの動作状態の報告を受け、当
該報告と第３のプロセッサより伝達される自プロセッサ
の入出力情報伝達路の取得の可否を示す信号とに基づい
て入出力情報伝達路の取得の可否を判断し、ＣＰＵ手段
からの入出力情報伝達路の取得要求に対して当該判断に
基づいて入出力情報伝達路取得制御装置に入出力情報伝
達路の取得の制御動作を指示する。そして、前記の第
１、第２、第３叉は第４のプロセッサはいずれかが同一
であることをさまたげないことを特徴とする。
【００２５】第２に、前記した第１の特徴の構成におい
て、前記複数のプロセッサは各々１からＮの番号が付与
されており、自プロセッサ番号をＩとすると、前記の第
１、第２、第３及び第４のプロセッサはそれぞれＩ−
１、Ｉ−２、Ｉ＋１及びＩ＋２の番号が付与される構成
であることを特徴とする。この場合、加算した結果がＮ
を越える場合はＮの次は１に戻って、減算した結果が１
より少なくなる場合は１の次はＮに戻ってそれぞれ加
算、減算した番号が付与されることになる。
【００２６】たとえば、プロセッサ数が２のコンピュー
タシステムにおいても自プロセッサをＮｏ．１とすれ
ば、前記第１のプロセッサと前記第３のプロセッサはＮ
ｏ．２の相手側プロセッサ、前記第２のプロセッサと前
記第４のプロセッサはＮｏ．１の自プロセッサとなる。
【００２７】第３に、複数のプロセッサにより構成さ
れ、各々のプロセッサの有する入出力情報伝達路と当該
プロセッサが制御対象とする装置の有する入出力情報伝
達路との接続を入出力情報伝達路制御装置にて行うコン
ピュータシステムにおいて、各々のプロセッサは、自プ
ロセッサを除く他の１つのプロセッサの動作状態を常時
監視する障害検出手段と、自プロセッサ全体の制御を司
るＣＰＵ手段と、入出力情報伝達路制御装置の制御動作
を指示する入出力情報伝達路取得制御手段を具備してい
る。そして、障害検出手段は、自プロセッサを除く他の
１つの第１のプロセッサの動作状態を常時監視して、そ
の結果をＣＰＵ手段と, 第１のプロセッサが監視してい
る第２のプロセッサの入出力情報伝達路取得制御手段と
に報告する。ＣＰＵ手段は、自プロセッサの動作状態を
自プロセッサの動作状態を監視している第３のプロセッ
サの障害検出手段に送出するとともに、入出力情報伝達
路の取得を必要とする場合は入出力情報伝達路取得制御
手段に入出力情報伝達路の取得要求を行い、更に、障害
検出手段より報告をうけた, 第１のプロセッサの動作状
態が障害であることを示す場合は第１のプロセッサによ
る入出力情報伝達路の取得を禁止する信号を第１のプロ
セッサの前記入出力情報伝達路取得制御手段に送出す
る。更に、入出力情報伝達路取得制御手段は、第３のプ
ロセッサの動作状態を監視している第４のプロセッサの
有する障害検出手段より, 第３のプロセッサの動作状態
の報告を受け、当該報告が障害であることを示す場合
は, 第３のプロセッサより伝達される自プロセッサの入
出力情報伝達路の取得の可否を示す信号を無視して, Ｃ
ＰＵ手段からの入出力情報伝達路の取得要求に基づいて
前記入出力情報伝達路制御装置に対して入出力情報伝達
路の取得の制御動作を指示し、当該報告が正常であるこ
とを示す場合は, ＣＰＵ手段からの入出力情報伝達路の
取得要求を, 第３のプロセッサより伝達される自プロセ
ッサの入出力情報伝達路の取得の可否を示す信号に従っ
て処理して入出力情報伝達路制御装置に対して入出力情
報伝達路の取得の制御動作を指示する。そして、前記の
複数のプロセッサは各々１からＮの番号が付与されてお
り、自プロセッサ番号をＩとすると、前記第１、第２、
第３及び第４のプロセッサはそれぞれＩ−１、Ｉ−２、
Ｉ＋１及びＩ＋２の番号が付与される。この場合、加算
した結果がＮを越える場合はＮの次に１に戻って、減算
した結果が１より少なくなる場合は１の次にＮに戻って
計算した番号が付与される。そして、前記の第１、第
２、第３叉は第４のプロセッサはいずれかが同一である
ことをさまたげないことを特徴とする。
【００２８】第４に、前記した第３の特徴の構成におい
て、障害検出手段は、第１のプロセッサの動作状態が正
常である場合は論理値１、障害である場合は論理値０の
信号を出力する。そして、ＣＰＵ手段は、障害検出手段
より報告をうけた第１のプロセッサの動作状態が障害で
あることを示す場合は, 第１のプロセッサの入出力情報
伝達路の取得禁止を示す論理値１の信号を第１のプロセ
ッサの入出力情報伝達路取得制御手段に送出する。入出
力情報伝達路取得制御手段はＡＮＤ論理回路とＯＲ論理
回路とより構成され、第４のプロセッサの有する障害検
出手段が出力する第３のプロセッサの動作状態を示す信
号はこのＡＮＤ論理回路の第１の入力端子に入力され、
第３のプロセッサより伝達される自プロセッサの入出力
情報伝達路の取得の可否を示す信号は同じくＡＮＤ論理
回路の第２の入力端子に入力される。更に、ＣＰＵ手段
からの入出力情報伝達路の取得要求はＯＲ論理回路の第
１の入力端子に入力され、ＯＲ論理回路の第２の入力端
子にはＡＮＤ論理回路の出力が入力される。そして、こ
のＯＲ論理回路の出力により入出力情報伝達路制御装置
に対して入出力情報伝達路の取得の制御動作を指示する
ことを特徴とする。
【００２９】第５に、前記した第３の特徴の構成におい
て、入出力情報伝達路はバスで形成され、入出力情報伝
達路制御装置は各プロセッサが有するバスドライバであ
ることを特徴とする。
【００３０】第６に、前記した第３の特徴の構成におい
て、入出力情報伝達路はチャネルで形成され、入出力情
報伝達路制御装置は各プロセッサに共通して設備された
チャネル接続切換制御装置であることを特徴とする。
【００３１】
【作用】自プロセッサが、番号が１つ若番の第１のプロ
セッサの動作状態を常に監視して、その監視結果により
第１のプロセッサが正常／障害であることを示す情報を
自プロセッサより番号が２つ若番の第２のプロセッサに
伝達する。また、第１のプロセッサの動作状態を障害と
認定した場合は、この第１のプロセッサにチャネル／バ
ス取得動作の禁止を示す情報を出力する。
【００３２】また、自プロセッサを監視している番号が
１つ老番の第３のプロセッサには動作情報を常に出力
し、この第３のプロセッサより自プロセッサのチャネル
／バス取得動作の可否を示す情報を入力する。更に、自
プロセッサより番号が２つ老番の第４のプロセッサ, こ
の第４のプロセッサは第３のプロセッサの動作状態を監
視している, より第３のプロセッサが正常／障害である
ことを示す情報を入力する。
【００３３】このような構成により、自プロセッサを監
視しているプロセッサ（第３のプロセッサ）が正常であ
れば（第３のプロセッサを監視している第４のプロセッ
サより通知を受ける）そのプロセッサより伝達されるチ
ャネル／バス取得動作の可否を示す情報に従ったチャネ
ル／バス取得動作を行う。一方、自プロセッサを監視し
ているプロセッサが障害であればそのプロセッサより伝
達されるチャネル／バス取得動作の可否を示す情報を無
視して自プロセッサがチャネル／バス取得動作を行う。
【００３４】自プロセッサは自分が障害であるか否かを
判断できないので、自プロセッサを監視しているプロセ
ッサが正常でかつそのプロセッサよりチャネル／バス取
得動作を禁止された場合はそれに従うものである。ま
た、自プロセッサを監視しているプロセッサが障害と認
められる場合は、当然、そのプロセッサより伝達される
チャネル／バス取得動作の可否を示す情報は無視され
る。
【００３５】一方、自プロセッサは自プロセッサが監視
しているプロセッサ（第１のプロセッサ）を障害である
と認めた場合はそのプロセッサによるチャネル／バス取
得動作を禁止させる。また、そのプロセッサが監視して
いるその他のプロセッサ（第２のプロセッサ）にはその
第１のプロセッサの動作状態を伝えて、第２のプロセッ
サが第１のプロセッサから入力するチャネル／バス取得
動作の可否を示す情報の正当性判断情報を与える。
【００３６】
【実施例】次に、本発明に係るコンピュータシステムを
図面を参照して説明する。
【００３７】図１は、本発明に係るコンピュータシステ
ムの第一の実施例の構成を示すブロック図である。同図
においてプロセッサ１が現用プロセッサ、プロセッサ２
が予備用プロセッサである。
【００３８】プロセッサ１のＣＰＵ障害検出回路１１
は、相手側のプロセッサ２の動作状態を、その動作状態
に対応して定期的に出力される信号Ｓ１０により監視し
ており、その監視結果を示す信号Ｓ１１をＣＰＵ１２
に、同じく監視結果を示す信号Ｓ１３をチャネル取得信
号制御回路１３に伝達する。
【００３９】ＣＰＵ１２は、自プロセッサの有する入出
力チャネル５と制御対象との入出力チャネル７との接続
を要求する入出力チャネル取得要求信号Ｓ１４をチャネ
ル取得信号制御回路１３に対して出力する。また同時
に、ＣＰＵ１２は相手側プロセッサによる入出力チャネ
ルの取得を禁止するチャネル取得禁止信号Ｓ１５をプロ
セッサ２に送出する。
【００４０】チャネル取得制御回路１３は、相手側のプ
ロセッサ２が入出力チャネル取得を要求している際に当
該プロセッサ１に送出されるチャネル取得禁止信号Ｓ２
５を受信し、更に、上述の相手側プロセッサ２の動作状
態の監視結果を示す信号Ｓ１３をＣＰＵ障害検出回路１
１から、入出力チャネル取得要求信号Ｓ１４をＣＰＵ１
２からそれぞれ受信し、これらの信号の取り得る論理か
ら入出力制御装置４に対して入出力チャネル取得信号Ｓ
１２の出力の可否を判断するものである。
【００４１】プロセッサ２も同様に、ＣＰＵ障害検出回
路２１、ＣＰＵ２２、チャネル取得信号制御回路２３に
より構成され、プロセッサ１で説明したと同様の信号の
送受を行う。
【００４２】入出力制御装置４は、プロセッサ１叉はプ
ロセッサ２から受信する入出力チャネル取得信号Ｓ１２
叉はＳ２２に基づいて、プロセッサ１叉はプロセッサ２
の有する入出力チャネル５叉は６と図示していない制御
対象との入出力チャネル７との接続・切り替えの動作を
行う。
【００４３】次に図１を参照して動作を説明する。ま
ず、プロセッサ１とプロセッサ２のどちらにも障害が無
い場合の動作について説明する。
【００４４】プロセッサ１のＣＰＵ１２は、自分に障害
が無いことを示すための信号Ｓ１０を相手側のプロセッ
サ２のＣＰＵ障害検出回路２１に対し定期的に送信す
る。同様に、ＣＰＵ障害検出回路１１は、プロセッサ２
からの定期的な信号Ｓ２０を受信し、プロセッサ２に障
害が無いことを示す信号Ｓ１１、Ｓ１３をそれぞれＣＰ
Ｕ１２とチャネル取得信号制御回路１３に伝達する。こ
のＣＰＵ障害検出回路１１は、従来技術において説明し
たように、一般の電子回路素子を用いて種々の構成法を
採用することができる。
【００４５】ＣＰＵ１２は、プロセッサ２に対して送出
するチャネル取得禁止信号Ｓ１５として入出力チャネル
の取得を禁止する論理値の信号を出力することも可能だ
が、ここでは、プロセッサ２が制御対象との入出力チャ
ネルを取得することを禁止しない論理値の信号をプロセ
ッサ２に出力するとする。
【００４６】チャネル取得信号制御回路１３は、ＣＰＵ
１２が現用系であるため入出力チャネル取得要求信号Ｓ
１４をＣＰＵ１２から入力し、更に、プロセッサ２から
チャネル取得禁止信号Ｓ２５を入力する。ここで、プロ
セッサ１に障害が無いので、このチャネル取得禁止信号
Ｓ２５は、プロセッサ１が制御対象との入出力チャネル
７を取得することを禁止しない論理値を示す。
【００４７】これにより、チャネル取得信号制御回路１
３は、ＣＰＵ１２の要求に対応する入出力チャネル取得
信号Ｓ１２を入出力制御装置４に対して出力し、入出力
制御装置４では、このチャネル取得信号制御回路１３か
らの入出力チャネル取得信号Ｓ１２に基づいてプロセッ
サ１の入出力チャネル５と制御対象との入出力チャネル
７とを接続する。
【００４８】この状態においてＣＰＵ１２は、現用プロ
セッサとして制御対象との入出力チャネル７を使用して
制御対象との制御情報の送受を行う。
【００４９】プロセッサ２においてもプロセッサ１と同
様の動作を行い、ＣＰＵ２２は、プロセッサ１に障害が
無いことを認識するとプロセッサ２を予備プロセッサと
して動作させるため、入出力制御装置４に対しては入出
力チャネル取得信号Ｓ２２を出力しない。
【００５０】以上の動作により、プロセッサ１が制御対
象との入出力チャネルを取得して制御対象への制御を行
い、プロセッサ２は予備プロセッサとして待機する。
【００５１】次に現用プロセッサであるプロセッサ１に
障害が発生した場合の動作について説明する。
【００５２】プロセッサ１にソフトウェアの異常やハー
ドウェア故障などの障害が発生した場合、ＣＰＵ１２は
相手側のプロセッサ２のＣＰＵ障害検出回路２１への定
期的な信号Ｓ１０の送出ができなくなる。従って、ＣＰ
Ｕ障害検出回路２１ではプロセッサ１からの信号Ｓ１０
の入力断を検出するとプロセッサ１の障害であることを
認識し、プロセッサ１に障害が発生したことをＣＰＵ２
２とチャネル取得信号制御回路２３にそれぞれ伝達する
（Ｓ２１、Ｓ２３）。
【００５３】ＣＰＵ障害検出回路２１からプロセッサ１
の障害発生を示す信号Ｓ２１を入力したＣＰＵ２２は、
チャネル取得信号制御回路２３に対して自プロセッサが
現用系に切り替わるべく入出力チャネル取得要求信号Ｓ
２４を出力する。
【００５４】チャネル取得信号制御回路２３において
は、プロセッサ１からチャネル取得禁止信号Ｓ１５を入
力しているが、ＣＰＵ障害検出回路２１からの入力信号
Ｓ２３がプロセッサ１に障害が有ることを示すので、プ
ロセッサ１から入力しているチャネル取得禁止信号Ｓ１
５を無効であると判定し、プロセッサ２による入出力チ
ャネル取得要求を優先させ、入出力チャネル取得信号Ｓ
２２を入出力制御装置４に出力する。
【００５５】入出力制御装置４は、チャネル取得信号制
御回路２３から入力された入出力チャネル取得信号Ｓ２
２に基づいて、プロセッサ１の入出力チャネル５と接続
されていた制御対象との入出力チャネル７をプロセッサ
２の入出力チャネル６に接続換えする。
【００５６】このときＣＰＵ２２は、プロセッサ１のチ
ャネル取得信号制御回路１３に対してプロセッサ１が制
御対象との入出力チャネル７を取得することを禁止する
論理値のチャネル取得禁止信号Ｓ２５を出力する。
【００５７】一方、プロセッサ１において、ＣＰＵ障害
検出回路１１はプロセッサ２の正常であることを認識し
ているので、チャネル取得信号制御回路１３は当該情報
を受けてプロセッサ２からのチャネル取得禁止信号Ｓ２
５は有効であると判定する。このチャネル取得禁止信号
Ｓ２５が有効でありかつプロセッサ１が制御対象との入
出力チャネルを取得することを禁止する論理値なので、
チャネル取得信号制御回路１３は、ＣＰＵ１２から入出
力チャネル取得の要求を受けても、入出力制御装置４に
対してチャネル取得信号Ｓ１２の出力を行わない。
【００５８】以上の動作により、プロセッサ１による入
出力チャネルの取得が禁止され、予備プロセッサである
プロセッサ２が入出力チャネルを取得し、制御対象の制
御を行う。
【００５９】予備用プロセッサであるプロセッサ２に障
害が発生した場合においても、上記と同様の動作によ
り、プロセッサ２が制御対象との入出力チャネルを取得
することが禁止され、プロセッサ１が制御対象の制御を
行う。
【００６０】このようにして、障害が発生したプロセッ
サがなんらかの原因で制御対象との入出力チャネルの取
得を要求したとしてもそれを禁止することができ、障害
が無いプロセッサが障害プロセッサから影響されずに制
御対象との入出力チャネルを取得することができる。
【００６１】次に図２と図３を参照して、前記のチャネ
ル取得信号制御回路１３叉は２３の動作を説明する。
【００６２】図２は、チャネル取得信号制御回路１３の
一構成例を示すブロック図である。
【００６３】ＡＮＤゲート２０１は、ＣＰＵ障害検出回
路１１から他方のプロセッサ２の障害状態に対応する論
理信号ｘ１を入力し、他方のプロセッサ２のＣＰＵ２２
からチャネル取得禁止信号ｘ２を入力し、前記ｘ１とｘ
２の論理積である論理信号ｘ３をＯＲゲート２０２に出
力する。ＯＲゲート２０２は、ＣＰＵ１２から論理信号
である入出力チャネル取得要求信号ｘ４を入力し、前記
ｘ３とｘ４の論理和であるｘ５を入出力制御装置に対し
て入出力チャネル取得信号Ｓ１２として出力する。プロ
セッサ２のチャネル取得信号制御回路２３も同じ構成と
なっている。
【００６４】図３は、自プロセッサと他方のプロセッサ
の障害の有無に対応した前記信号ｘ１〜ｘ５の論理値の
関連を示す図である。
【００６５】図３において、第１列は自プロセッサと他
方のプロセッサのどちらも障害が無い場合に対応し、第
２列は自プロセッサに障害が発生した場合に対応し、第
３列は他方のプロセッサに障害が発生した場合に対応す
る。
【００６６】まず、自プロセッサと他方のプロセッサの
どちらも障害が無い場合について説明する。
【００６７】ＡＮＤゲート２０１は、監視している他方
のプロセッサに障害が無いことを示す論理値１のｘ１
と、自プロセッサが制御対象との入出力チャネルを取得
することを禁止しない論理値０のｘ２を入力し、論理値
０のｘ３をＯＲゲート２０２に出力する。ＯＲゲート２
０２は、前記ｘ３の論理値が０なので、自プロセッサに
よるチャネル取得要求信号ｘ４の論理値と同一の信号を
入出力チャネル取得信号ｘ５として出力する。これによ
り、自プロセッサが制御対象との入出力チャネルを取得
することができる。
【００６８】次に、自プロセッサに障害が発生した場合
について説明する。
【００６９】ＡＮＤゲート２０１は、監視している他方
のプロセッサに障害が無いことを示す論理値１のｘ１
と、自プロセッサが制御対象との入出力チャネルを取得
することを禁止する論理値１のｘ２を入力し、論理値１
のｘ３をＯＲゲート２０２に出力する。ＯＲゲート２０
２は、前記ｘ３の論理値が１なので、自プロセッサによ
るチャネル取得要求信号ｘ４の論理値に関係なく常に論
理値１の信号が入出力チャネル取得信号ｘ５として出力
される。これにより、自プロセッサが制御対象との入出
力チャネルを取得することが禁止される。
【００７０】次に、他方のプロセッサに障害が発生した
場合について説明する。
【００７１】ＡＮＤゲート２０１は、監視している他方
のプロセッサに障害が有ることを示す論理値０のｘ１を
入力し、ｘ２の論理値に関係なく論理値０のｘ３をＯＲ
ゲート２０２に出力する。ＯＲゲート２０２は、前記ｘ
３の論理値が０なので、自プロセッサによるチャネル取
得要求信号ｘ４の論理値と同一の信号を入出力チャネル
取得信号ｘ５として出力する。これにより、自プロセッ
サが制御対象との入出力チャネルを取得することができ
る。
【００７２】このようにして、監視している相手側のプ
ロセッサが正常であれば当該プロセッサから入力される
自プロセッサが制御対象との入出力チャネルを取得する
ことの可否を示す情報に従って制御を行い、監視してい
る相手側のプロセッサが障害であれば当該プロセッサか
ら入力される自プロセッサが制御対象との入出力チャネ
ルを取得することの可否を示す情報を無視して制御を行
うものである。
【００７３】また、本発明は上記の実施例以外にも、二
重化構成されたプロセッサのバス接続にも適用すること
ができる。
【００７４】図４は、二重化構成されたプロセッサのバ
ス接続に適用した、本発明の第二の実施例の構成を示す
ブロック図である。
【００７５】プロセッサ１が現用プロセッサ、プロセッ
サ２が予備用プロセッサである。
【００７６】プロセッサ１のＣＰＵ障害検出回路１１
は、プロセッサ２から障害に対応した定期的な信号Ｓ２
０を入力し、プロセッサ２の障害の有無を示す信号をＣ
ＰＵ１２とバスドライバ制御回路１４にそれぞれＳ１
１、Ｓ１３として出力する。
【００７７】ＣＰＵ１２はバスドライバ制御回路１４に
対してバスドライバ制御要求信号Ｓ１４を出力する。ま
た同時に、ＣＰＵ１２はバス出力禁止信号Ｓ１５を相手
側のプロセッサ２に対して出力する。更に、ＣＰＵ１２
はバスドライバ１５に対してバス出力信号Ｓ１６を送出
する。
【００７８】バスドライバ制御回路１４は、相手側のプ
ロセッサ２からバス出力禁止信号Ｓ２５を入力し、更
に、上述の相手側プロセッサ２の動作状態の監視結果を
示す信号Ｓ１３をＣＰＵ障害検出回路１１から、バスド
ライバ制御要求信号Ｓ１４をＣＰＵ１２からそれぞれ入
力し、これらの信号の取り得る論理からバスドライバ１
５に対してバスドライバ制御信号Ｓ１２を出力する。
【００７９】バスドライバ１５は、バスドライバ制御回
路１４からの制御信号Ｓ１２に対応して、ＣＰＵ１２か
らの信号Ｓ１６をバスに出力する。
【００８０】プロセッサ２も同様に、ＣＰＵ障害検出回
路２１、ＣＰＵ２２、バスドライバ制御回路２４、バス
ドライバ２５により構成され、プロセッサ１にて説明し
たと同様の信号の送受を行う。
【００８１】次に図４を参照して動作を説明する。ま
ず、プロセッサ１とプロセッサ２のどちらにも障害が無
い場合の動作について説明する。
【００８２】プロセッサ１のＣＰＵ１２は、自分に障害
が無いことを示すための信号Ｓ２０をプロセッサ２のＣ
ＰＵ障害検出回路２１に対し定期的に送信する。
【００８３】ＣＰＵ障害検出回路１１は、プロセッサ２
からの定期的な信号Ｓ１０を入力し、プロセッサ２に障
害が無いことを示す信号をＣＰＵ１２とバスドライバ制
御回路１４にそれぞれＳ１１、Ｓ１３として出力する。
【００８４】ＣＰＵ１２は、プロセッサ２に対して送出
するバス出力禁止信号Ｓ１５としてバス出力を禁止する
論理値の信号を送出することも可能だが、ここでは、プ
ロセッサ２のバス出力を禁止しない論理値の信号をプロ
セッサ２に出力するとする。また、ＣＰＵ１２はバスド
ライバ制御回路１４に対してバスを使用することを示す
バスドライバ制御要求信号Ｓ１４を出力する。
【００８５】バスドライバ制御回路１４は、プロセッサ
２からバス出力禁止信号Ｓ２５を入力する。ここで、プ
ロセッサ１に障害が無いので、プロセッサ２から入力す
るバス出力禁止信号Ｓ２５は、プロセッサ１がバスを使
用することを禁止しない論理値を示す。これにより、バ
スドライバ制御回路１４は、ＣＰＵ１２から入力するバ
スドライバ制御要求信号Ｓ１４をそのままバスドライバ
制御信号Ｓ１２としてバスドライバ１５に出力する。
【００８６】バスドライバ１５は、バスドライバ制御回
路１４からバスドライバ制御信号Ｓ１２を入力し、該信
号がバスを使用することを示すのでＣＰＵ１２からの信
号Ｓ１６をバスへ出力する。
【００８７】以上の動作により、ＣＰＵ１２はバスドラ
イバ１５を介して制御対象への制御情報の送信を行う。
【００８８】プロセッサ２もプロセッサ１と同様の動作
を行い、ＣＰＵ２２は、プロセッサ１に障害が無いこと
を認識し、プロセッサ２を予備プロセッサとして動作さ
せるため、バスドライバ制御回路２４を介して、バスド
ライバ２５にバスを使用しないことを示すバスドライバ
制御信号Ｓ２２を出力する。これにより、バスドライバ
２５はバスへの出力動作を行わない。
【００８９】このようにして、プロセッサ１がバスを使
用し制御対象への制御を行い、プロセッサ２は予備プロ
セッサとして待機する。
【００９０】次に現用プロセッサであるプロセッサ１に
障害が発生した場合の動作について説明する。
【００９１】プロセッサ１にソフトウェアの異常やハー
ドウェア故障などの障害が発生した場合、ＣＰＵ１２は
プロセッサ２のＣＰＵ障害検出回路２１への定期的な信
号Ｓ２０の送出ができなくなる。
【００９２】ＣＰＵ障害検出回路２１はプロセッサ１か
らの信号の入力断を検出するとプロセッサ１が障害であ
ると認識し、プロセッサ１に障害が発生したことを示す
信号をＣＰＵ２２とバスドライバ制御回路２４にそれぞ
れＳ２１、Ｓ２３として出力する。
【００９３】このプロセッサ１の障害を示す信号Ｓ２１
を入力したＣＰＵ２２は、自プロセッサが現用系となる
べく、バスドライバ制御回路２４に対してバス使用の要
求を示すバスドライバ制御要求信号Ｓ２４を出力すると
ともにバスドライバ２５に信号Ｓ２６を出力する。
【００９４】バスドライバ制御回路２４は、ＣＰＵ障害
検出回路２１から入力した信号Ｓ２３がプロセッサ１に
障害が有ることを示すので、プロセッサ１から入力して
いるバス出力禁止信号Ｓ１５が無効であると判定し、Ｃ
ＰＵ２２から入力するバスドライバ制御要求信号Ｓ２４
に基づいてバスドライバ制御信号Ｓ２２をバスドライバ
２５に出力する。
【００９５】バスドライバ制御信号Ｓ２２を入力したバ
スドライバ２５は、当該信号がバスを使用することを示
すので、ＣＰＵ２２からの信号Ｓ２６をバスへ出力する
動作を行う。
【００９６】これにより、ＣＰＵ２２はバスドライバ２
５を介して制御対象への制御情報の送信を行うことがで
きる。そして、ＣＰＵ２２は、プロセッサ１のバスドラ
イバ制御回路１４に対してプロセッサ１によるバス使用
の禁止を表示する論理値のバス出力禁止信号Ｓ２５を出
力する。
【００９７】プロセッサ１では、ＣＰＵ障害検出回路１
１がプロセッサ２に障害が無いことを示す信号Ｓ１３を
バスドライバ制御回路１４に出力する。
【００９８】これによりバスドライバ制御回路１４は、
プロセッサ２から入力するバス出力禁止信号Ｓ２５の論
理値が有効であると判定し、ＣＰＵ１２から入力するバ
スドライバ制御要求信号Ｓ１４に関係なく、バスドライ
バ１５に対してバスを使用しないことを示すバスドライ
バ制御信号Ｓ１２を出力するので、バスドライバ１５は
バスへの出力動作を停止する。
【００９９】以上の動作により、現用プロセッサである
プロセッサ１によるバスの使用が禁止され、予備プロセ
ッサであるプロセッサ２がバスを使用して制御対象の制
御を行う。
【０１００】予備用プロセッサであるプロセッサ２に障
害が発生した場合においても、上記と同様の動作によ
り、プロセッサ２がバスを使用することが禁止され、プ
ロセッサ１が制御対象の制御を行う。
【０１０１】このようにして、本実施例においても第一
の実施例と同じ効果が得られ、更に制御対象への制御情
報の送信にバスを使用することにより、故障に対する保
護が考慮されていない入出力制御装置が不要となるの
で、耐故障性をより向上させたコンピュータシステムを
構成することができる。
【０１０２】また、本発明は、１つのバスに３個以上の
複数個のプロセッサが接続された構成のバス出力制御に
おいても同様の効果を有する。
【０１０３】図５は、１つのバスに３個のプロセッサを
接続する構成に適用した本発明の第三の実施例の構成を
示すブロック図である。
【０１０４】この実施例においては、プロセッサ１の障
害検出をプロセッサ２が行い、プロセッサ２の障害検出
をプロセッサ３が行い、プロセッサ３の障害検出をプロ
セッサ１が行う構成となっている。
【０１０５】プロセッサ１のＣＰＵ障害検出回路１１
は、プロセッサ３の動作状態に対応してプロセッサ３が
送出する定期的な信号Ｓ３０を入力することによりプロ
セッサ３の動作状態を監視している。その監視結果であ
るプロセッサ３の障害の有無を示す論理信号は、ＣＰＵ
１２とプロセッサ２のバスドライバ制御回路２４にそれ
ぞれ信号Ｓ１１、Ｓ１３として出力される。
【０１０６】同様に、プロセッサ２とプロセッサ３にお
いては、それぞれのプロセッサが有するＣＰＵ障害検出
回路２１、３１により、プロセッサ２はプロセッサ１の
監視を信号Ｓ１０により、プロセッサ３はプロセッサ２
の監視を信号Ｓ２０により行い、それぞれの監視結果を
示す論理信号を自プロセッサのＣＰＵと自プロセッサと
被監視対象プロセッサを除く他のプロセッサのバスドラ
イバ制御回路に出力する構成となっている。
【０１０７】次に、ＣＰＵ、バスドライバ制御回路、バ
スドライバの構成をプロセッサ１を例にとり説明する。
【０１０８】ＣＰＵ１２はバスドライバ制御要求信号Ｓ
１４をバスドライバ制御回路１４に出力し、バス出力信
号Ｓ１６をバスドライバ１５に送出する。また、ＣＰＵ
１２はバス出力禁止信号Ｓ１５をプロセッサ３のバスド
ライバ制御回路３４に出力する。更に、ＣＰＵ１２はプ
ロセッサ２のＣＰＵ障害検出回路２１に対して自プロセ
ッサの動作状態を示す信号を定期的に出力する。
【０１０９】バスドライバ制御回路１４は、プロセッサ
２のＣＰＵ２２からバス出力禁止信号Ｓ２５を入力し、
プロセッサ３のＣＰＵ障害検出回路３１からプロセッサ
２の動作状態監視結果を示す信号Ｓ３３を入力し、バス
ドライバ１５に対してバス制御信号Ｓ１２を出力する。
【０１１０】バスドライバ１５は、バスドライバ制御回
路１４からのバス制御信号Ｓ１２に対応して、ＣＰＵ１
２からのバス出力信号Ｓ１６をバス８に出力する。
【０１１１】このように、あるプロセッサを監視してい
るプロセッサは、その監視結果と自プロセッサの動作状
態を、自プロセッサと被監視プロセッサを除く他のプロ
セッサのバスドライバ制御回路とＣＰＵ障害検出回路に
送り、バス出力禁止信号を被監視プロセッサのバスドラ
イバ制御回路に送る構成となっている。
【０１１２】次に図５を参照して動作を説明する。
【０１１３】まず、プロセッサ１、プロセッサ２、プロ
セッサ３のいずれにも障害が無い場合の動作について説
明する。
【０１１４】プロセッサ１のＣＰＵ１２は自分に障害が
無いことを示すための信号Ｓ１０をプロセッサ２のＣＰ
Ｕ障害検出回路２１に対し定期的に送信する。
【０１１５】ＣＰＵ障害検出回路１１はプロセッサ３か
らの定期的な信号Ｓ３０を入力し、プロセッサ３に障害
が無いことを示す信号としてＣＰＵ１２には信号Ｓ１１
を、プロセッサ２のバスドライバ制御回路２４には信号
Ｓ１３を出力する。
【０１１６】ＣＰＵ１２はプロセッサ３に対して送出す
るバス出力禁止信号Ｓ１５としてバス出力を禁止する論
理値信号を送出することも可能であるが、ここでは、プ
ロセッサ３のバス出力を禁止しない論理値信号をプロセ
ッサ３のバスドライバ制御回路３４に出力するものとす
る。また、ＣＰＵ１２はバスドライバ制御回路１４に対
しバスドライバ制御要求信号Ｓ１４を出力する。
【０１１７】バスドライバ制御回路１４は、プロセッサ
２からバス出力禁止信号Ｓ２５を入力するが、プロセッ
サ１に障害が無いので、該バス出力禁止信号Ｓ２５はプ
ロセッサ１がバスを使用することを禁止しない論理値を
示す。これにより、バスドライバ制御回路１４は、ＣＰ
Ｕ１２から入力するバスドライバ制御要求信号Ｓ１４を
そのままバスドライバ制御信号Ｓ１２としてバスドライ
バ１５に対して出力する。
【０１１８】バスドライバ１５は、バスドライバ制御回
路１４からこのバスドライバ制御信号Ｓ１２を入力し
て、この制御信号がバスを使用することを示す場合には
入力信号Ｓ１６をバス８へ出力する。これにより、ＣＰ
Ｕ１２はバスドライバ１５を介してバス８への信号出力
を行うことができる。
【０１１９】プロセッサ２、プロセッサ３もプロセッサ
１と同様の動作を行い、バスを使用する場合にバスへの
出力を行う。
【０１２０】次にプロセッサ１に障害が発生した場合の
動作について説明する。
【０１２１】プロセッサ１にソフトウェアの異常やハー
ドウェア故障などの障害が発生した場合、ＣＰＵ１２は
プロセッサ２のＣＰＵ障害検出回路２１へ送出する定期
的な信号Ｓ１０の出力ができなくなるので、ＣＰＵ障害
検出回路２１はこのプロセッサ１からの定期的な信号Ｓ
１０の入力断を検出してプロセッサ１が障害であること
を認識する。そして、プロセッサ１に障害があることを
示す論理信号をＣＰＵ２２には信号Ｓ２１として、プロ
セッサ３のバスドライバ制御回路３４には信号Ｓ２３と
して出力する。
【０１２２】ＣＰＵ２２は前記プロセッサ１の障害を示
す信号Ｓ２１によりプロセッサ１に障害が発生したこと
を認識し、プロセッサ１のバスドライバ制御回路１４に
対してバス出力を禁止する論理値のバス出力禁止信号Ｓ
２５を出力する。
【０１２３】プロセッサ１のバスドライバ制御回路１４
は、ＣＰＵ２２から入力するバス出力禁止信号Ｓ２５と
ともに入力しているプロセッサ３のＣＰＵ障害検出回路
３１からのプロセッサ２の動作状態を示す信号Ｓ３３が
プロセッサ２に障害が無いことを示す内容なので、ＣＰ
Ｕ２２から入力するバス出力禁止信号Ｓ２５が有効であ
ると判定する。このバス出力禁止信号Ｓ２５が有効であ
りかつその信号がプロセッサ１がバス出力をすることを
禁止する論理値なので、バスドライバ制御回路１４は、
ＣＰＵ１２から入力するバスドライバ制御要求信号Ｓ１
４の論理値に関係無く、バスを使用しないことを示す信
号をバスドライバ１５にバスドライバ制御信号Ｓ１２と
して出力する。
【０１２４】バスドライバ１５は、バスドライバ制御信
号Ｓ１２がバスを使用しないことを示すのでバス８への
出力動作を行わない。これにより、障害が発生したプロ
セッサ１がバスを使用することを禁止できる。
【０１２５】一方、プロセッサ３のバスドライバ制御回
路３４は、プロセッサ２のＣＰＵ障害検出回路２１から
入力する信号Ｓ２３がプロセッサ１の障害を示す内容と
なるため、プロセッサ１から入力するバス出力禁止信号
Ｓ１５が無効であると判定する。これにより、自プロセ
ッサのＣＰＵ３２が出力するバスドライバ制御要求信号
Ｓ３４をそのままバスドライバ３５にバスドライバ制御
信号Ｓ３２として出力する。従って、プロセッサ３はプ
ロセッサ１の障害に影響されることなくバスを使用する
ことができる。
【０１２６】プロセッサ２及びプロセッサ３の障害発生
時にも、上述したと同様の動作により、障害プロセッサ
によるバス使用を禁止することができる。
【０１２７】以上、プロセッサ数が２及び３の場合を例
にとって説明したが、本発明に係るコンピュータシステ
ムは監視、被監視のプロセッサを下記のように構成する
ことにより上述したと同様の論理によりＮ個のプロセッ
サによる耐故障性に優れたコンピュータシステムを構築
することができる。
【０１２８】自プロセッサは、自プロセッサを除く他の
１つの第１のプロセッサの動作状態を常時監視して、そ
の結果をＣＰＵ手段と、この第１のプロセッサが監視し
ている第２のプロセッサのバスドライバ制御手段とに報
告する。
【０１２９】ＣＰＵ手段は、自プロセッサの動作状態を
自プロセッサの動作状態を監視している第３のプロセッ
サの障害検出手段に送出するとともに、バス取得を必要
とする場合はバスドライバ制御手段にバスの取得要求を
行い、更に、障害検出手段より報告をうけた, 第１のプ
ロセッサの動作状態が障害であることを示す場合は第１
のプロセッサによるバス取得を禁止する信号を第１のプ
ロセッサのバスドライバ制御手段に送出する。
【０１３０】バスドライバ制御手段は、第３のプロセッ
サの動作状態を監視している第４のプロセッサの有する
障害検出手段より, 第３のプロセッサの動作状態の報告
を受け、当該報告が障害であることを示す場合は, 第３
のプロセッサより伝達される自プロセッサのバス取得の
可否を示す信号を無視して, ＣＰＵ手段からのバス取得
要求に基づいてバスドライバ制御装置に対してバス取得
の制御動作を指示し、当該報告が正常であることを示す
場合は, ＣＰＵ手段からのバス取得要求を, 第３のプロ
セッサより伝達される自プロセッサのバス取得の可否を
示す信号に従って処理してバスドライバ制御装置に対し
てバス取得の制御動作を指示する。
【０１３１】これらの複数のプロセッサは各々１からＮ
の番号が付与され、自プロセッサ番号をＩとすると、前
記の第１、第２、第３及び第４のプロセッサはそれぞれ
Ｉ−１、Ｉ−２、Ｉ＋１及びＩ＋２の番号が付与される
構成となる。
【０１３２】加算した結果がＮを越える場合はＮの次は
１に戻って、また減算した結果が１より少なくなる場合
は１の次はＮに戻って計算した番号が付与される。
【０１３３】前記の第１、第２、第３叉は第４のプロセ
ッサはいずれかが同一であることをさまたげない
【発明の効果】以上説明したように、本発明に係るコン
ピュータシステムは、隣接するプロセッサからの制御信
号に基づいて障害が発生したプロセッサによる入出力チ
ャネルの使用やバスの使用を禁止するように構成したの
で、入出力チャネル及びバスを介してそのような障害の
発生したプロセッサからの誤った制御情報が制御対象へ
出力されることを無くすことができる。
【０１３４】また、隣接するプロセッサへ送出されるチ
ャネル取得禁止信号及びバス出力禁止信号等の制御信号
を、障害が発生したプロセッサから入力している場合に
はその信号を無効にする構成にしたので、障害プロセッ
サが障害の無いプロセッサの制御対象への入出力動作に
影響を及ぼすことが無くなる。
【０１３５】このようにして、本発明に係るコンピュー
タシステムは、耐故障性をより向上させたコンピュータ
システムを容易に構築することができるという効果を有
する。
【図面の簡単な説明】
【図１】本発明に係るコンピュータシステムの第一の実
施例の構成を示すブロック図である。
【図２】図１に示す一部の回路構成例を示す図である。
【図３】図２に示す回路の動作を説明する論理値の関連
を示す図である。
【図４】本発明に係るコンピュータシステムの第二の実
施例の構成を示すブロック図である。
【図５】本発明に係るコンピュータシステムの第三の実
施例の構成を示すブロック図である。
【図６】従来技術による耐故障コンピュータシステムの
一実施例の構成を示すブロック図である。
【符号の説明】
１、２、３ プロセッサ ４ 入出力制御装置 ５、６ 入出力チャネル ７ 制御対象との入出力チャネル ８ バス １１、２１、３１ ＣＰＵ障害検出回路 １２、２２、３２ ＣＰＵ １３、２３ チャネル取得信号制御回路 １４、２４、３４ バスドライバ制御回路 １５、２５、３５ バスドライバ ２０１ ＡＮＤゲート ２０２ ＯＲゲート ｘ１ ＣＰＵ障害検出回路からの入力信号 ｘ２ チャネル取得禁止信号 ｘ３ ＡＮＤゲート２０１の出力信号（ｘ１とｘ
２の論理積） ｘ４ 入出力チャネル取得信号入力 ｘ５ ＯＲゲート２０２の出力信号（ｘ３とｘ４
の論理和）

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】複数のプロセッサにより構成され、各々の
    プロセッサの有する入出力情報伝達路と当該プロセッサ
    が制御対象とする装置の有する入出力情報伝達路との接
    続を入出力情報伝達路制御装置にて行うコンピュータシ
    ステムにおいて、 前記各々のプロセッサは、自プロセッサを除く他の１つ
    のプロセッサの動作状態を常時監視する障害検出手段
    と、自プロセッサ全体の制御を司るＣＰＵ手段と、前記
    入出力情報伝達路制御装置の制御動作を指示する入出力
    情報伝達路取得制御手段を具備し、 前記障害検出手段は、自プロセッサを除く他の１つの第
    １のプロセッサの動作状態を常時監視して、その結果を
    前記ＣＰＵ手段と, 前記第１のプロセッサが監視してい
    る第２のプロセッサの前記入出力情報伝達路取得制御手
    段とに報告し、 前記ＣＰＵ手段は、自プロセッサの動作状態を自プロセ
    ッサの動作状態を監視している第３のプロセッサの障害
    検出手段に送出するとともに、入出力情報伝達路の取得
    を必要とする場合は前記入出力情報伝達路取得制御手段
    に入出力情報伝達路の取得要求を行い、更に、前記障害
    検出手段より報告をうけた, 前記第１のプロセッサの動
    作状態に応じて前記第１のプロセッサによる入出力情報
    伝達路の取得の可否を伝達する信号を前記第１のプロセ
    ッサの前記入出力情報伝達路取得制御手段に送出し、 前記入出力情報伝達路取得制御手段は、前記第３のプロ
    セッサの動作状態を監視している第４のプロセッサの有
    する前記障害検出手段より, 前記第３のプロセッサの動
    作状態の報告を受け、当該報告と前記第３のプロセッサ
    より伝達される自プロセッサの入出力情報伝達路の取得
    の可否を示す信号とに基づいて入出力情報伝達路の取得
    の可否を判断し、前記ＣＰＵ手段からの入出力情報伝達
    路の取得要求に対して当該判断に基づいて前記入出力情
    報伝達路取得制御装置に入出力情報伝達路の取得の制御
    動作を指示し、 前記第１、第２、第３叉は第４のプロセッサはいずれか
    が同一であることをさまたげないことを特徴とするコン
    ピュータシステム。
  2. 【請求項２】前記複数のプロセッサは各々１からＮの番
    号が付与され、自プロセッサ番号をＩとすると、 前記第１、第２、第３及び第４のプロセッサはそれぞれ
    Ｉ−１、Ｉ−２、Ｉ＋１及びＩ＋２の番号が付与され、 前記加算の結果がＮを越える場合は１に戻って、前記減
    算の結果が１より少なくなる場合はＮに戻って計算した
    番号が付与される構成であることを特徴とする請求項１
    に記載のコンピュータシステム。
  3. 【請求項３】複数のプロセッサにより構成され、各々の
    プロセッサの有する入出力情報伝達路と当該プロセッサ
    が制御対象とする装置の有する入出力情報伝達路との接
    続を入出力情報伝達路制御装置にて行うコンピュータシ
    ステムにおいて、 前記各々のプロセッサは、自プロセッサを除く他の１つ
    のプロセッサの動作状態を常時監視する障害検出手段
    と、自プロセッサ全体の制御を司るＣＰＵ手段と、前記
    入出力情報伝達路制御装置の制御動作を指示する入出力
    情報伝達路取得制御手段を具備し、 前記障害検出手段は、自プロセッサを除く他の１つの第
    １のプロセッサの動作状態を常時監視して、その結果を
    前記ＣＰＵ手段と, 前記第１のプロセッサが監視してい
    る第２のプロセッサの前記入出力情報伝達路取得制御手
    段とに報告し、 前記ＣＰＵ手段は、自プロセッサの動作状態を自プロセ
    ッサの動作状態を監視している第３のプロセッサの障害
    検出手段に送出するとともに、入出力情報伝達路の取得
    を必要とする場合は前記入出力情報伝達路取得制御手段
    に入出力情報伝達路の取得要求を行い、更に、前記障害
    検出手段より報告をうけた, 前記第１のプロセッサの動
    作状態が障害であることを示す場合は前記第１のプロセ
    ッサによる入出力情報伝達路の取得を禁止する信号を前
    記第１のプロセッサの前記入出力情報伝達路取得制御手
    段に送出し、 前記入出力情報伝達路取得制御手段は、前記第３のプロ
    セッサの動作状態を監視している第４のプロセッサの有
    する前記障害検出手段より, 前記第３のプロセッサの動
    作状態の報告を受け、当該報告が障害であることを示す
    場合は, 前記第３のプロセッサより伝達される自プロセ
    ッサの入出力情報伝達路の取得の可否を示す信号を無視
    して, 前記ＣＰＵ手段からの入出力情報伝達路の取得要
    求に基づいて前記入出力情報伝達路制御装置に対して入
    出力情報伝達路の取得の制御動作を指示し、当該報告が
    正常であることを示す場合は, 前記ＣＰＵ手段からの入
    出力情報伝達路の取得要求を, 前記第３のプロセッサよ
    り伝達される自プロセッサの入出力情報伝達路の取得の
    可否を示す信号に従って処理して前記入出力情報伝達路
    制御装置に対して入出力情報伝達路の取得の制御動作を
    指示し、 前記複数のプロセッサは各々１からＮの番号が付与さ
    れ、自プロセッサ番号をＩとすると、前記第１、第２、
    第３及び第４のプロセッサはそれぞれＩ−１、Ｉ−２、
    Ｉ＋１及びＩ＋２の番号が付与され、前記加算の結果が
    Ｎを越える場合は１に戻って、前記減算の結果が１より
    少なくなる場合はＮに戻って計算した番号が付与される
    構成であって、 前記第１、第２、第３叉は第４のプロセッサはいずれか
    が同一であることをさまたげないことを特徴とするコン
    ピュータシステム。
  4. 【請求項４】前記障害検出手段は、前記第１のプロセッ
    サの動作状態が正常である場合は論理値１、障害である
    場合は論理値０の信号を出力し、 前記ＣＰＵ手段は、前記障害検出手段より報告をうけた
    前記第１のプロセッサの動作状態が障害であることを示
    す場合は, 前記第１のプロセッサの入出力情報伝達路の
    取得禁止を示す論理値１の信号を前記第１のプロセッサ
    の前記入出力情報伝達路取得制御手段に送出し、 前記入出力情報伝達路取得制御手段はＡＮＤ論理回路と
    ＯＲ論理回路とより構成され、 前記第４のプロセッサの有する前記障害検出手段が出力
    する前記第３のプロセッサの動作状態を示す信号は前記
    ＡＮＤ論理回路の第１の入力端子に入力され、 前記第３のプロセッサより伝達される自プロセッサの入
    出力情報伝達路の取得の可否を示す信号は前記ＡＮＤ論
    理回路の第２の入力端子に入力され、 前記ＣＰＵ手段からの入出力情報伝達路の取得要求は前
    記ＯＲ論理回路の第１の入力端子に入力され、 前記ＡＮＤ論理回路の出力は前記ＯＲ論理回路の第２の
    入力端子に入力され、 前記ＯＲ論理回路の出力により前記入出力情報伝達路制
    御装置に対して入出力情報伝達路の取得の制御動作を指
    示することを特徴とする請求項３に記載のコンピュータ
    システム。
  5. 【請求項５】前記入出力情報伝達路はバスで形成され、
    前記入出力情報伝達路制御装置は各プロセッサが有する
    バスドライバであることを特徴とする請求項３に記載の
    コンピュータシステム。
  6. 【請求項６】前記入出力情報伝達路はチャネルで形成さ
    れ、前記入出力情報伝達路制御装置は各プロセッサに共
    通して設備されたチャネル接続切換制御装置であること
    を特徴とする請求項３に記載のコンピュータシステム。
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