JPH07262230A - Ｒｏｍ／ｒａｍを内蔵した回路のファンクション・シミュレーション・システム - Google Patents
Ｒｏｍ／ｒａｍを内蔵した回路のファンクション・シミュレーション・システムInfo
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- JPH07262230A JPH07262230A JP6046100A JP4610094A JPH07262230A JP H07262230 A JPH07262230 A JP H07262230A JP 6046100 A JP6046100 A JP 6046100A JP 4610094 A JP4610094 A JP 4610094A JP H07262230 A JPH07262230 A JP H07262230A
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Abstract
(57)【要約】
【目的】 ＲＯＭ／ＲＡＭを内蔵した回路の動作を安定
にシミュレーションできるようにすること。 【構成】 ＲＯＭ／ＲＡＭ１−１，…，１−ｎの出力側
に論理積／論理和回路１ａを設けて、論理積／論理和回
路の一方の入力端にＲＯＭ／ＲＡＭの出力を与え、他方
の入力端にＬ／Ｈレベルのテストモード信号ＸＴ０を入
力する。これにより、シミュレーション上、ＲＯＭ／Ｒ
ＡＭの出力を疑似的にＬ／Ｈレベルに固定することがで
き、ＲＯＭ／ＲＡＭの出力が不定状態であっても、次に
接続された回路網１ｂの論理の検証を安定に行うことが
できる。また、テストモード信号ＸＴ０によりＲＯＭ／
ＲＡＭの出力をＨレベルとＬレベルが交互に切り換わる
テスト用信号ＸＴＥＳＴに切り換え、ＲＯＭ／ＲＡＭの
出力を疑似的にＨレベルとＬレベルに交互に切り換える
こともできる。
にシミュレーションできるようにすること。 【構成】 ＲＯＭ／ＲＡＭ１−１，…，１−ｎの出力側
に論理積／論理和回路１ａを設けて、論理積／論理和回
路の一方の入力端にＲＯＭ／ＲＡＭの出力を与え、他方
の入力端にＬ／Ｈレベルのテストモード信号ＸＴ０を入
力する。これにより、シミュレーション上、ＲＯＭ／Ｒ
ＡＭの出力を疑似的にＬ／Ｈレベルに固定することがで
き、ＲＯＭ／ＲＡＭの出力が不定状態であっても、次に
接続された回路網１ｂの論理の検証を安定に行うことが
できる。また、テストモード信号ＸＴ０によりＲＯＭ／
ＲＡＭの出力をＨレベルとＬレベルが交互に切り換わる
テスト用信号ＸＴＥＳＴに切り換え、ＲＯＭ／ＲＡＭの
出力を疑似的にＨレベルとＬレベルに交互に切り換える
こともできる。
Description
【０００１】
【産業上の利用分野】本発明は、ＲＯＭおよび／または
ＲＡＭを内蔵した回路（以下、ＲＯＭおよび／またはＲ
ＡＭをＲＯＭ／ＲＡＭと記す）のファンクションをシミ
ュレーションするためのＲＯＭ／ＲＡＭを内蔵した回路
のファンクション・シミュレーション・システムに関
し、特に、本発明は、ＲＯＭ／ＲＡＭを内蔵した回路の
ファンクションをシミュレーションするに際し、回路の
検証を安定動作させることができるファンクション・シ
ミュレーション・システムに関するものである。
ＲＡＭを内蔵した回路（以下、ＲＯＭおよび／またはＲ
ＡＭをＲＯＭ／ＲＡＭと記す）のファンクションをシミ
ュレーションするためのＲＯＭ／ＲＡＭを内蔵した回路
のファンクション・シミュレーション・システムに関
し、特に、本発明は、ＲＯＭ／ＲＡＭを内蔵した回路の
ファンクションをシミュレーションするに際し、回路の
検証を安定動作させることができるファンクション・シ
ミュレーション・システムに関するものである。
【０００２】
【従来の技術】図６は本発明の前提となるシミュレーシ
ョン・システムの構成を示す図であり、同図において、
１１は解析用回路情報ファイルであり、解析用回路情報
ファイル１１には論理シミュレーションの対象となる回
路の接続関係が格納されている。
ョン・システムの構成を示す図であり、同図において、
１１は解析用回路情報ファイルであり、解析用回路情報
ファイル１１には論理シミュレーションの対象となる回
路の接続関係が格納されている。
【０００３】１２は論理シミュレータであり、論理シミ
ュレータ１２は解析用回路情報ファイル１１に格納され
た回路の論理のシミュレーションを行い、回路動作を検
証する。１３は解析結果ファイル群であり、論理シミュ
レーション結果は解析結果ファイル群に格納される。同
図において、論理シミュレーションを行う際、論理シミ
ュレータ１２は、解析用回路情報ファイル１１から対象
となる論理回路の接続関係を読み出し、アンド・ゲー
ト、オア・ゲート、フリップフロップ等の各論理素子の
論理をシミュレーションして、論理回路の動作を検証
し、解析結果を解析結果ファイル群１３に格納する。
ュレータ１２は解析用回路情報ファイル１１に格納され
た回路の論理のシミュレーションを行い、回路動作を検
証する。１３は解析結果ファイル群であり、論理シミュ
レーション結果は解析結果ファイル群に格納される。同
図において、論理シミュレーションを行う際、論理シミ
ュレータ１２は、解析用回路情報ファイル１１から対象
となる論理回路の接続関係を読み出し、アンド・ゲー
ト、オア・ゲート、フリップフロップ等の各論理素子の
論理をシミュレーションして、論理回路の動作を検証
し、解析結果を解析結果ファイル群１３に格納する。
【０００４】ここで、例えば同図に示すように論理シミ
ュレーションの対象となる論理回路中にＲＯＭ／ＲＡＭ
等が内蔵されている場合には、ＲＯＭ／ＲＡＭにデータ
が記憶されるまで、シミュレーション上、ＲＯＭ／ＲＡ
Ｍの出力は不定状態となる。このため、ＲＯＭ／ＲＡＭ
の出力に接続されている回路網の動作を安定して検証す
ることができなかった。
ュレーションの対象となる論理回路中にＲＯＭ／ＲＡＭ
等が内蔵されている場合には、ＲＯＭ／ＲＡＭにデータ
が記憶されるまで、シミュレーション上、ＲＯＭ／ＲＡ
Ｍの出力は不定状態となる。このため、ＲＯＭ／ＲＡＭ
の出力に接続されている回路網の動作を安定して検証す
ることができなかった。
【０００５】
【発明が解決しようとする課題】以上のように、ＲＯＭ
／ＲＡＭを内蔵した回路の動作をシミュレーションによ
り検証する際、シミュレーション上、内蔵ＲＯＭ／ＲＡ
Ｍのデータ出力から不定状態の信号が出力され、上記内
蔵ＲＯＭ／ＲＡＭの影響を受ける回路が不安定状態にな
ることがある。
／ＲＡＭを内蔵した回路の動作をシミュレーションによ
り検証する際、シミュレーション上、内蔵ＲＯＭ／ＲＡ
Ｍのデータ出力から不定状態の信号が出力され、上記内
蔵ＲＯＭ／ＲＡＭの影響を受ける回路が不安定状態にな
ることがある。
【０００６】このため、従来においては、ＲＯＭ／ＲＡ
Ｍを内蔵した集積回路の動作を安定して検証できない場
合があった。本発明は上記した従来技術の欠点を改善す
るためになされたものであって、ＲＯＭ／ＲＡＭの出力
から疑似的にハイレベル（以下、Ｈレベルという）もし
くはローレベル（以下、Ｌレベルという）の出力を発生
させることにより、ＲＯＭ／ＲＡＭを内蔵した回路の動
作を安定にシミュレーションすることができる、ファン
クション・シミュレーション・システムを提供すること
を目的とする。
Ｍを内蔵した集積回路の動作を安定して検証できない場
合があった。本発明は上記した従来技術の欠点を改善す
るためになされたものであって、ＲＯＭ／ＲＡＭの出力
から疑似的にハイレベル（以下、Ｈレベルという）もし
くはローレベル（以下、Ｌレベルという）の出力を発生
させることにより、ＲＯＭ／ＲＡＭを内蔵した回路の動
作を安定にシミュレーションすることができる、ファン
クション・シミュレーション・システムを提供すること
を目的とする。
【０００７】
【課題を解決するための手段】図１は本発明の原理図で
ある。同図において、１は論理シミュレーションの対象
となる回路であり、１−１，…，１−ｎは回路１に内蔵
されたＲＯＭ／ＲＡＭ、１ａは論理積および／または論
理和回路、１ｂはＲＯＭ／ＲＡＭの出力に接続された回
路網、ＸＴ０，ＸＴ１はシミュレーション時に回路１を
テストモードに設定するテストモード信号、ＸＴＥＳＴ
はＨレベルとＬレベルに交互に切り換わるテスト用信号
である。また、３は回路１のファンクションを検証する
論理シミュレータである。
ある。同図において、１は論理シミュレーションの対象
となる回路であり、１−１，…，１−ｎは回路１に内蔵
されたＲＯＭ／ＲＡＭ、１ａは論理積および／または論
理和回路、１ｂはＲＯＭ／ＲＡＭの出力に接続された回
路網、ＸＴ０，ＸＴ１はシミュレーション時に回路１を
テストモードに設定するテストモード信号、ＸＴＥＳＴ
はＨレベルとＬレベルに交互に切り換わるテスト用信号
である。また、３は回路１のファンクションを検証する
論理シミュレータである。
【０００８】上記課題を解決するため、本発明の請求項
１の発明は、ＲＯＭ／ＲＡＭ１−１，…，１−ｎを内蔵
した回路１のファンクションを検証するファンクション
・シミュレーション・システムにおいて、ＲＯＭ／ＲＡ
Ｍ１−１，…，１−ｎの出力側に、テストモード信号Ｘ
Ｔ０が入力される論理積／論理和回路１ａを設け、ＲＯ
Ｍ／ＲＡＭ１−１，…，１−ｎの出力を論理積／論理和
回路１ａでマスクして、テストモード信号ＸＴ０によ
り、ＲＯＭ／ＲＡＭ１−１，…，１−ｎの出力をローレ
ベルもしくはハイレベルに固定することにより、ＲＯＭ
／ＲＡＭ１−１，…，１−ｎを内蔵した回路１の検証を
安定動作させるようにしたものである。
１の発明は、ＲＯＭ／ＲＡＭ１−１，…，１−ｎを内蔵
した回路１のファンクションを検証するファンクション
・シミュレーション・システムにおいて、ＲＯＭ／ＲＡ
Ｍ１−１，…，１−ｎの出力側に、テストモード信号Ｘ
Ｔ０が入力される論理積／論理和回路１ａを設け、ＲＯ
Ｍ／ＲＡＭ１−１，…，１−ｎの出力を論理積／論理和
回路１ａでマスクして、テストモード信号ＸＴ０によ
り、ＲＯＭ／ＲＡＭ１−１，…，１−ｎの出力をローレ
ベルもしくはハイレベルに固定することにより、ＲＯＭ
／ＲＡＭ１−１，…，１−ｎを内蔵した回路１の検証を
安定動作させるようにしたものである。
【０００９】本発明の請求項２の発明は、ＲＯＭ／ＲＡ
Ｍ１−１，…，１−ｎを内蔵した回路１のファンクショ
ンを検証するファンクション・シミュレーション・シス
テムにおいて、ＲＯＭ／ＲＡＭ１−１，…，１−ｎの出
力側に、第１および第２のテストモード信号ＸＴ０，Ｘ
Ｔ１が入力される論理積／論理和回路１ａを設け、ＲＯ
Ｍ／ＲＡＭ１−１，…，１−ｎの出力を論理積／論理和
回路１ａでマスクして、第１および第２のテストモード
信号ＸＴ０，ＸＴ１により、ＲＯＭ／ＲＡＭ１−１，
…，１−ｎの出力をハイレベルもしくはローレベルのい
ずれか一方の状態に選択的に固定することにより、ＲＯ
Ｍ／ＲＡＭ１−１，…，１−ｎを内蔵した回路１の検証
を安定動作させるようにしたものである。
Ｍ１−１，…，１−ｎを内蔵した回路１のファンクショ
ンを検証するファンクション・シミュレーション・シス
テムにおいて、ＲＯＭ／ＲＡＭ１−１，…，１−ｎの出
力側に、第１および第２のテストモード信号ＸＴ０，Ｘ
Ｔ１が入力される論理積／論理和回路１ａを設け、ＲＯ
Ｍ／ＲＡＭ１−１，…，１−ｎの出力を論理積／論理和
回路１ａでマスクして、第１および第２のテストモード
信号ＸＴ０，ＸＴ１により、ＲＯＭ／ＲＡＭ１−１，
…，１−ｎの出力をハイレベルもしくはローレベルのい
ずれか一方の状態に選択的に固定することにより、ＲＯ
Ｍ／ＲＡＭ１−１，…，１−ｎを内蔵した回路１の検証
を安定動作させるようにしたものである。
【００１０】本発明の請求項３の発明は、ＲＯＭ／ＲＡ
Ｍを内蔵した回路１のファンクションを検証するファン
クション・シミュレーション・システムにおいて、ＲＯ
Ｍ／ＲＡＭ１−１，…，１−ｎの出力側に、テストモー
ド信号ＸＴ０とハイレベルとローレベル状態に交互に切
り換わるテスト用信号ＸＴＥＳＴが入力される論理積／
論理和回路１ａを設け、ＲＯＭ／ＲＡＭ１−１，…，１
−ｎの出力を論理積／論理和回路１ａでマスクして、テ
ストモード信号ＸＴ０により、ＲＯＭ／ＲＡＭ１−１，
…，１−ｎの出力をハイレベルとローレベル状態に交互
に切り換わるテスト用信号ＸＴＥＳＴに切り換えること
により、ＲＯＭ／ＲＡＭ１−１，…，１−ｎを内蔵した
回路１の検証を安定動作させるようにしたものである。
Ｍを内蔵した回路１のファンクションを検証するファン
クション・シミュレーション・システムにおいて、ＲＯ
Ｍ／ＲＡＭ１−１，…，１−ｎの出力側に、テストモー
ド信号ＸＴ０とハイレベルとローレベル状態に交互に切
り換わるテスト用信号ＸＴＥＳＴが入力される論理積／
論理和回路１ａを設け、ＲＯＭ／ＲＡＭ１−１，…，１
−ｎの出力を論理積／論理和回路１ａでマスクして、テ
ストモード信号ＸＴ０により、ＲＯＭ／ＲＡＭ１−１，
…，１−ｎの出力をハイレベルとローレベル状態に交互
に切り換わるテスト用信号ＸＴＥＳＴに切り換えること
により、ＲＯＭ／ＲＡＭ１−１，…，１−ｎを内蔵した
回路１の検証を安定動作させるようにしたものである。
【００１１】
【作用】図１において、ＲＯＭ／ＲＡＭ１−１，…，１
−ｎの出力側に論理積回路を設けて、論理積回路の一方
の入力端にＲＯＭ／ＲＡＭ１−１，…，１−ｎの出力を
与え、他方の入力端にＬレベルのテストモード信号ＸＴ
０を入力することにより、シミュレーション上、論理積
／論理和回路１ａの出力をＬレベルに固定することがで
きる。これにより、ＲＯＭ／ＲＡＭ１−１，…，１−ｎ
の出力が不定状態であっても、次に接続された回路網１
ｂにＬレベルの信号が入力され、安定に論理の検証を行
うことができる。
−ｎの出力側に論理積回路を設けて、論理積回路の一方
の入力端にＲＯＭ／ＲＡＭ１−１，…，１−ｎの出力を
与え、他方の入力端にＬレベルのテストモード信号ＸＴ
０を入力することにより、シミュレーション上、論理積
／論理和回路１ａの出力をＬレベルに固定することがで
きる。これにより、ＲＯＭ／ＲＡＭ１−１，…，１−ｎ
の出力が不定状態であっても、次に接続された回路網１
ｂにＬレベルの信号が入力され、安定に論理の検証を行
うことができる。
【００１２】一方、ＲＯＭ／ＲＡＭ１−１，…，１−ｎ
が不定状態でないときには、テストモード信号ＸＴ０を
Ｈレベルにすることにより、ＲＯＭ／ＲＡＭ１−１，
…，１−ｎの出力を次の回路網１ｂにそのまま与えるこ
とができる。また、同様に、ＲＯＭ／ＲＡＭ１−１，
…，１−ｎの出力側に論理和回路を設け、Ｈレベルのテ
ストモード信号ＸＴ０を論理和回路に入力することによ
り、論理積／論理和回路１ａの出力をＨレベルに固定す
ることができる。
が不定状態でないときには、テストモード信号ＸＴ０を
Ｈレベルにすることにより、ＲＯＭ／ＲＡＭ１−１，
…，１−ｎの出力を次の回路網１ｂにそのまま与えるこ
とができる。また、同様に、ＲＯＭ／ＲＡＭ１−１，
…，１−ｎの出力側に論理和回路を設け、Ｈレベルのテ
ストモード信号ＸＴ０を論理和回路に入力することによ
り、論理積／論理和回路１ａの出力をＨレベルに固定す
ることができる。
【００１３】さらに、ＲＯＭ／ＲＡＭ１−１，…，１−
ｎの出力側に論理積／論理和回路を設け、論理積／論理
和回路にテストモード信号ＸＴ０、ＸＴ１を入力するこ
とにより、論理積／論理和回路１ａの出力をＨレベルも
しくはＬレベルに選択的に固定することができる。ま
た、さらに、ＲＯＭ／ＲＡＭ１−１，…，１−ｎの出力
側に論理積／論理和回路を設け、論理積／論理和回路に
例えば、ＲＯＭ／ＲＡＭのリード信号に同期してＨレベ
ルとＬレベルが交互に切り換わるテスト用信号ＸＴＥＳ
Ｔとテストモード信号ＸＴ０を入力することにより、Ｒ
ＯＭ／ＲＡＭ１−１，…，１−ｎの出力と上記テスト用
信号ＸＴＥＳＴを切り換えて出力することもできる。
ｎの出力側に論理積／論理和回路を設け、論理積／論理
和回路にテストモード信号ＸＴ０、ＸＴ１を入力するこ
とにより、論理積／論理和回路１ａの出力をＨレベルも
しくはＬレベルに選択的に固定することができる。ま
た、さらに、ＲＯＭ／ＲＡＭ１−１，…，１−ｎの出力
側に論理積／論理和回路を設け、論理積／論理和回路に
例えば、ＲＯＭ／ＲＡＭのリード信号に同期してＨレベ
ルとＬレベルが交互に切り換わるテスト用信号ＸＴＥＳ
Ｔとテストモード信号ＸＴ０を入力することにより、Ｒ
ＯＭ／ＲＡＭ１−１，…，１−ｎの出力と上記テスト用
信号ＸＴＥＳＴを切り換えて出力することもできる。
【００１４】本発明の請求項１の発明においては、上記
のように、ＲＯＭ／ＲＡＭ１−１，…，１−ｎの出力を
論理積／論理和回路１ａでマスクして、テストモード信
号ＸＴ０により、ＲＯＭ／ＲＡＭ１−１，…，１−ｎの
出力をローレベルもしくはハイレベルに固定するように
したので、ＲＯＭ／ＲＡＭ１−１，…，１−ｎの出力が
不定状態であっても、次に接続された回路網に不定状態
の信号が入力されることがなく、シミュレーションに際
して上記ＲＯＭ／ＲＡＭ１−１，…，１−ｎの影響を受
ける回路が不安定になることがない。
のように、ＲＯＭ／ＲＡＭ１−１，…，１−ｎの出力を
論理積／論理和回路１ａでマスクして、テストモード信
号ＸＴ０により、ＲＯＭ／ＲＡＭ１−１，…，１−ｎの
出力をローレベルもしくはハイレベルに固定するように
したので、ＲＯＭ／ＲＡＭ１−１，…，１−ｎの出力が
不定状態であっても、次に接続された回路網に不定状態
の信号が入力されることがなく、シミュレーションに際
して上記ＲＯＭ／ＲＡＭ１−１，…，１−ｎの影響を受
ける回路が不安定になることがない。
【００１５】本発明の請求項２の発明においては、ＲＯ
Ｍ／ＲＡＭ１−１，…，１−ｎの出力側に論理積／論理
和回路１ａを設け、ＲＯＭ／ＲＡＭ１−１，…，１−ｎ
の出力を論理積／論理和回路１ａでマスクして、第１お
よび第２のテストモード信号ＸＴ０，ＸＴ１により、Ｒ
ＯＭ／ＲＡＭ１−１，…，１−ｎの出力をハイレベルも
しくはローレベルのいずれか一方の状態に選択的に固定
するようにしたので、請求項１の発明と同様、ＲＯＭ／
ＲＡＭ１−１，…，１−ｎの出力が不定状態であって
も、上記ＲＯＭ／ＲＡＭ１−１，…，１−ｎの影響を受
ける回路が不安定になることがない。また、回路の接続
を変えることなく、次に接続された回路網へ、テスト条
件に応じたハイレベルもしくはローレベルのいずれか一
方の信号を与えることができる。
Ｍ／ＲＡＭ１−１，…，１−ｎの出力側に論理積／論理
和回路１ａを設け、ＲＯＭ／ＲＡＭ１−１，…，１−ｎ
の出力を論理積／論理和回路１ａでマスクして、第１お
よび第２のテストモード信号ＸＴ０，ＸＴ１により、Ｒ
ＯＭ／ＲＡＭ１−１，…，１−ｎの出力をハイレベルも
しくはローレベルのいずれか一方の状態に選択的に固定
するようにしたので、請求項１の発明と同様、ＲＯＭ／
ＲＡＭ１−１，…，１−ｎの出力が不定状態であって
も、上記ＲＯＭ／ＲＡＭ１−１，…，１−ｎの影響を受
ける回路が不安定になることがない。また、回路の接続
を変えることなく、次に接続された回路網へ、テスト条
件に応じたハイレベルもしくはローレベルのいずれか一
方の信号を与えることができる。
【００１６】本発明の請求項３の発明においては、ＲＯ
Ｍ／ＲＡＭ１−１，…，１−ｎの出力を論理積／論理和
回路１ａでマスクして、テストモード信号ＸＴ０によ
り、ＲＯＭ／ＲＡＭ１−１，…，１−ｎの出力をハイレ
ベルとローレベル状態に交互に切り換わるテスト用信号
ＸＴＥＳＴに切り換えるようにしたので、請求項１の発
明と同様の効果を得ることができるとともに、テストモ
ード信号等を切り換えることなくＲＯＭ／ＲＡＭの出力
がハイレベルおよびローレベルのそれぞれの状態の場合
の動作の検証を行うことができる。
Ｍ／ＲＡＭ１−１，…，１−ｎの出力を論理積／論理和
回路１ａでマスクして、テストモード信号ＸＴ０によ
り、ＲＯＭ／ＲＡＭ１−１，…，１−ｎの出力をハイレ
ベルとローレベル状態に交互に切り換わるテスト用信号
ＸＴＥＳＴに切り換えるようにしたので、請求項１の発
明と同様の効果を得ることができるとともに、テストモ
ード信号等を切り換えることなくＲＯＭ／ＲＡＭの出力
がハイレベルおよびローレベルのそれぞれの状態の場合
の動作の検証を行うことができる。
【００１７】
【実施例】図２は本発明の第１の実施例を示す図であ
り、本実施例は、ＲＯＭ／ＲＡＭ内蔵型集積回路のファ
ンクションをシミュレーションする際、ＲＯＭ／ＲＡＭ
の出力側に論理積回路を設け、一種類のテストモード信
号ＸＴ０によりＲＯＭ／ＲＡＭの出力を論理積回路によ
りマスクして、疑似的にＬレベルに固定することによ
り、安定した検証を行えるようにしたものである。
り、本実施例は、ＲＯＭ／ＲＡＭ内蔵型集積回路のファ
ンクションをシミュレーションする際、ＲＯＭ／ＲＡＭ
の出力側に論理積回路を設け、一種類のテストモード信
号ＸＴ０によりＲＯＭ／ＲＡＭの出力を論理積回路によ
りマスクして、疑似的にＬレベルに固定することによ
り、安定した検証を行えるようにしたものである。
【００１８】同図において、１−１，１−２は論理シミ
ュレーションの対象となる集積回路に内蔵されるＲＯＭ
／ＲＡＭ、Ｘ１〜Ｘ４はＲＯＭ／ＲＡＭの出力である。
３０〜３７はＲＯＭ／ＲＡＭの出力を疑似的にＨまたは
Ｌレベルに固定するための論理積回路であり、論理積回
路３０〜３７の一方の入力端にはＲＯＭ／ＲＡＭ１−
１，１−２の出力Ｘ１〜Ｘ４が入力され、論理積回路３
０〜３７の他方の入力端には、論理検証時に入力される
テスト・モード信号ＸＴ０が入力される。また、論理積
回路３０〜３７の出力は、次の回路網に接続されるデー
タ線ＤＡＴＡ０〜ＤＡＴＡ７に接続される。
ュレーションの対象となる集積回路に内蔵されるＲＯＭ
／ＲＡＭ、Ｘ１〜Ｘ４はＲＯＭ／ＲＡＭの出力である。
３０〜３７はＲＯＭ／ＲＡＭの出力を疑似的にＨまたは
Ｌレベルに固定するための論理積回路であり、論理積回
路３０〜３７の一方の入力端にはＲＯＭ／ＲＡＭ１−
１，１−２の出力Ｘ１〜Ｘ４が入力され、論理積回路３
０〜３７の他方の入力端には、論理検証時に入力される
テスト・モード信号ＸＴ０が入力される。また、論理積
回路３０〜３７の出力は、次の回路網に接続されるデー
タ線ＤＡＴＡ０〜ＤＡＴＡ７に接続される。
【００１９】シミュレーションに際して、データ線ＤＡ
ＴＡ０〜ＤＡＴＡ７をＬレベルに固定する場合には、テ
スト・モード信号ＸＴ０をＬレベルとすることにより、
疑似的にＲＯＭ／ＲＡＭ１−１，１−２の出力はＬレベ
ルとなり、ＲＯＭ／ＲＡＭ１−１，１−２の出力が不定
状態であっても、次の回路の検証を安定に行うことがで
きる。
ＴＡ０〜ＤＡＴＡ７をＬレベルに固定する場合には、テ
スト・モード信号ＸＴ０をＬレベルとすることにより、
疑似的にＲＯＭ／ＲＡＭ１−１，１−２の出力はＬレベ
ルとなり、ＲＯＭ／ＲＡＭ１−１，１−２の出力が不定
状態であっても、次の回路の検証を安定に行うことがで
きる。
【００２０】また、通常動作時には、テスト・モード信
号ＸＴ０をＨレベルとすることにより、ＲＯＭ／ＲＡＭ
１−１，１−２の出力が有効となる。図３は本発明の第
２の実施例を示す図であり、本実施例は、ＲＯＭ／ＲＡ
Ｍ内蔵型集積回路のファンクションをシミュレーション
する際、ＲＯＭ／ＲＡＭの出力側に論理和回路を設け、
一種類のテストモード信号ＸＴ０によりＲＯＭ／ＲＡＭ
の出力を論理和回路によりマスクして、疑似的にＨレベ
ルに固定することにより、安定した検証を行えるように
したものである。
号ＸＴ０をＨレベルとすることにより、ＲＯＭ／ＲＡＭ
１−１，１−２の出力が有効となる。図３は本発明の第
２の実施例を示す図であり、本実施例は、ＲＯＭ／ＲＡ
Ｍ内蔵型集積回路のファンクションをシミュレーション
する際、ＲＯＭ／ＲＡＭの出力側に論理和回路を設け、
一種類のテストモード信号ＸＴ０によりＲＯＭ／ＲＡＭ
の出力を論理和回路によりマスクして、疑似的にＨレベ
ルに固定することにより、安定した検証を行えるように
したものである。
【００２１】同図において、図２に示したものと同一の
ものには同一の符号が付されており、本実施例において
は、図２の論理積回路３０〜３７に換え、論理和回路４
０〜４７を設けたものである。図３において、シミュレ
ーション時、データ線ＤＡＴＡ０〜ＤＡＴＡ７をＨレベ
ルに固定する場合には、テスト・モード信号ＸＴ０をＬ
レベルとすることにより、疑似的にＲＯＭ／ＲＡＭ１−
１，１−２の出力はＨレベルとなり、ＲＯＭ／ＲＡＭ１
−１，１−２の出力が不定状態であっても、次の回路の
検証を安定に行うことができる。
ものには同一の符号が付されており、本実施例において
は、図２の論理積回路３０〜３７に換え、論理和回路４
０〜４７を設けたものである。図３において、シミュレ
ーション時、データ線ＤＡＴＡ０〜ＤＡＴＡ７をＨレベ
ルに固定する場合には、テスト・モード信号ＸＴ０をＬ
レベルとすることにより、疑似的にＲＯＭ／ＲＡＭ１−
１，１−２の出力はＨレベルとなり、ＲＯＭ／ＲＡＭ１
−１，１−２の出力が不定状態であっても、次の回路の
検証を安定に行うことができる。
【００２２】また、通常動作時には、テスト・モード信
号ＸＴ０をＨレベルとすることにより、ＲＯＭ／ＲＡＭ
１−１，１−２の出力が有効となる。図４は本発明の第
３の実施例を示す図であり、本実施例はＲＯＭ／ＲＡＭ
内蔵型集積回路のファンクションをシミュレーションす
る際、ＲＯＭ／ＲＡＭの出力側に論理積和回路を設け、
二種類のテストモード信号ＸＴ０，ＸＴ１によりＲＯＭ
／ＲＡＭの出力を論理積和回路によりマスクして、疑似
的にＨレベルまたはＬレベルに固定することにより、安
定した検証を行えるようにしたものである。
号ＸＴ０をＨレベルとすることにより、ＲＯＭ／ＲＡＭ
１−１，１−２の出力が有効となる。図４は本発明の第
３の実施例を示す図であり、本実施例はＲＯＭ／ＲＡＭ
内蔵型集積回路のファンクションをシミュレーションす
る際、ＲＯＭ／ＲＡＭの出力側に論理積和回路を設け、
二種類のテストモード信号ＸＴ０，ＸＴ１によりＲＯＭ
／ＲＡＭの出力を論理積和回路によりマスクして、疑似
的にＨレベルまたはＬレベルに固定することにより、安
定した検証を行えるようにしたものである。
【００２３】同図において、図２、図３に示したものと
同一のものには同一の符号が付されており、３０〜３７
は論理積回路、４０〜４７は論理和回路、５１はインバ
ータ回路であり、論理積回路３０〜３７の一方の入力端
はＲＯＭ／ＲＡＭ１−１，１−２の出力に接続され、他
方の入力端は第１のテストモード信号ＸＴ０に接続され
ている。
同一のものには同一の符号が付されており、３０〜３７
は論理積回路、４０〜４７は論理和回路、５１はインバ
ータ回路であり、論理積回路３０〜３７の一方の入力端
はＲＯＭ／ＲＡＭ１−１，１−２の出力に接続され、他
方の入力端は第１のテストモード信号ＸＴ０に接続され
ている。
【００２４】また、論理和回路４０〜４７の一方の入力
端は論理積回路３０〜３７の出力に接続され、他方の入
力端はインバータ回路５１を介して第２のテストモード
信号ＸＴ１に接続され、さらに、論理和回路４０〜４７
の出力は次の回路網に接続されるデータ線ＤＡＴＡ０〜
ＤＡＴＡ７に接続される。図４において、データ線ＤＡ
ＴＡ０〜ＤＡＴＡ７をＬレベルに固定する場合には第１
のテスト・モード信号ＸＴ０をＬレベルとし、第２のテ
ストモード信号ＸＴ１をＨレベルとする。
端は論理積回路３０〜３７の出力に接続され、他方の入
力端はインバータ回路５１を介して第２のテストモード
信号ＸＴ１に接続され、さらに、論理和回路４０〜４７
の出力は次の回路網に接続されるデータ線ＤＡＴＡ０〜
ＤＡＴＡ７に接続される。図４において、データ線ＤＡ
ＴＡ０〜ＤＡＴＡ７をＬレベルに固定する場合には第１
のテスト・モード信号ＸＴ０をＬレベルとし、第２のテ
ストモード信号ＸＴ１をＨレベルとする。
【００２５】これにより、論理積回路３０〜３７の出力
はＬレベルとなり、また、第２のテスト・モード信号Ｘ
Ｔ１はインバータ回路５１で反転されＬレベルとなっ
て、論理和回路４０〜４７の一方の入力端に加わり、論
理和回路４０〜４７の出力はＬレベルとなる。また、デ
ータ線ＤＡＴＡ０〜ＤＡＴＡ７をＨレベルに固定する場
合には第１のテスト・モード信号ＸＴ０をＨレベルと
し、第２のテストモード信号ＸＴ１をＬレベルとする。
はＬレベルとなり、また、第２のテスト・モード信号Ｘ
Ｔ１はインバータ回路５１で反転されＬレベルとなっ
て、論理和回路４０〜４７の一方の入力端に加わり、論
理和回路４０〜４７の出力はＬレベルとなる。また、デ
ータ線ＤＡＴＡ０〜ＤＡＴＡ７をＨレベルに固定する場
合には第１のテスト・モード信号ＸＴ０をＨレベルと
し、第２のテストモード信号ＸＴ１をＬレベルとする。
【００２６】これにより、Ｌレベルの第２のテスト・モ
ード信号ＸＴ１はインバータ回路５１で反転されＨレベ
ルとなって、論理和回路４０〜４７の一方の入力端に加
わり、論理和回路４０〜４７の出力はＨレベルとなる。
さらに、通常動作時には、第１のテスト・モード信号Ｘ
Ｔ０および第２のテスト・モード信号ＸＴ１をそれぞれ
Ｈレベルとする。
ード信号ＸＴ１はインバータ回路５１で反転されＨレベ
ルとなって、論理和回路４０〜４７の一方の入力端に加
わり、論理和回路４０〜４７の出力はＨレベルとなる。
さらに、通常動作時には、第１のテスト・モード信号Ｘ
Ｔ０および第２のテスト・モード信号ＸＴ１をそれぞれ
Ｈレベルとする。
【００２７】これにより、論理積回路３０〜３７の一方
の入力端はＨレベルとなり、また、論理和回路の一方の
入力端はＬレベルとなり、ＲＯＭ／ＲＡＭ１−１，１−
２の出力が有効となる。本実施例においては、上記のよ
うに二種類のテストモード信号により、データ線ＤＡＴ
Ａ０〜ＤＡＴＡ７をＨレベルもしくはＬレベルに固定す
ることができ、また、通常動作時、ＲＯＭ／ＲＡＭ１−
１，１−２の出力を有効とすることもできる。
の入力端はＨレベルとなり、また、論理和回路の一方の
入力端はＬレベルとなり、ＲＯＭ／ＲＡＭ１−１，１−
２の出力が有効となる。本実施例においては、上記のよ
うに二種類のテストモード信号により、データ線ＤＡＴ
Ａ０〜ＤＡＴＡ７をＨレベルもしくはＬレベルに固定す
ることができ、また、通常動作時、ＲＯＭ／ＲＡＭ１−
１，１−２の出力を有効とすることもできる。
【００２８】図５は本発明の第４の実施例を示す図であ
り、本実施例はＲＯＭ／ＲＡＭの出力側に論理積和回路
を設け、一種類のテストモード信号ＸＴ０によりＲＯＭ
／ＲＡＭの出力をテストデータ信号と切り換えて、シミ
ュレーション上、ＲＯＭ／ＲＡＭの出力をＨレベルまた
はＬレベルに交互に切り換えることにより、安定した検
証を行えるようにしたものである。
り、本実施例はＲＯＭ／ＲＡＭの出力側に論理積和回路
を設け、一種類のテストモード信号ＸＴ０によりＲＯＭ
／ＲＡＭの出力をテストデータ信号と切り換えて、シミ
ュレーション上、ＲＯＭ／ＲＡＭの出力をＨレベルまた
はＬレベルに交互に切り換えることにより、安定した検
証を行えるようにしたものである。
【００２９】同図において、図４に示したものと同一の
ものには同一の符号が付されており、３０〜３８は論理
積回路、４０〜４７は論理和回路、５１はインバータ回
路、ＦＦ１はＤ型フリップフロップである。図４と同
様、論理積回路３０〜３７の一方の入力端はＲＯＭ／Ｒ
ＡＭ１−１，１−２の出力に接続され、他方の入力端は
テストモード信号ＸＴ０に接続されている。また、論理
和回路４０〜４７の一方の入力端は論理積回路３０〜３
７の出力に接続され、他方の入力端は論理積回路３８の
出力に接続されている。
ものには同一の符号が付されており、３０〜３８は論理
積回路、４０〜４７は論理和回路、５１はインバータ回
路、ＦＦ１はＤ型フリップフロップである。図４と同
様、論理積回路３０〜３７の一方の入力端はＲＯＭ／Ｒ
ＡＭ１−１，１−２の出力に接続され、他方の入力端は
テストモード信号ＸＴ０に接続されている。また、論理
和回路４０〜４７の一方の入力端は論理積回路３０〜３
７の出力に接続され、他方の入力端は論理積回路３８の
出力に接続されている。
【００３０】さらに、論理積回路３８の一方の入力端
は、インバータ回路５１を介してテストモード信号ＸＴ
０に接続され、論理積回路３８の他方の入力端は、Ｄ型
フリップフロップＦＦ１の出力に接続されている。ま
た、Ｄ型フリップフロップＦＦ１はＴ型フリップフロッ
プ形に接続されており、そのデータ端子ＤはＤ型フリッ
プフロップＦＦ１の反転出力端子ＸＱに接続され、クロ
ック入力端は、ＲＯＭ／ＲＡＭ１−１，１−２がデータ
をリードする時に立ち下がるリード信号ＸＲＥＡＤに接
続され、さらに、Ｄ型フリップフロップＦＦ１のリセッ
ト端子ＣＬはクリア信号ＸＣＬＲに接続されている。
は、インバータ回路５１を介してテストモード信号ＸＴ
０に接続され、論理積回路３８の他方の入力端は、Ｄ型
フリップフロップＦＦ１の出力に接続されている。ま
た、Ｄ型フリップフロップＦＦ１はＴ型フリップフロッ
プ形に接続されており、そのデータ端子ＤはＤ型フリッ
プフロップＦＦ１の反転出力端子ＸＱに接続され、クロ
ック入力端は、ＲＯＭ／ＲＡＭ１−１，１−２がデータ
をリードする時に立ち下がるリード信号ＸＲＥＡＤに接
続され、さらに、Ｄ型フリップフロップＦＦ１のリセッ
ト端子ＣＬはクリア信号ＸＣＬＲに接続されている。
【００３１】ここで、ＸＲＥＡＤは、通常動作時はＲＯ
Ｍ／ＲＡＭ１−１，１−２のリード信号であるが、Ｄ型
フリップフロップＦＦ１のクロック入力端に接続して、
テストモード時に、第３のテストモード信号としても使
用している。図５において、ＲＯＭ／ＲＡＭ１−１，１
−２のリード時、リード信号ＸＲＥＤが立ち下がる毎
に、その立ち下がりエッジでＤ型フリップフロップＦＦ
１は反転して、その出力Ｑは交互にＬレベルとＨレベル
となる。
Ｍ／ＲＡＭ１−１，１−２のリード信号であるが、Ｄ型
フリップフロップＦＦ１のクロック入力端に接続して、
テストモード時に、第３のテストモード信号としても使
用している。図５において、ＲＯＭ／ＲＡＭ１−１，１
−２のリード時、リード信号ＸＲＥＤが立ち下がる毎
に、その立ち下がりエッジでＤ型フリップフロップＦＦ
１は反転して、その出力Ｑは交互にＬレベルとＨレベル
となる。
【００３２】テストモード時、テストモード信号ＸＴ０
をＬレベルとすることにより、論理積回路３８の一方の
入力端がＨレベルとなり、Ｄ型フリップフロップＦＦ１
の出力が有効となる。これにより、データ線ＤＡＴＡ０
〜ＤＡＴＡ７は交互にＨレベル、Ｌレベルとなる。ま
た、通常動作時には、テストモード信号ＸＴ０をＨレベ
ルとすることにより、論理積回路３０〜３７の一方の入
力端はＨレベルとなり、また、論理積回路３８の出力は
Ｌレベルとなって論理和回路４０〜４７の一方の入力端
はＬレベルとなるので、ＲＯＭ／ＲＡＭ１−１，１−２
の出力が有効となる。
をＬレベルとすることにより、論理積回路３８の一方の
入力端がＨレベルとなり、Ｄ型フリップフロップＦＦ１
の出力が有効となる。これにより、データ線ＤＡＴＡ０
〜ＤＡＴＡ７は交互にＨレベル、Ｌレベルとなる。ま
た、通常動作時には、テストモード信号ＸＴ０をＨレベ
ルとすることにより、論理積回路３０〜３７の一方の入
力端はＨレベルとなり、また、論理積回路３８の出力は
Ｌレベルとなって論理和回路４０〜４７の一方の入力端
はＬレベルとなるので、ＲＯＭ／ＲＡＭ１−１，１−２
の出力が有効となる。
【００３３】本実施例においては、テストモード信号Ｘ
Ｔ０をＬレベルとすることにより、データ線ＤＡＴＡ０
〜ＤＡＴＡ７に疑似的なＲＯＭ／ＲＡＭ１−１，１−２
の出力として、交互にＨまたはＬレベルとなる信号を与
えることができ、論理回路の検証を安定に行うことがで
きる。
Ｔ０をＬレベルとすることにより、データ線ＤＡＴＡ０
〜ＤＡＴＡ７に疑似的なＲＯＭ／ＲＡＭ１−１，１−２
の出力として、交互にＨまたはＬレベルとなる信号を与
えることができ、論理回路の検証を安定に行うことがで
きる。
【００３４】
【発明の効果】以上説明したように本発明においては、
次の効果を得ることができる。 請求項１の発明においては、ＲＯＭ／ＲＡＭの出力
を論理積／論理和回路でマスクして、テストモード信号
により、ＲＯＭ／ＲＡＭの出力をローレベルもしくはハ
イレベルに固定するようにしたので、ＲＯＭ／ＲＡＭの
出力が不定状態であっても、次に接続された回路網に不
定状態の信号が入力されることがない。
次の効果を得ることができる。 請求項１の発明においては、ＲＯＭ／ＲＡＭの出力
を論理積／論理和回路でマスクして、テストモード信号
により、ＲＯＭ／ＲＡＭの出力をローレベルもしくはハ
イレベルに固定するようにしたので、ＲＯＭ／ＲＡＭの
出力が不定状態であっても、次に接続された回路網に不
定状態の信号が入力されることがない。
【００３５】このため、シミュレーションに際して上記
ＲＯＭ／ＲＡＭの影響を受ける回路が不安定になること
がない。また、任意の疑似的なＲＯＭ／ＲＡＭの出力を
次に接続された回路網に与えることができるので、ＲＯ
Ｍ／ＲＡＭに接続された周辺の回路の故障検出が容易に
なり、高信頼、高品質の集積回路を設計することができ
る。 請求項２の発明においては、ＲＯＭ／ＲＡＭの出力
側に論理積／論理和回路１ａを設け、ＲＯＭ／ＲＡＭの
出力を論理積／論理和回路でマスクして、第１および第
２のテストモード信号により、ＲＯＭ／ＲＡＭの出力を
ハイレベルもしくはローレベルのいずれか一方の状態に
選択的に固定するようにしたので、と同様、ＲＯＭ／
ＲＡＭの出力が不定状態であっても、上記ＲＯＭ／ＲＡ
Ｍの影響を受ける回路が不安定になることがない。ま
た、回路の接続を変えることなく、次に接続された回路
網へ、テスト条件に応じたハイレベルもしくはローレベ
ルのいずれか一方の信号を与えることができる。
ＲＯＭ／ＲＡＭの影響を受ける回路が不安定になること
がない。また、任意の疑似的なＲＯＭ／ＲＡＭの出力を
次に接続された回路網に与えることができるので、ＲＯ
Ｍ／ＲＡＭに接続された周辺の回路の故障検出が容易に
なり、高信頼、高品質の集積回路を設計することができ
る。 請求項２の発明においては、ＲＯＭ／ＲＡＭの出力
側に論理積／論理和回路１ａを設け、ＲＯＭ／ＲＡＭの
出力を論理積／論理和回路でマスクして、第１および第
２のテストモード信号により、ＲＯＭ／ＲＡＭの出力を
ハイレベルもしくはローレベルのいずれか一方の状態に
選択的に固定するようにしたので、と同様、ＲＯＭ／
ＲＡＭの出力が不定状態であっても、上記ＲＯＭ／ＲＡ
Ｍの影響を受ける回路が不安定になることがない。ま
た、回路の接続を変えることなく、次に接続された回路
網へ、テスト条件に応じたハイレベルもしくはローレベ
ルのいずれか一方の信号を与えることができる。
【００３６】さらに、と同様、任意の疑似的な出力を
次に接続された回路網に与えることができるので、ＲＯ
Ｍ／ＲＡＭに接続された周辺の回路の故障検出が容易に
なり、高信頼、高品質の集積回路を設計することができ
る。 請求項３の発明においては、テストモード信号ＸＴ
０により、ＲＯＭ／ＲＡＭの出力をハイレベルとローレ
ベル状態に交互に切り換わるテスト用信号に切り換える
ようにしたので、、と同様、ＲＯＭ／ＲＡＭの出力
が不定状態であっても、上記ＲＯＭ／ＲＡＭの影響を受
ける回路が不安定になることがない。また、ＲＯＭ／Ｒ
ＡＭの出力がハイレベルおよびローレベルのそれぞれの
状態の場合の動作の検証をテストモード信号等を切り換
えることなく行うことができる。
次に接続された回路網に与えることができるので、ＲＯ
Ｍ／ＲＡＭに接続された周辺の回路の故障検出が容易に
なり、高信頼、高品質の集積回路を設計することができ
る。 請求項３の発明においては、テストモード信号ＸＴ
０により、ＲＯＭ／ＲＡＭの出力をハイレベルとローレ
ベル状態に交互に切り換わるテスト用信号に切り換える
ようにしたので、、と同様、ＲＯＭ／ＲＡＭの出力
が不定状態であっても、上記ＲＯＭ／ＲＡＭの影響を受
ける回路が不安定になることがない。また、ＲＯＭ／Ｒ
ＡＭの出力がハイレベルおよびローレベルのそれぞれの
状態の場合の動作の検証をテストモード信号等を切り換
えることなく行うことができる。
【００３７】さらに、と同様、任意の疑似的な出力を
次に接続された回路網に与えることができるので、ＲＯ
Ｍ／ＲＡＭに接続された周辺の回路の故障検出が容易に
なり、高信頼、高品質の集積回路を設計することができ
る。
次に接続された回路網に与えることができるので、ＲＯ
Ｍ／ＲＡＭに接続された周辺の回路の故障検出が容易に
なり、高信頼、高品質の集積回路を設計することができ
る。
【図１】本発明の原理図である。
【図２】本発明の第１の実施例を示す図である。
【図３】本発明の第２の実施例を示す図である。
【図４】本発明の第３の実施例を示す図である。
【図５】本発明の第４の実施例を示す図である。
【図６】本発明の前提となるシステムの構成を示す図で
ある。
ある。
【符号の説明】 １ 論理シミュレーションの対象
となる回路 １−１，…，１−ｎ ＲＯＭ／ＲＡＭ １ａ 論理積および／または論理和
回路 １ｂ ＲＯＭ／ＲＡＭの出力に接続
された回路網 ３ 論理シミュレータ １−１，１−２ ＲＯＭ／ＲＡＭ ３０〜３８ 論理積回路 ４０〜４７ 論理和回路 ５１ インバータ回路 ＦＦ１ フリップフロップ
となる回路 １−１，…，１−ｎ ＲＯＭ／ＲＡＭ １ａ 論理積および／または論理和
回路 １ｂ ＲＯＭ／ＲＡＭの出力に接続
された回路網 ３ 論理シミュレータ １−１，１−２ ＲＯＭ／ＲＡＭ ３０〜３８ 論理積回路 ４０〜４７ 論理和回路 ５１ インバータ回路 ＦＦ１ フリップフロップ
Claims (3)
- 【請求項１】 ＲＯＭ／ＲＡＭ(1-1,..,1-n)を内蔵した
回路(1) のファンクションを検証するファンクション・
シミュレーション・システムにおいて、 ＲＯＭ／ＲＡＭ(1-1,..,1-n)の出力側に、テストモード
信号(XT0) が入力される論理積／論理和回路(1a)を設
け、 ＲＯＭ／ＲＡＭ(1-1,..,1-n)の出力を論理積／論理和回
路(1a)でマスクして、テストモード信号(XT0) により、
ＲＯＭ／ＲＡＭ(1-1,..,1-n)の出力をローレベルもしく
はハイレベルに固定することにより、ＲＯＭ／ＲＡＭ(1
-1,..,1-n)を内蔵した回路(1) の検証を安定動作させる
ことを特徴とするＲＯＭ／ＲＡＭを内蔵した回路のファ
ンクション・シミュレーション・システム。 - 【請求項２】 ＲＯＭ／ＲＡＭ(1-1,..,1-n)を内蔵した
回路(1) のファンクションを検証するファンクション・
シミュレーション・システムにおいて、 ＲＯＭ／ＲＡＭ(1-1,..,1-n)の出力側に、第１および第
２のテストモード信号(XT0,XT1) が入力される論理積／
論理和回路(1a)を設け、 ＲＯＭ／ＲＡＭ(1-1,..,1-n)の出力を論理積／論理和回
路(1a)でマスクして、第１および第２のテストモード信
号(XT0,XT1) により、ＲＯＭ／ＲＡＭ(1-1,..,1-n)の出
力をハイレベルもしくはローレベルのいずれか一方の状
態に選択的に固定することにより、ＲＯＭ／ＲＡＭ(1-
1,..,1-n)を内蔵した回路(1) の検証を安定動作させる
ことを特徴とするＲＯＭ／ＲＡＭを内蔵した回路のファ
ンクション・シミュレーション方法。 - 【請求項３】 ＲＯＭ／ＲＡＭを内蔵した回路(1) のフ
ァンクションを検証するファンクション・シミュレーシ
ョン・システムにおいて、 ＲＯＭ／ＲＡＭ(1-1,..,1-n)の出力側に、テストモード
信号(XT0) とハイレベルとローレベル状態に交互に切り
換わるテスト用信号(XTEST) が入力される論理積／論理
和回路(1a)を設け、 ＲＯＭ／ＲＡＭ(1-1,..,1-n)の出力を論理積／論理和回
路(1a)でマスクして、テストモード信号(XT0) により、
ＲＯＭ／ＲＡＭ(1-1,..,1-n)の出力をハイレベルとロー
レベル状態に交互に切り換わるテスト用信号(XTEST) に
切り換えることにより、ＲＯＭ／ＲＡＭ(1-1,..,1-n)を
内蔵した回路(1) の検証を安定動作させることを特徴と
するＲＯＭ／ＲＡＭを内蔵した回路のファンクション・
シミュレーション方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6046100A JPH07262230A (ja) | 1994-03-16 | 1994-03-16 | Ｒｏｍ／ｒａｍを内蔵した回路のファンクション・シミュレーション・システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6046100A JPH07262230A (ja) | 1994-03-16 | 1994-03-16 | Ｒｏｍ／ｒａｍを内蔵した回路のファンクション・シミュレーション・システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07262230A true JPH07262230A (ja) | 1995-10-13 |
Family
ID=12737583
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6046100A Pending JPH07262230A (ja) | 1994-03-16 | 1994-03-16 | Ｒｏｍ／ｒａｍを内蔵した回路のファンクション・シミュレーション・システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07262230A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116149801A (zh) * | 2023-04-18 | 2023-05-23 | 商飞软件有限公司 | 一种机载维护与健康管理仿真系统及仿真方法 |
-
1994
- 1994-03-16 JP JP6046100A patent/JPH07262230A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116149801A (zh) * | 2023-04-18 | 2023-05-23 | 商飞软件有限公司 | 一种机载维护与健康管理仿真系统及仿真方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030225 |