JPH07262771A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 内部回路における容易な制御によってセルフ
リフレッシュ動作時の消費電流を低減する半導体記憶装
置を提供する。 【構成】 タイミング発生回路１が、信号ｅｘｔ／ＲＡ
Ｓおよび信号ｅｘｔ／ＣＡＳに基づいて、セルフリフレ
ッシュ動作を行なう期間を規定する信号ＳＲＥを発生す
る。内部降圧回路２は、信号ＳＲＥで規定される期間に
おいて発生する内部電源電圧ｉｎｔＶｃｃのレベルを、
ノーマル動作時のレベルよりも低く制御する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体記憶装置に関
し、特に、セルフリフレッシュを行なうＤＲＡＭ（ダイ
ナミックランダムアクセスメモリ）に関するものであ
る。

【０００２】

【従来の技術】半導体記憶装置であるＤＲＡＭでは、メ
モリセルのセルフリフレッシュが行なわれる。このセル
フリフレッシュの１つの方法として、ＤＲＡＭが形成さ
れたチップの内部回路が発生するリフレッシュ周期でリ
フレッシュを行なうセルフリフレッシュが用いられてい
る。

【０００３】このセルフリフレッシュにおいては、リフ
レッシュ周期となる信号を外部から与えることなくリフ
レッシュが実行できる。すなわち、チップの内部回路で
比較的長周期のリフレッシュ周期を発生し、その発生し
たリフレッシュ周期にてチップの内部回路によりリフレ
ッシュが行なわれる。

【０００４】次に、従来のセルフリフレッシュについて
説明する。図２７は、従来のセルフリフレッシュ動作の
タイミングの一例を示すタイミングチャートである。

【０００５】図３７を参照して、外部コラムアドレスス
トローブ信号ｅｘｔ／ＣＡＳがＬレベルに立下がった後
に外部ロウアドレスストローブ信号ｅｘｔ／ＲＡＳがＬ
レベルに立下がったタイミング、すなわち、／ＣＡＳ
Ｂｅｆｏｒｅ ／ＲＡＳタイミング（以下ＣＢＲタイミ
ングと呼ぶ）で、これらの信号がともにＬレベルを所定
期間保持すると、セルフリフレッシュ期間を規定するセ
ルフリフレッシュイネーブル信号ＳＲＥがＨレベルに立
上がる。

【０００６】信号ＳＲＥがＨレベルになると、チップの
内部で、内部ロウアドレスストローブ信号ｉｎｔ／ＲＡ
Ｓが比較的長周期のリフレッシュ周期ｔｒｃを発生す
る。この信号ｉｎｔ／ＲＡＳに応答して、リフレッシュ
が実行される。このセルフリフレッシュが行なわれてい
る場合も内部電源電圧ｉｎｔＶｃｃは、一定に保持され
る。

【０００７】このようなセルフリフレッシュにおける課
題は、リフレッシュ周期をいかに長くし、かつ、セルフ
リフレッシュ動作時のスタンバイ期間およびアクティブ
期間のそれぞれにおいて低消費電流化を図ることであ
る。

【０００８】

【発明が解決しようとする課題】しかし、１６ＭＤＲＡ
Ｍ以降の技術開発においては、微細化の進行に対して電
源電圧のスケールダウンが追いついていない。このた
め、デバイスの信頼性を確保しつつ高集積度を実現する
ために、チップ内に内部降圧回路を設けたデバイスが出
現した。この内部降圧回路は、外部電源電圧を降圧した
低い内部電源電圧を発生させる。

【０００９】また、外部電源電圧よりも低い内部電源電
圧にて動作するデバイスにおけるアクセスの高速化を図
るため、ワード線の昇圧電圧発生回路もチップ内に設け
られるようになった。

【００１０】このように、ＤＲＡＭにおいては、内部降
圧回路および昇圧電圧発生回路をチップ内に設けたため
に、これらの回路によって、セルフリフレッシュ動作に
おけるスタンバイ期間等における消費電流が増加すると
いう問題があった。

【００１１】また、セルフリフレッシュ動作のアクティ
ブ電流を低減する方法としてセルフリフレッシュ動作時
に外部電源電圧を低下させる制御を行なう方法がある。
しかし、この方法では、チップ外で電源電圧の制御を行
なう必要があり、このために、メモリボード上の電源の
上昇および下降の制御が難しいという問題があった。

【００１２】この発明は、このような問題を解決すべく
なされたものであり、内部回路における制御によってセ
ルフリフレッシュ時の消費電流を低減することを可能と
する半導体記憶装置を提供することを目的とする。

【００１３】この発明の他の目的は、内部降圧回路の消
費電流を低減することである。この発明のさらに他の目
的は、昇圧電圧発生回路の消費電流を低減することであ
る。

【００１４】この発明のさらに他の目的は、通常動作か
らセルフリフレッシュ動作に移行する場合およびセルフ
リフレッシュ動作から通常動作に移行する場合のそれぞ
れにおいて、リフレッシュの実力の初期化を、複雑な外
部制御を必要とすることなく実現することである。

【００１５】

【課題を解決するための手段】請求項１に記載の本発明
は、内部電源電位差でスイング幅が規定される電位スイ
ングで通常動作およびセルフリフレッシュ動作を行なう
半導体記憶装置であって、セルフリフレッシュ期間規定
手段および内部電源電位差発生手段を備える。セルフリ
フレッシュ期間規定手段は、セルフリフレッシュ動作を
行なう期間を規定するセルフリフレッシュ期間規定信号
を発生する。

【００１６】内部電源電位差発生手段は、セルフリフレ
ッシュ期間規定信号に応答し、その信号で規定される期
間に電位スイングのスイング幅が通常動作における電位
スイングのスイング幅よりも小さくなるように内部電源
電位差を発生する。

【００１７】請求項２に記載の本発明は、内部電源電圧
によりスイング幅が規定される電圧スイングで通常動作
およびセルフリフレッシュ動作を行なう半導体記憶装置
であって、セルフリフレッシュ期間規定手段および内部
電源電圧発生手段を備える。

【００１８】セルフリフレッシュ期間規定手段は、セル
フリフレッシュ動作を行なう期間を規定するセルフリフ
レッシュ期間規定信号を発生する。

【００１９】内部電源電圧発生手段は、セルフリフレッ
シュ期間規定信号に応答し、その信号で規定される期間
に内部電源電圧が通常動作における内部電源電圧よりも
低くなるように内部電源電圧を発生する。

【００２０】請求項３に記載の本発明は、内部電源電位
差によりスイング幅が規定される電圧スイングで通常動
作およびセルフリフレッシュ動作を行なう半導体記憶装
置であって、セルフリフレッシュ期間規定手段および内
部電源電圧発生手段を備える。

【００２１】セルフリフレッシュ期間規定手段は、セル
フリフレッシュ動作を行なう期間を規定するセルフリフ
レッシュ期間規定信号を発生する。

【００２２】内部電源電圧発生手段は、内部電源電位差
を発生し、セルフリフレッシュ期間規定信号に応答し
て、発生する内部電源電位差を次のように制御する。

【００２３】すなわち、セルフリフレッシュ期間規定信
号で規定される期間の開始に応答して、発生する内部電
源電位差を第１の電位差から第２の電位差まで減少させ
る制御を行なうとともに、前記セルフリフレッシュ期間
規定信号で規定される期間の終了に応答して、発生する
内部電源電位差を第２の電位差から第１の電位差まで上
昇させる制御を行なう。

【００２４】請求項４に記載の本発明は、請求項３に記
載の発明に、さらに、内部電源電圧発生手段によって内
部電源電位差が減少される期間の長さと、内部電源電圧
発生手段によって内部電源電位差が減少される期間の長
さとを異ならせる手段をさらに備える。

【００２５】請求項５に記載の本発明は、請求項３に記
載の発明に、さらに、減少期間規定信号発生手段、増加
期間規定信号発生手段、保持期間規定信号発生手段およ
びリフレッシュ周期設定手段をさらに備え、そのセルフ
リフレッシュ周期設定手段が、第１のリフレッシュ周期
設定手段、第２のリフレッシュ周期設定手段および第３
のリフレッシュ周期設定手段を含む。

【００２６】減少期間規定信号発生手段は、内部電源電
圧発生手段によって内部電源電位差が第１の電位差から
第２の電位差まで減少される期間に活性化する減少期間
規定信号を発生する。

【００２７】増加期間規定信号発生手段は、内部電源電
圧発生手段によって内部電源電位差が第２の電位差から
第１の電位差まで増加される期間に活性化する増加期間
規定信号を発生する。

【００２８】保持期間規定信号発生手段は、内部電源電
圧発生手段によって内部電源電位差が第２の電位差に保
持される期間に活性化する保持期間規定信号を発生す
る。

【００２９】リフレッシュ周期設定手段は、減少期間規
定信号、増加期間規定信号および保持期間規定信号に応
答し、セルフリフレッシュ動作時のリフレッシュ周期を
設定する。

【００３０】このリフレッシュ周期設定手段は、第１の
リフレッシュ周期設定手段、第２のリフレッシュ周期設
定手段および第３のリフレッシュ周期設定手段を含む。
第１のリフレッシュ周期設定手段は、減少期間規定信号
に応答して第１のリフレッシュ周期を設定する。第２の
リフレッシュ周期設定手段は、増加期間規定信号に応答
して第２のリフレッシュ周期を設定する。第３のリフレ
ッシュ周期設定手段は、保持期間規定信号に応答して第
３のリフレッシュ周期を規定する。第１および第２のリ
フレッシュ周期は、第３のリフレッシュ周期よりも短く
した。

【００３１】請求項６に記載の本発明は、請求項５に記
載の発明において、リフレッシュ周期設定手段で設定さ
れる第１のリフレッシュ周期と第２のリフレッシュ周期
とを異ならせたことを特徴とする。

【００３２】請求項７に記載の本発明は、請求項３に記
載の発明の内部電源電圧発生手段が、第１の電位差から
第２の電位差までの内部電源電位差の減少および第２の
電位差から第１の電位差までの内部電源電位差の増加の
それぞれをステップ状に複数段階で行なう制御をする電
圧制御手段を含む。

【００３３】請求項８に記載の本発明は、請求項７に記
載の発明の内部電源電圧発生手段が、内部電源電位差の
ステップ状の減少および増加のそれぞれの１段階を、す
べてのメモリセルがリフレッシュされる周期の倍数の期
間にて行なう。

【００３４】請求項９に記載の本発明は、請求項３に記
載の発明の内部電源電圧発生手段の少なくとも１つが、
内部電源電圧の基準電圧を発生する基準電圧発生手段を
含み、その基準電圧発生手段が、第１の電位ノード、第
２の電位ノード、出力ノード、定電流発生手段、抵抗手
段およびトランジスタ手段を含む。

【００３５】第１の電位ノードは、第１の電位を受け
る。第２の電位ノードは、第２の電位を受ける。出力ノ
ードは、基準電圧を出力する。

【００３６】定電流発生手段は、第１の電位ノードと出
力ノードとの間に設けられ、定電流を発生する。抵抗手
段は、出力ノードと第２の電位ノードとの間に設けられ
る。トランジスタ手段は、抵抗手段の一部と並列に接続
され、セルフリフレッシュ期間規定信号に応答してスイ
ッチングする。

【００３７】請求項１０に記載の本発明は、内部電源電
圧によりセルフリフレッシュ動作を行なう半導体記憶装
置であって、電源ノード、セルフリフレッシュ期間規定
手段および内部降圧手段を備え、内部降圧手段が、基準
電圧発生手段を含み、その基準電圧発生手段が、出力ノ
ード、第１の基準電圧供給手段、第２の基準電圧供給手
段および供給停止手段を含む。

【００３８】電源ノードは、外部電源電圧を受ける。セ
ルフリフレッシュ期間規定手段は、セルフリフレッシュ
動作を行なう期間を規定するセルフリフレッシュ期間規
定信号を発生する。内部降圧手段は、外部電源電圧を降
圧し、内部電源電圧を発生する。

【００３９】基準電圧発生手段は、内部電源電圧の基準
電圧を発生する。出力ノードは、基準電圧を出力する。
第１の基準電圧供給手段は、一定の第１の基準電圧を出
力ノードに供給する。第２の基準電圧供給手段は、外部
電源電圧を受け、バーンインテストのために外部電源電
圧が所定レベル以上になった場合に、外部電源電圧に応
答する第２の基準電圧を出力ノードに供給する。

【００４０】供給停止手段は、セルフリフレッシュ期間
規定信号を受け、その信号で規定されるセルフリフレッ
シュの期間に第２の基準電圧供給手段への外部電源電圧
の供給を停止する。

【００４１】請求項１１に記載の本発明は、請求項３に
記載の発明の少なくとも１つの内部電源電圧発生手段
が、基準電圧発生手段、差動増幅手段、停止手段、電圧
出力ノード、電源ノード、Ｎチャネルトランジスタおよ
びトランジスタ制御手段を含む。

【００４２】基準電圧発生手段は、内部電源電圧の基準
電圧を発生させる。差動増幅手段は、発生する内部電源
電圧と基準電圧との差に基づいて内部電源電圧を制御す
るための制御電圧を出力する。停止手段は、セルフリフ
レッシュ期間規定信号に応答し、その信号で規定される
セルフリフレッシュ動作の期間に差動増幅手段の動作を
停止させる。

【００４３】電圧出力ノードは、内部電源電圧を出力す
る。電源ノードは、外部電源電圧を受ける。Ｎチャネル
トランジスタは、電源ノードと電圧出力ノードとの間に
設けられ、ゲート電極に受ける信号に応答して外部電源
電圧に基づく内部電源電圧を電圧出力ノードに供給す
る。

【００４４】トランジスタ制御手段は、セルフリフレッ
シュ期間規定信号に応答し、その信号で規定されるセル
フリフレッシュ動作の期間に基準電圧をＮチャネルトラ
ンジスタのゲート電極に与える。

【００４５】請求項１２に記載の本発明は、メモリセル
アレイと周辺回路とを有し、内部電源電圧により通常動
作およびセルフリフレッシュ動作を行なう半導体記憶装
置であって、第１の内部電源電圧発生手段、第２の内部
電源電圧発生手段、第１の電圧制御手段および第２の電
圧制御手段を備える。

【００４６】第１の内部電源電圧発生手段は、メモリセ
ルアレイに供給する第１の内部電源電圧を発生する。第
２の内部電源電圧発生手段は、周辺回路に供給する第２
の内部電源電圧を発生する。

【００４７】第１の電圧制御手段は、セルフリフレッシ
ュ動作時に第１の内部電源電圧発生手段で発生される第
１の内部電源電圧を通常動作時に発生される第１の内部
電源電圧よりも低く制御する。

【００４８】第２の電圧制御手段は、セルフリフレッシ
ュ動作時に第２の内部電源電圧発生手段で発生される第
２の内部電源電圧を通常動作時に発生される第２の内部
電源電圧よりも低く制御する。

【００４９】請求項１３に記載の本発明は、請求項３に
記載の発明に昇圧電圧を発生させる昇圧電圧発生手段を
さらに備え、その昇圧電圧発生手段が、リング発信手
段、ポンピング手段および周波数変更手段を含む。

【００５０】リング発信手段は、パルス信号を発信す
る。ポンピング手段は、パルス信号に応答して昇圧電圧
を出力する。周波数変更手段は、セルフリフレッシュ期
間規定信号に応答して、その信号で規定されるセルフリ
フレッシュ動作の期間に、リング発信手段が発信するパ
ルス信号の周波数を通常動作時の周波数よりも低くす
る。

【００５１】請求項１４に記載の本発明は、内部電源電
圧およびそれを昇圧した昇圧電圧により通常動作および
セルフリフレッシュ動作を行なう半導体記憶装置であっ
て、セルフリフレッシュ期間規定手段、および昇圧電圧
発生手段を備え、その昇圧電圧発生手段が、基準電源ノ
ード、昇圧電圧出力ノード、リング発信手段、ポンピン
グ手段、遮断手段およびＮチャネルトランジスタを含
む。

【００５２】セルフリフレッシュ期間規定手段は、セル
フリフレッシュ動作を行なう期間を規定するセルフリフ
レッシュ期間規定信号を発生する。昇圧電圧発生手段
は、内部電源電圧を昇圧した昇圧電圧を発生させる。

【００５３】基準電源ノードは、所定の基準電源電圧を
受ける。昇圧電圧出力ノードは、発生した昇圧電圧を出
力する。

【００５４】リング発信手段は、セルフリフレッシュ期
間規定信号に応答して、通常動作時にパルス信号を発信
し、セルフリフレッシュ動作時にパルス信号の発信を停
止する。ポンピング手段は、パルス信号に応答して昇圧
電圧を昇圧電圧出力ノードに供給する。

【００５５】遮断手段は、セルフリフレッシュ期間規定
信号に応答して、セルフリフレッシュ動作時にポンピン
グ手段から昇圧電圧出力ノードへの昇圧電圧の供給を遮
断する。

【００５６】Ｎチャネルトランジスタは、基準電源ノー
ドと昇圧電圧出力ノードとの間に設けられ、セルフリフ
レッシュ期間規定信号に応答してセルフリフレッシュ時
に導通し、基準電源電圧からしきい値電圧だけ低い昇圧
電圧を昇圧電圧出力ノードに供給する。

【００５７】請求項１５に記載の本発明は、請求項１４
に記載の発明の基準電源電圧が、外部電源電圧であるこ
とを特徴とする。

【００５８】請求項１６に記載の本発明は、内部電源電
圧およびそれを昇圧した昇圧電圧により通常動作および
セルフリフレッシュ動作を行なう半導体記憶装置であっ
て、セルフリフレッシュ期間規定手段および昇圧電圧発
生手段を備え、その昇圧電圧発生手段が、電源ノード、
昇圧電圧出力ノード、ポンピング手段、遮断手段および
外部電源電圧供給手段を含む。

【００５９】セルフリフレッシュ期間規定手段は、セル
フリフレッシュ動作を行なう期間を規定するセルフリフ
レッシュ期間規定信号を発生する。昇圧電圧発生手段
は、内部電源電圧を昇圧した昇圧電圧を発生させる。電
源ノードは、外部電源電圧を受ける。昇圧電圧出力ノー
ドは、発生した昇圧電圧を出力する。リング発信手段
は、セルフリフレッシュ期間規定信号に応答して、通常
動作時にパルス信号を発信し、セルフリフレッシュ動作
時にパルス信号の発信を停止する。ポンピング手段は、
パルス信号に応答して昇圧電圧を昇圧電圧出力ノードに
供給する。

【００６０】遮断手段は、セルフリフレッシュ期間規定
信号に応答して、セルフリフレッシュ動作時にポンピン
グ手段から昇圧電圧出力ノードへの昇圧電圧の供給を遮
断する。外部電源電圧供給手段は、外部電源電圧を受
け、セルフリフレッシュ期間規定信号に応答して、セル
フリフレッシュ動作時に外部電源電圧を昇圧電圧出力ノ
ードに供給する。

【００６１】請求項１７に記載の本発明は、内部電源電
圧により通常動作およびセルフリフレッシュ動作を行な
う半導体記憶装置であって、ＣＭＯＳ回路、アナログ回
路、第１の内部電源電圧供給手段および第２の内部電源
電圧供給手段を備える。

【００６２】ＣＭＯＳ回路およびアナログ回路のそれぞ
れは、周辺回路として動作する。第１の内部電源電圧供
給手段は、ＣＭＯＳ回路に対応して設けられ、セルフリ
フレッシュ動作時に、通常動作時よりも低い第１の内部
電源電圧を供給する。

【００６３】第２の内部電源電圧供給手段は、アナログ
回路に対応して設けられ、セルフリフレッシュ動作時
に、通常動作時よりも低い第２の内部電源電圧を供給す
る。

【００６４】請求項１８に記載の本発明は、請求項３に
記載の発明に、比較手段および外部出力手段をさらに備
える。

【００６５】比較手段は、内部電源電圧発生手段が発生
する内部電源電位差と所定電位差とを比較し、内部電源
電位差が所定電位差と同程度となった場合に出力信号を
活性化する。

【００６６】外部出力手段は、比較手段の出力信号を受
け、その信号が活性化した場合に、内部電源電位差が通
常動作時の電位差に復帰したことを示す所定レベルの信
号を外部に出力する。

【００６７】請求項１９に記載の本発明は、第１の内部
電源電位と、その電位よりも低い第２の内部電源電位と
の電位差によりスイング幅が規定される電位スイングで
通常動作およびセルフリフレッシュ動作を行なう半導体
記憶装置であって、第１の内部電源電位発生手段および
第２の内部電源電位発生手段を備え、第１の内部電源電
位発生手段が第１の電位制御手段を含み、第２の内部電
源電位発生手段が第２の電位制御手段を含む。

【００６８】第１の内部電源電位発生手段は、第１の内
部電源電位を発生する。第２の内部電源電位発生手段
は、第２の内部電源電位を発生する。

【００６９】第１の電位制御手段は、セルフリフレッシ
ュ動作における第１の内部電源電位のレベルが、通常動
作における第１の内部電源電位のレベルよりも所定幅低
くなるように、第１の内部電源電位のレベルを制御す
る。

【００７０】第２の電位制御手段は、セルフリフレッシ
ュ動作における第２の内部電源電位のレベルが、通常動
作における第２の内部電源電位のレベルよりも、第１の
電位制御手段による電位のレベルの制御幅と同じ幅だけ
高くなるように、第２の内部電源電位のレベルを制御す
る。

【００７１】電位スイングは、その中心値を通常動作時
とセルフリフレッシュ動作時とて同じもしくは同程度と
なるように制御される。

【００７２】請求項２０に記載の本発明は、内部電源電
位差でスイング幅が規定される電位スイングで通常動作
およびセルフリフレッシュ動作を行なう半導体記憶装置
であって、内部電源電位差発生手段、第１のリフレッシ
ュ周期設定手段および′２のリフレッシュ周期設定手段
を備える。

【００７３】内部電源電位差発生手段は、内部電源電位
差を発生し、セルフリフレッシュ動作の動作中の少なく
とも一定期間において、電位スイングのスイング幅が通
常動作におけるスイング幅よりも小さくなるように、内
部電源電位差を、通常動作における内部電源電位差より
も減少させて一定値に保持した後に通常動作における内
部電源電位差まで増加させる制御を行なう。

【００７４】第１のリフレッシュ周期設定手段は、セル
フリフレッシュ動作における標準のリフレッシュ周期を
設定する。

【００７５】第２のリフレッシュ周期設定手段は、内部
電源電位差発生手段による内部電源電位差の減少前のセ
ルフリフレッシュ動作におけるリフレッシュ周期を、標
準のリフレッシュ周期よりも短い周期に設定する。

【００７６】請求項２１に記載の本発明は、内部電源電
位差でスイング幅が規定される電位スイングで通常動作
およびセルフリフレッシュ動作を行なう半導体記憶装置
であって、内部電源電位差発生手段、第１のリフレッシ
ュ周期設定手段および第２のリフレッシュ周期設定手段
を備える。

【００７７】内部電源電位差発生手段は、内部電源電位
差を発生し、セルフリフレッシュ動作の動作中の少なく
とも一定期間において、電位スイングのスイング幅が通
常動作におけるスイング幅よりも小さくなるように、内
部電源電位差を、通常動作における内部電源電位差より
も減少させて一定値に保持した後に通常動作における内
部電源電位差まで増加させる制御を行なう。

【００７８】第１のリフレッシュ周期設定手段は、セル
フリフレッシュ動作における標準のリフレッシュ周期を
設定する。

【００７９】第２のリフレッシュ周期設定手段は、内部
電源電位差発生手段による内部電源電位差の増加前の所
定の期間でのセルフリフレッシュ動作におけるリフレッ
シュ周期を、標準のリフレッシュ周期よりも短い周期に
設定する。

【００８０】請求項２２に記載の本発明は、内部電源電
位差でスイング幅が規定される電位スイングで通常動作
およびセルフリフレッシュ動作を行なう半導体記憶装置
であって、内部電源電位差発生手段、第１のリフレッシ
ュ周期設定手段および第２のリフレッシュ周期設定手段
を備える。

【００８１】内部電源電位差発生手段は、内部電源電位
差を発生し、セルリフレッシュ動作の動作中の少なくと
も一定期間において、電位スイングのスイング幅が通常
動作におけるスイング幅よりも小さくなるように、内部
電源電位差を、通常動作における内部電源電位差よりも
減少させて一定値に保持した後に通常動作における内部
電源電位差まで増加させる制御を行なう。

【００８２】第１のリフレッシュ周期設定手段は、セル
フリフレッシュ動作における標準のリフレッシュ周期を
設定する。

【００８３】第２のリフレッシュ周期設定手段は、内部
電源電位差発生手段による内部電源電位差の増加完了後
のセルフリフレッシュ動作におけるリフレッシュ周期
を、標準のリフレッシュ周期よりも短い周期に設定す
る。

【００８４】請求項２３に記載の本発明は、内部電源電
位差でスイング幅が規定される電位スイングで通常動作
およびセルフリフレッシュ動作を行なう半導体記憶装置
であって、第１のリフレッシュ周期設定手段および第２
のリフレッシュ周期設定手段を備える。

【００８５】第１のリフレッシュ周期設定手段は、セル
フリフレッシュ動作における標準のリフレッシュ周期を
設定する。

【００８６】第２のリフレッシュ周期設定手段は、セル
フリフレッシュ動作の開始当初の所定期間において、セ
ルフリフレッシュ動作のリフレッシュ周期を、標準のリ
フレッシュ周期よりも短い周期に設定する。

【００８７】

【作用】請求項１に記載の本発明によれば、セルフリフ
レッシュ動作時に、内部電源電位差発生手段により発生
される内部電源電位差は、通常動作時よりも電位スイン
グのスイング幅が小さくなるような電位差にされる。し
たがって、セルフリフレッシュ動作時の消費電流が減少
する。

【００８８】請求項２に記載の本発明によれば、セルフ
リフレッシュ動作時に内部電源電圧発生手段により発生
される内部電源電圧は、通常動作時よりも低くされる。
したがって、セルフリフレッシュ動作時の消費電流が減
少する。

【００８９】請求項３に記載の本発明によれば、内部電
源電圧発生手段は、セルフリフレッシュ期間規定信号に
応答して発生する電位差を制御する。その制御において
は、セルフリフレッシュ動作の開始時に内部電源電位差
が第１の電位差から第２の電位差まで減少され、セルフ
リフレッシュ動作の終了時に内部電源電圧が第２の電位
差から第１の電位差まで増加される。

【００９０】このため、セルフリフレッシュ動作におい
て、通常動作時よりも内部電源電位差が減少される。し
たがって、セルフリフレッシュ動作時の消費電流が減少
する。

【００９１】請求項４に記載の本発明によれば、内部電
源電圧発生手段において、内部電源電位差が減少される
期間と、内部電源電位差が増加される期間とが異なるた
め、内部電源電位差の減少期間および増加期間のそれぞ
れの期間を最適な長さにすることができる。したがっ
て、それぞれの期間における動作の安定化が図れる。

【００９２】請求項５に記載の本発明によれば、リフレ
ッシュ周期設定手段が、減少期間規定信号、増加期間規
定信号および保持期間規定信号に応答してリフレッシュ
周期を設定する。その設定において、内部電源電位差の
減少期間に対応して第１のリフレッシュ周期が設定され
る。また、内部電源電位差の増加期間に対応して第２の
リフレッシュ周期が設定される。さらに、内部電源電位
差が第２の電位差が保持される期間に対応して第３のリ
フレッシュ周期が設定される。

【００９３】第１および第２のセルフリフレッシュ周期
のそれぞれは、第３のセルフリフレッシュ周期よりも短
い。したがって、内部電源電位差の増加期間および減少
期間のそれぞれにおいては、内部電源電位差が保持され
る期間よりも短い周期でセルフリフレッシュが行なわれ
る。

【００９４】このため、内部電源電位差の増加期間およ
び減少期間におけるメモリセルの蓄積電荷の低下に起因
するバンプ等の影響を受けにくくなり、結果的に、動作
が安定化する。

【００９５】請求項６に記載の本発明によれば、第１の
リフレッシュ周期と第２のリフレッシュ周期とが異なる
ため、内部電源電位差の増加状態および減少状態のそれ
ぞれに適したリフレッシュを実行することが可能であ
る。このために、請求項５に記載の本発明よりもさらに
動作が安定化する。

【００９６】請求項７に記載の本発明によれば、内部電
源電位差の増加および減少のそれぞれが、複数段階で行
なわれるため、内部電源電位差が急激に変化しない。し
たがって、バンプ等により動作が不安定になる期間であ
る内部電源電位差の増加期間および減少期間のそれぞれ
の動作が安定化される。

【００９７】請求項８に記載の本発明によれば、内部電
源電位差のステップ状の減少および増加のそれぞれの１
段階が、すべてのメモリセルがリフレッシュされる周期
の倍数である。このため、内部電源電位差の増加期間お
よび減少期間のバンプ等の影響が減少し、それぞれの動
作が安定化される。

【００９８】請求項９に記載の本発明によれば、セルフ
リフレッシュ期間規定信号に応答して、トランジスタが
導通すると、抵抗手段の抵抗値が減少する。このため、
その場合には、出力ノードの電圧、すなわち、内部電源
電圧の基準電圧が減少する。これにより、セルフリフレ
ッシュ動作時において内部電源電圧が減少する。

【００９９】請求項１０に記載の本発明によれば、基準
電圧発生手段は、第１の基準電圧供給手段からの第１の
基準電圧と第２の基準電圧供給手段からの第２の基準電
圧との和を出力ノードから出力する。

【０１００】第２の基準電圧は、バーンインテストを行
なうための基準電圧であるため、セルフリフレッシュ動
作時には必要がない。このため、供給停止手段によって
セルフリフレッシュ動作時の第１の基準電圧供給手段が
停止される。これにより、セルフリフレッシュ動作時の
消費電流が減少する。

【０１０１】請求項１１に記載の本発明によれば、通常
動作時においては、差動増幅手段が出力する制御電圧に
より内部電源電圧が制御される。

【０１０２】セルフリフレッシュ動作時においては、停
止手段により差動増幅手段の動作が停止され、トランジ
スタ制御手段によりＮチャネルトランジスタが導通させ
られる。Ｎチャネルトランジスタは、電源ノードと電圧
出力ノードとの間に設けられているので、導通すると、
外部電源電圧に基づく内部電源電圧が電圧出力ノードに
供給される。

【０１０３】したがって、セルフリフレッシュ動作のス
タンバイ時にも電流を消費する差動増幅手段がセルフリ
フレッシュ時に停止されるので、消費電流が減少する。

【０１０４】請求項１２に記載の本発明によれば、メモ
リセルアレイおよび周辺回路に対応して第１および第２
の内部電源電圧発生手段が設けられる。第１および第２
の内部電源電圧発生手段により発生される第１および第
２の内部電源電圧は、セルフリフレッシュ動作時におい
て、第１および第２の電圧制御手段により通常動作時よ
りも低く制御される。

【０１０５】このように、メモリセルアレイと周辺回路
とで別の内部電源電圧を供給可能である。このため、特
に、セルフリフレッシュ時において、メモリセルアレイ
および周辺回路のそれぞれを最適な電源電圧で動作させ
ることができる。

【０１０６】請求項１３に記載の本発明によれば、昇圧
電圧発生手段においては、セルフリフレッシュ動作時
に、リング発信手段の発信するパルス信号の周波数が通
常動作時よりも低くされる。

【０１０７】このため、ポンピング手段のポンピング周
波数が低くなる。したがって、セルフリフレッシュ動作
時の消費電流が減少する。

【０１０８】請求項１４に記載の本発明によれば、セル
フリフレッシュ動作時に、昇圧電圧発生手段においてリ
ング発信手段が停止するとともにポンピング手段から昇
圧電圧出力ノードへの昇圧電圧の供給が遮断される。そ
れとともに、Ｎチャネルトランジスタを介して基準電源
電圧よりもしきい値電圧分だけ低い昇圧電圧が昇圧電圧
出力ノードに供給される。

【０１０９】このように、セルフリフレッシュ動作時に
リング発信手段の動作が停止され、それに従ってポンピ
ング手段の動作も停止されて、別の供給経路から昇圧電
圧が供給されるため、セルフリフレッシュ時の消費電流
が減少する。

【０１１０】請求項１５に記載の本発明によれば、請求
項１４に記載の基準電源電圧として外部電源電圧が用い
られる。これにより、Ｎチャネルトランジスタにより外
部電源電圧よりもしきい値電圧分だけ低い電圧が昇圧電
圧になる。

【０１１１】請求項１６に記載の本発明によれば、セル
フリフレッシュ動作時に、昇圧電圧発生手段においてリ
ング発信手段が停止するとともに、ポンピング手段から
昇圧電圧出力ノードへの昇圧電圧の供給が遮断される。
それとともに、外部電源電圧供給手段から外部電源電圧
が昇圧電圧として昇圧電圧出力ノードに供給される。

【０１１２】このように、セルフリフレッシュ動作時に
リング発信手段の動作が停止され、それに伴ってポンピ
ング手段の動作も停止されて、別の供給経路から昇圧電
圧が供給されるため、セルフリフレッシュ動作時の消費
電流が減少する。

【０１１３】さらに、昇圧電圧が外部電源電圧のレベル
となるため、セルフリフレッシュ動作を通常動作よりも
低い内部電源電圧で行なう場合のみならず、セルフリフ
レッシュ動作を通常動作と同じ内部電源電圧で行なう場
合にも用いることが可能となる。

【０１１４】請求項１７に記載の本発明によれば、ＣＭ
ＯＳ回路およびアナログ回路には、それぞれ対応する第
１および第２の内部電源電圧供給手段から第１および第
２の内部電源電圧が供給される。第１および第２の内部
電源電圧のそれぞれは、セルフリフレッシュ動作時に通
常動作時よりも低い電圧にされる。これにより、セルフ
リフレッシュ動作時の消費電流が減少する。

【０１１５】また、内部電源電圧の供給源が異なるた
め、セルフリフレッシュ動作時の第１および第２の内部
電源電圧を、ＣＭＯＳ回路およびアナログ回路の各々の
安定動作に最適な電圧にすることが可能である。そのよ
うにすれば、ＣＭＯＳ回路およびアナログ回路が安定し
て動作する。

【０１１６】請求項１８に記載の本発明によれば、セル
フリフレッシュ動作の終了時において、内部電源電位差
が通常動作時の電位差のレベルに復帰する場合、その内
部電源電位差が所定値と同程度になると、比較手段の出
力信号が活性化される。そして、その活性化に応答し
て、外部出力手段により所定レベルの信号が外部に出力
される。

【０１１７】したがって、セルフリフレッシュ動作の終
了後、内部電源電位差が通常動作時の電位差に復帰した
ことを外部にて知ることが可能となる。

【０１１８】請求項１９に記載の本発明によれば、セル
フリフレッシュ動作時において、第１の内部電源電位差
発生手段により発生される第１の内部電源電位および第
２の内部電源電位差発生手段により発生される第２の内
部電源電位がそれぞれ変化する。

【０１１９】第１の内部電源電位のレベルは、第１の電
位制御手段によって、通常動作時のレベルよりも所定幅
低くされる。第２の内部電源電位のレベルは、第２の電
位制御手段によって、第１の内部電源電位のレベルの変
化幅と同じ幅だけ、通常動作時のレベルよりも高くされ
る。

【０１２０】このため、セルフリフレッシュ動作時の内
部電源電位差は、通常動作時のその電位差よりも小さく
される。したがって、セルフリフレッシュ動作時におい
て消費電流が減少する。さらに、その場合は、第１の内
部電源電位の変化幅と、第２の内部電源電位の変化幅と
が等しく、かつそれらが逆に変化する。このため、セル
フリフレッシュ時における電位スイングの中心値である
内部電源電位差の１／２のレベルの値は、通常動作時の
その値に対して変化しない。

【０１２１】内部電源電位差の１／２のレベルの値は、
データの書込および読出の基準の電位であるが、内部電
源電位差を変化させてもその値が変化しないため、内部
電源電位差の変化時のバンプの影響が全くなくなる。

【０１２２】請求項２０に記載の本発明によれば、セル
フリフレッシュ動作時に内部電源電位差発生手段により
発生される内部電源電位差は、少なくとも一定期間、通
常動作時の電位差よりも小さくされる。したがって、セ
ルフリフレッシュ動作時の消費電流が減少する。

【０１２３】また、セルフリフレッシュ動作時における
リフレッシュは、基本的に、第１のリフレッシュ周期設
定手段により設定される標準のリフレッシュ周期で実行
される。そして、例外的に、内部電源電位差の減少前に
おけるリフレッシュは、標準のリフレッシュ周期よりも
短い周期で実行される。そのリフレッシュ周期は、第２
のリフレッシュ周期設定手段で設定される。

【０１２４】このため、セルフリフレッシュ動作の開始
までに蓄積電荷が減少して厳しい状態となっているメモ
リセルが、十分な電荷が蓄積された状態にされる。した
がって、その時点で、リフレッシュの実力の初期化が行
なえる。これにより、内部電源電位差を減少させる場合
におけるバンプの影響を受けにくくなり、その結果とし
て動作が安定化する。

【０１２５】それに加えて、セルフリフレッシュ開始時
において、短い周期でセルフリフレッシュを実行するた
め、メモリセルが、電荷が十分に蓄積された状態にな
る。このため、リフレッシュの開始時に要求されるリフ
レッシュの実力に関する条件を、外部からの複雑な制御
を行なうことなく満足させることができる。

【０１２６】請求項２１に記載の本発明によれば、セル
フリフレッシュ動作時に内部電源電位差発生手段により
発生される内部電源電位差は、少なくとも一定期間、通
常動作時の電位差よりも小さくされる。したがって、セ
ルフリフレッシュ動作時の消費電流が減少する。

【０１２７】また、セルフリフレッシュ動作時における
リフレッシュは、基本的に第１のリフレッシュ周期設定
手段により設定される標準のリフレッシュ周期で実行さ
れる。そして、例外的に、内部電源電位差の増加前の所
定期間におけるリフレッシュは、標準のリフレッシュ周
期よりも短い周期で実行される。そのリフレッシュ周期
は、第２のリフレッシュ周期設定手段で設定される。

【０１２８】このため、内部電源電位差の増加前におい
て、蓄積電荷が減少して厳しい状態となっているメモリ
セルが、十分な電荷が蓄積された状態にされる。

【０１２９】これにより、内部電源電位差を増加させる
場合におけるバンプの影響を受けにくくなり、その結果
として動作が安定化する。

【０１３０】請求項２２に記載の本発明によれば、セル
フリフレッシュ動作時に内部電源電位差発生手段により
発生される内部電源電位差は、少なくとも一定期間、通
常動作時の電位差よりも小さくされる。したがって、セ
ルフリフレッシュ動作時の消費電流が減少する。

【０１３１】また、セルフリフレッシュ動作時における
リフレッシュは、基本的に、第１のリフレッシュ周期設
定手段により設定される標準のリフレッシュ周期で実行
される。そして、例外的に、内部電源電位差の増加完了
後におけるリフレッシュは、標準のリフレッシュ周期よ
りも短い周期で実行される。そのリフレッシュ周期は、
第２のリフレッシュ周期設定手段により設定される。

【０１３２】このため、内部電源電位差の増加完了まで
に蓄積電荷が減少して厳しい状態となっているメモリセ
ルが、十分な電荷が蓄積された状態にされる。したがっ
て、その時点で、リフレッシュの実力の初期化が行なえ
る。したがって、リフレッシュ動作から通常動作に移行
する前に要求されるリフレッシュの実力に関する条件
を、外部からの複雑な制御を行なうことなく満足させる
ことができる。

【０１３３】請求項２３に記載の本発明によれば、セル
フリフレッシュ動作においては、基本的に、第１のリフ
レッシュ周期設定手段により設定される標準のリフレッ
シュ周期でリフレッシュが実行される。そして、例外的
に、セルフリフレッシュ動作の開始当初の所定期間にお
いては、第２のリフレッシュ周期設定手段により、標準
のリフレッシュ周期よりも短いリフレッシュ周期が設定
され、そのリフレッシュ周期でリフレッシュが行なわれ
る。

【０１３４】したがって、セルフリフレッシュ動作の開
始当初において、メモリセルに十分な電荷が蓄積された
状態が実現できる。これにより、その時点で、リフレッ
シュの実力の初期化が行なえる。

【０１３５】

【実施例】次に、この発明の実施例を図面に基づいて詳
細に説明する。

【０１３６】第１実施例 まず、第１実施例について説明する。

【０１３７】以下の説明において、ノーマル動作とは、
セルフリフレッシュ動作以外の動作をいい、書込動作お
よび読出動作を含む動作である。

【０１３８】図１は、第１実施例によるＤＲＡＭのセル
フリフレッシュに関連する部分の回路のブロック図であ
る。図１を参照して、この回路には、タイミング発生回
路１、内部降圧回路２、遅延回路３、ＡＮＤゲート４１
および内部ＲＡＳ発生回路５が含まれる。

【０１３９】タイミング発生回路１は、外部ロウアドレ
スストローブ信号ｅｘｔ／ＲＡＳおよび外部コラムアド
レスストローブ信号ｅｘｔ／ＣＡＳを受け、これらの信
号に応答してセルフリフレッシュイネーブル信号ＳＲＥ
を発生する。

【０１４０】内部降圧回路（ＶＤＣ）２は、外部電源ノ
ードＮ１から電源電圧として外部電源電圧ｅｘｔＶｃｃ
を受けるとともに制御信号として信号ＳＲＥを受ける。
内部降圧回路２は、外部電源電圧ｅｘｔＶｃｃを降圧し
た内部電源電圧ｉｎｔＶｃｃを発生する。また、内部降
圧回路２は、信号ＳＲＥに応答して内部電源電圧ｉｎｔ
Ｖｃｃのレベルを制御する。

【０１４１】ＡＮＤゲート４１は、信号ＳＲＥと、その
信号ＳＲＥが遅延回路３で遅延された信号とを受け、こ
れらの信号に応答して信号ＳＲＥＤを出力する。

【０１４２】内部ＲＡＳ発生回路は、信号ｅｘｔ／ＲＡ
Ｓおよび信号ＳＲＥＤを受け、これらの信号に応答して
内部ロウアドレスストローブ信号ｉｎｔ／ＲＡＳを発生
する。この信号ｉｎｔ／ＲＡＳは、セルフリフレッシュ
周期を規定する信号である。

【０１４３】次に、図１の内部ＲＡＳ発生回路５につい
て詳細に説明する。図２は、第１実施例による内部ＲＡ
Ｓ発生回路５の構成を示す回路図である。図２を参照し
て、この内部ＲＡＳ発生回路５は、リング発信器５１、
サイクル変換器５２、インバータ５３、バッファ５４お
よびＡＮＤゲート５５を含む。

【０１４４】リング発信器５１は、ＮＡＮＤゲート５１
１および複数のインバータよりなるインバータ列５１２
を含む。ＮＡＮＤゲート５１１およびインバータ列５１
２は、環状に接続される。ＮＡＮＤゲート５１１は、イ
ンバータ列５１２の一部のノードからフィードバックさ
れる信号と、信号ＳＲＥＤとを受ける。

【０１４５】このリング発信器５１においては、信号Ｓ
ＲＥＤをトリガ信号として所定周期のパルス信号を発生
する。サイクル変換器５２は、リング発信器５１から出
力されるパルス信号の間引きを行ない、入力されるパル
ス信号よりも長い周期のパルス信号を発生する。

【０１４６】サイクル変換器５２で発生するパルス信号
のパルス幅ｔｒｒａｓは、セルフリフレッシュ動作のア
クティブ期間を規定するものである。したがって、その
パルス信号のパルス幅ｔｒｒａｓは、低電源電圧での動
作状態においても十分な動作マージンを有するような幅
に設定される。

【０１４７】ＡＮＤゲート５５は、サイクル変換器５２
から出力されるパルス信号がインバータ５３で反転され
た信号と、信号ｅｘｔＲＡＳがバッファ５４を経た信号
とを受け、これらの信号に応答して信号ｉｎｔ／ＲＡＳ
を出力する。すなわち、内部アドレスストローブ信号ｉ
ｎｔ／ＲＡＳは、信号ＳＲＥＤがＨレベルであり、か
つ、信号ｅｘｔＲＡＳがＨレベルである状態で所定周期
のパルス信号となる。

【０１４８】次に、図１の内部降圧回路２について詳細
に説明する。図３は、第１実施例による内部降圧回路２
の構成を示す回路図である。図３を参照して、この内部
降圧回路２は、基準電圧発生回路２１、差動増幅回路２
２およびＰＭＯＳトランジスタ２３を含む。

【０１４９】基準電圧発生回路２１は、定電流源２１
１、抵抗２１２、抵抗２１３およびＮＭＯＳトランジス
タ２１４を含む。外部電源ノードＮ１と、出力ノードＮ
７との間に定電流源２１１が接続される。出力ノードＮ
７と、接地電位を受ける接地ノードＮ２との間に抵抗２
１２および２１３が直列に接続される。出力ノードＮ７
と、抵抗２１２および２１３の間のノードとの間にトラ
ンジスタ２１４が接続される。このトランジスタ２１４
は、ゲートに信号ＳＲＥを受けて動作する。

【０１５０】この基準電圧発生回路２１は、次のように
動作して基準電圧Ｖｒｅｆを発生する。

【０１５１】定電流源２１１が一定の電流Ｉを発生す
る。このため、抵抗２１２および２１３とトランジスタ
２１４とに定電流源２１１からの電流が流れる。このよ
うに流れる電流と、抵抗２１２の抵抗値Ｒ１、抵抗２１
３の抵抗値Ｒ２およびトランジスタ２１４の抵抗値Ｒｔ
ｒ（ｔ）とに基づいて、出力ノードＮ７における電圧で
ある基準電圧Ｖｒｅｆが発生する。この基準電圧Ｖｒｅ
ｆは、下記（１）式で表わされる。

【０１５２】 Ｖｒｅｆ＝Ｉ×｛Ｒ１／〔１＋Ｒ１／Ｒｔｒ（ｔ）＋Ｒ２〕｝…（１） 前記（１）式に基づいて、トランジスタ２１４がオンし
ている場合およびオフしている場合のそれぞれにおける
基準電圧Ｖｒｅｆについて説明する。

【０１５３】トランジスタ２１４が完全にオンしている
場合の基準電圧Ｖｒｅｆは、この場合のトランジスタ２
１４のオン抵抗をＲｔｒとすると、下記（２）式で表わ
される値となる。

【０１５４】 Ｖｒｅｆ＝Ｉ×（Ｒ１／（１＋Ｒ１／Ｒｔｒ）＋Ｒ２） …（２） トランジスタ２１４がオフしている場合の基準電圧Ｖｒ
ｅｆは、下記（３）式で表わされる値となる。

【０１５５】Ｖｒｅｆ＝Ｉ×（Ｒ１＋Ｒ２） …（３） このように、基準電圧発生回路２１が発生する基準電圧
Ｖｒｅｆは、信号ＳＲＥがＨレベルになるセルフリフレ
ッシュ動作時における電圧が、信号ＳＲＥがＬレベルで
なるノーマル動作時の電圧よりも低く設定される。

【０１５６】トランジスタ２３は、外部電源ノードＮ１
と、内部電源電圧出力ノードとしての出力ノードＮ３と
の間に接続される。差動増幅回路２２は、基準電圧発生
回路２１からの基準電圧Ｖｒｅｆを負側入力端子に受
け、出力ノードＮ３から出力される内部電源電圧ｉｎｔ
Ｖｃｃを正側入力端子に受ける。

【０１５７】差動増幅回路２２は、それらの信号を差動
増幅し、その出力電圧をトランジスタ２３のゲートに与
える。トランジスタ２３は、ゲートに受ける電圧に応答
して導通状態が制御される。その導通状態の変化によ
り、内部電源電圧ｉｎｔＶｃｃが基準電圧Ｖｒｅｆと同
じになるように制御される。

【０１５８】次に、図１の回路の動作について説明す
る。図４は、セルフリフレッシュ動作時における図１の
回路の動作タイミングを示すタイミングチャートであ
る。図４を参照して、ＣＢＲタイミングの後、その状態
が所定期間保持されると、タイミング発生回路１により
信号ＳＲＥがＨレベルに立上げられる。それに応答し
て、内部降圧回路２が内部電源電圧ｉｎｔＶｃｃをたと
えば２．５Ｖから１．５Ｖまで下降させる。

【０１５９】その後、信号ＳＲＥの立上がりに遅延して
遅延回路３の出力信号がＨレベルになり、これによっ
て、信号ＳＲＥＤがＨレベルに立上がる。その立上がり
に応答して、内部ＲＡＳ発生回路５が出力する信号ｉｎ
ｔ／ＲＡＳが、所定のリフレッシュ周期ｔｒｃのパルス
信号となり、セルフリフレッシュ動作が開始される。

【０１６０】そのセルフリフレッシュ動作は、たとえ
ば、１．５Ｖの内部電源電圧ｉｎｔＶｃｃで行なわれ
る。したがって、この場合の電圧スイングのスイング幅
は、ノーマル動作時の２．５Ｖよりも小さい１．５Ｖと
なる。

【０１６１】その後、信号ｅｘｔ／ＲＡＳがＨレベルに
立上がる。それに応答して、信号ＳＲＥがＬレベルに立
下がる。これがセルフリフレッシュ動作停止のトリガと
なる。

【０１６２】信号ＳＲＥがＬレベルに立下がると、それ
に応答して、内部降圧回路２が内部電源電圧ｉｎｔＶｃ
ｃを、たとえば１．５Ｖから２．５Ｖに上昇させる。ま
た、信号ＳＲＥの立下がりに応答して信号ＳＲＥＤがＬ
レベルに立下がる。それに応答して、内部ＲＡＳ発生回
路５が出力する信号ｉｎｔ／ＲＡＳがパルスの発生を停
止し、セルフリフレッシュ動作が終了する。

【０１６３】このように、図１の回路においては、セル
フリフレッシュ動作時の内部電源電圧ｉｎｔＶｃｃのレ
ベルがノーマル動作時の内部電源電圧ｉｎｔＶｃｃのレ
ベルよりも低く制御される。その結果、セルフリフレッ
シュ動作時の消費電流が低減できる。

【０１６４】具体的には、内部電源電圧ｉｎｔＶｃｃが
ノーマル動作時の２．５Ｖからセルフリフレッシュ動作
時の１．５Ｖに下げられるという条件下では、セルフリ
フレッシュ動作時のアクティブ期間の消費電流が１．５
／２．５に減少する。

【０１６５】このように、内部電源電圧を低くすると、
アクセス速度は遅くなる。しかし、セルフリフレッシュ
動作時においては、アクセス速度は最低限確保されてい
ればよいため、アクセス速度の低下は大きな問題ではな
い。したがって、セルフリフレッシュ動作時の内部電源
電圧ｉｎｔＶｃｃが、セルフリフレッシュ動作に対する
マージンを十分に確保できるようなれの電圧であればよ
い。

【０１６６】以上のように、第１実施例では、内部回路
における容易な制御によりセルフリフレッシュ動作時の
消費電流を低減できる。

【０１６７】なお、以上に説明した内部降圧回路２は、
次のような回路であってもよい。図３を参照して、その
内部降圧回路において、トランジスタ２１４のゲートと
接地ノードＮ２との間に、極性を有するキャパシタＣを
設けてもよい。このキャパシタＣは、たとえば、ＭＯＳ
キャパシタである。

【０１６８】このようなキャパシタＣを設けると、キャ
パシタＣの容量により、トランジスタ２１４のゲートが
受ける信号ＳＲＥがＬレベルからＨレベルに変化する速
度と、その信号ＳＲＥがＨレベルからＬレベルに変化す
る速度とを異ならせることができる。

【０１６９】したがって、内部電源電圧ｉｎｔＶｃｃを
下降させる期間の長さとそれを上昇させる期間の長さと
を異ならせることができる。好ましくは、内部電源電圧
ｉｎｔＶｃｃを上昇させる期間を下降させる期間よりも
長くする。

【０１７０】このようにすると、バンプの影響を受けや
すい内部電源電圧の上昇期間において、内部電源電圧ｉ
ｎｔＶｃｃをゆっくりと上昇させることができる。した
がって、バンプの影響を受けにくくすることができ、動
作の安定化を図ることができる。

【０１７１】第２実施例 次に、第２実施例について説明する。第２実施例におい
ては、セルフリフレッシュ動作時の消費電流を低減させ
るその他の例として、セルフリフレッシュ動作時に、メ
モリセルアレイの接地電位を外部接地電位ｅｘｔＧＮＤ
よりも高く制御する例について説明する。

【０１７２】図５は、第２実施例によるＤＲＡＭのセル
フリフレッシュに関連する部分の回路のブロック図であ
る。図５を参照して、このＤＲＡＭは、メモリセルアレ
イ１０１、周辺回路１０２、ＶＢＢ発生回路１０３、疑
似ＧＮＤ発生回路１０４、ＮＭＯＳトランジスタ１０
５，１０６，１０８およびインバータ１０７を含む。

【０１７３】接地線８００は、外部接地電位ｅｘｔＧＮ
Ｄを受ける。周辺回路１０２は、接地線８００に接続さ
れる。メモリセルアレイ１０１は、疑似ＧＮＤ発生回路
１０４およびトランジスタ１０８のそれぞれを介して接
地線８００に接続される。言い換えると、メモリセルア
レイ１０１と接地線８００との間に、疑似ＧＮＤ発生回
路１０４とトランジスタ１０８とが並列に接続される。

【０１７４】ＶＢＢ発生回路１０３は、基板電位ＶＢＢ
を発生させる。ＶＢＢ発生回路１０３と、外部接地電位
ｅｘｔＧＮＤを受ける外部接地ノードＮ２との間に、ト
ランジスタ１０５および１０６が直列に接続される。ト
ランジスタ１０５および１０６の間のノードから基板電
位がメモリセルアレイ１０１に与えられる。

【０１７５】インバータ１０７は、図１に示されるよう
な信号ＳＲＥを受け、その信号を反転させてトランジス
タ１０５および１０８のそれぞれのゲートに与える。ま
た、トランジスタ１０６のゲートには、信号ＳＲＥが与
えられる。

【０１７６】疑似ＧＮＤ発生回路１０４は、疑似ＧＮＤ
電位を発生する。ここで、疑似ＧＮＤ電位とは、メモリ
セルアレイ１０１におけるビット線のプリチャージレベ
ルと外部接地電位ｅｘｔＧＮＤとの間において新たに発
生される接地電位のレベルをいう。

【０１７７】このような疑似ＧＮＤ電位は、具体的に
は、疑似ＧＮＤ発生回路１０４において、たとえば次の
ように発生される。疑似ＧＮＤ発生回路１０４は、メモ
リセルアレイと接続される疑似ＧＮＤ線およびその疑似
ＧＮＤ線と接地線８００との間に接続されたＮＭＯＳト
ランジスタを含む。疑似ＧＮＤ発生回路１０４において
は、接地線８００の電位である外部接地ｅｘｔＧＮＤか
ら前記ＮＭＯＳトランジスタのしきい値電圧だけ高い電
位である疑似ＧＮＤ電位が前記疑似ＧＮＤ線に発生す
る。

【０１７８】次に、図５の回路の動作について説明す
る。ノーマル動作時においては、信号ＳＲＥがＬレベル
である。この場合にはトランジスタ１０５および１０８
がともにオンし、トランジスタ１０６がオフする。この
ため、メモリセルアレイ１０１には、ＶＢＢ発生回路１
０３によって発生される基板電位がトランジスタ１０５
を介して与えられる。それとともに、メモリセルアレイ
１０１には、外部接地電位ｅｘｔＧＮＤがトランジスタ
１０８を介して与えられる。

【０１７９】セルフリフレッシュ動作時には、信号ＳＲ
ＥがＨレベルになる。この場合には、トランジスタ１０
６がオンし、トランジスタ１０５および１０８がともに
オフする。このため、メモリセルアレイ１０１への基板
電位の供給が停止される。それとともに、メモリセルア
レイ１０１には、接地電位として疑似ＧＮＤ発生回路１
０４からの疑似ＧＮＤ電位が供給される。

【０１８０】このようなセルフリフレッシュ動作時にお
いては、メモリセルアレイ１０１の接地電位が外部接地
電位ｅｘｔＧＮＤよりも高い疑似ＧＮＤ電位になるた
め、メモリセルの電圧スイングのスイング幅が減少す
る。したがって、セルフリフレッシュ動作時の消費電流
が減少する。

【０１８１】さらに、セルフリフレッシュ動作時におい
てメモリセルアレイ１０１への基板電位の供給が停止さ
れるので、ＶＢＢ発生回路１０３の消費電流が減少す
る。このため、セルフリフレッシュ動作時の消費電流が
さらに減少することになる。

【０１８２】なお、セルフリフレッシュ動作時にメモリ
セルアレイ１０１への基板電位の供給を停止するのは、
メモリセルアレイの接地電位が外部接地電位ｅｘｔＧＮ
Ｄよりも高い電位に設定されることにより、リーク電流
が減少するため、敢えて、基板電位を供給する必要がな
いためである。

【０１８３】なお、第１実施例においては、セルフリフ
レッシュ動作時に内部電源電圧を低くする場合について
説明し、第２実施例においては、セルフリフレッシュ動
作時に接地電位を上昇させる場合について説明したが、
セルフリフレッシュ動作時において、内部電源電圧を低
下させかつ接地電位を上昇させる制御を行なってもよ
い。

【０１８４】第３実施例 次に、第３実施例について説明する。図６は、第３実施
例によるＤＲＡＭのセルフリフレッシュに関連する部分
の回路のブロック図である。

【０１８５】図６の回路が図１の回路と異なるのは、次
の点である。セルフリフレッシュ動作開始時に内部電源
電圧を下降させる期間を規定する内部電源電圧低下活性
化信号ＡＰＤを発生させるためのインバータ４２および
ＡＮＤゲート４３が、図１の回路に付加される。

【０１８６】また、セルフリフレッシュ動作終了時に内
部電源電圧を上昇させる期間を規定する内部電源電圧上
昇活性化信号ＡＰＵを発生させるためのインバータ４４
およびＡＮＤゲート４５が図１の回路に付加されてい
る。さらに、内部ＲＡＳ発生回路５１の構成が図１の内
部ＲＡＳ発生回路と異なる。

【０１８７】ＡＮＤゲート４３は、信号ＳＲＥがインバ
ータ４２で反転された信号と、遅延回路３の出力信号と
を受け、それらの信号に応答して信号ＡＰＵを発生す
る。ＡＮＤゲート４５は、遅延回路３の出力信号がイン
バータ４４で反転された信号と信号ＳＲＥとを受け、そ
れらの信号に応答して信号ＡＰＤを発生する。

【０１８８】内部ＲＡＳ発生回路５１は、信号ＡＰＵ、
ＡＰＤ、ＳＲＥＤおよびｅｘｔＲＡＳを受け、それらの
信号に応答して、内部電源電圧ｉｎｔＶｃｃの下降期
間、保持期間および上昇期間のそれぞれに対応した周波
数の信号ｉｎｔ／ＲＡＳを発生する。

【０１８９】次に、内部ＲＡＳ発生回路５１について詳
細に説明する。図７は、内部ＲＡＳ発生回路５１の構成
を示すブロック図である。図７を参照して、この内部Ｒ
ＡＳ発生回路５１は、リング発信器５０１、ＡＮＤゲー
ト５０２，５０３，５０４、サイクル変換器５０５，５
０６，５０７、インバータ５０８，５０９，５１０、バ
ッファ５１１および４入力のＡＮＤゲート５１２を含
む。

【０１９０】リング発信器５０１は、信号ＳＲＥを受
け、その信号に応答して所定周期のパルス信号を発生す
る。ＡＮＤゲート５０２は、信号ＡＰＵおよびリング発
信器５０１からのパルス信号を受け、それらの信号に応
答して出力信号を発生させる。ＡＮＤゲート５０３は、
信号ＡＰＤおよびリング発信器５０１からのパルス信号
を受け、それらの信号に応答して出力信号を発生する。
ＡＮＤゲート５０４は、信号ＳＲＥＤおよびリング発信
器５０１からのパルス信号を受け、それらの信号に応答
して出力信号を発生する。

【０１９１】サイクル変換器５０５は、ＡＮＤゲート５
０２からのパルス信号を受け、その信号に基づいて第１
の周期ｔｄｒのパルス信号を発生する。サイクル変換器
５０６は、ＡＮＤゲート５０３からのパルス信号を受
け、その信号に基づいて第２の周期ｔｕｒのパルス信号
を発生させる。サイクル変換器５０７は、ＡＮＤゲート
５０４からのパルス信号を受け、その信号に基づいて第
３の周期ｔｒｃのパルス信号を発生させる。

【０１９２】サイクル変換器５０５において発生したパ
ルス信号はインバータ５０８を介して反転されてＡＮＤ
ゲート５１２に与えられる。サイクル変換器５０６で発
生したパルス信号は、インバータ５０９を介して反転さ
れてＡＮＤゲート５１２に与えられる。サイクル変換器
５０７で発生したパルス信号はインバータ５１０を介し
て反転されてＡＮＤゲート５１２に与えられる。さら
に、信号ｅｘｔ／ＲＡＳの反転信号であるｅｘｔＲＡＳ
がバッファ５１１を介してＡＮＤゲート５１２に与えら
れる。

【０１９３】ＡＮＤゲート５１２は、与えられた４つの
信号に応答して、信号ｉｎｔ／ＲＡＳを発生する。

【０１９４】このような内部ＲＡＳ発生回路５１におい
ては、セルフリフレッシュ動作が行なわれる場合には信
号ＳＲＥおよび信号ｅｘｔＲＡＳがともにＨレベルにな
る。このため、リング発信器５０１においてパルス信号
が発生される。

【０１９５】この状態において信号ＡＰＤがＨレベルに
なると、ＡＮＤゲート５０２からパルス信号が出力され
る。このため、サイクル変換器５０５からの第１の周期
ｔｄｒを有するパルス信号が、インバータ５０８で反転
されてＡＮＤゲート５１２に与えられる。この状態にお
いては、インバータ５０９およびインバータ５１０のそ
れぞれからＡＮＤゲート５１２に与えられる信号はとも
にＨレベルであるため、ＡＮＤゲート５１２から出力さ
れる信号ｉｎｔ／ＲＡＳは第１の周期のパルス信号とな
る。

【０１９６】同様に、このような状態において、信号Ｓ
ＲＥＤがＨレベルになると、ＡＮＤゲート５１２から出
力されるｉｎｔ／ＲＡＳは、第３の周期ｔｒｃのパルス
信号となる。さらに同様に、このような状態において、
信号ＡＰＵがＨレベルになると、ＡＮＤゲート５１２か
ら第２の周期ｔｕｒのパルス信号が出力される。

【０１９７】このように、内部ＲＡＳ発生回路５１にお
いては、信号ＡＰＤ、信号ＳＲＥＤおよび信号ＡＰＵの
それぞれに応答して、３種類の周期を有するパルス信号
が信号ｉｎｔ／ＲＡＳとして発生される。

【０１９８】前述した第１〜第３の周期のそれぞれは、
内部電源電圧ｉｎｔＶｃｃの下降期間、保持期間および
上昇期間のそれぞれについて最適な周期に設定される。
なお、前記下降期間および上昇期間は、内部電源電圧ｉ
ｎｔＶｃｃの過渡期であるため、バンプ等の影響を受け
やすい。そのため、バンプ等の影響を受けにくくするた
めに、第１の周期ｔｄｒおよび第２の周期ｔｕｒのそれ
ぞれは、前記保持期間における第３の周期ｔｒｃよりも
短い周期に設定される。

【０１９９】これにより、セルフリフレッシュ動作時に
おける内部電源電圧ｉｎｔＶｃｃの下降期間および上昇
期間のそれぞれにおいてバンプ等の影響を受けにくくな
る。

【０２００】次に、図６の回路の動作について説明す
る。図８は、セルフリフレッシュ動作時の図６の回路の
動作タイミングを示すタイミングチャートである。図８
の動作タイミングが、図４の動作タイミングと異なるの
は、信号ＳＲＥＤ、信号ＡＰＤ、信号ＡＰＵおよび信号
ｉｎｔ／ＲＡＳのそれぞれの変化である。

【０２０１】内部電源電圧ｉｎｔＶ／ｃｃは、図４の場
合と同様に変化する。信号ＳＲＥがＨレベルに立上る
と、それに応答して、信号ＡＰＤが立上る。信号ＡＰＤ
は、内部電源電圧ｉｎｔＶｃｃの下降期間に対応してＨ
レベルに保持される。これにより、信号ＡＰＤがＨレベ
ルである期間、すなわち内部電源電圧ｉｎｔＶｃｃの下
降期間において信号ｉｎｔ／ＲＡＳが第１の周期ｔｄｒ
を有するパルス信号となり、それに従って第１の周期ｔ
ｄｒでのセルフリフレッシュ動作が実行される。

【０２０２】その後、遅延回路３における信号の遅延時
間の経過後、信号ＡＰＤがＬレベルに立下がるとともに
信号ＳＲＥＤがＨレベルに立上る。信号ＳＲＥＤは、内
部電源電圧ｉｎｔＶｃｃが低いレベルに保持されている
期間に対応してＨレベルに保持される。信号ＳＲＥＤが
Ｈレベルに保持されている期間、すなわち内部電源電圧
ｉｎｔＶｃｃの保持期間においては、信号ｉｎｔ／ＲＡ
Ｓが第３の周期ｔｒｃを有するパルス信号となる。この
ため、内部電源電圧ｉｎｔＶｃｃの保持期間において
は、第３の周期ｔｒｃでセルフリフレッシュ動作が実行
される。

【０２０３】その後、信号ＳＲＥがＬレベルに立下が
る。その立下りに応答して、信号ＳＲＥＤがＬレベルに
立下がるとともに信号ＡＰＵがＨレベルに立上る。信号
ＡＰＵは、内部電源電圧ｉｎｔＶｃｃの上昇期間に対応
してＨレベルに保持される。このため、信号ＡＰＵがＨ
レベルに保持されている期間、すなわち、内部電源電圧
ｉｎｔＶｃｃの上昇期間においては、信号ｉｎｔ／ＲＡ
Ｓが第２の周期ｔｕｒを有するパルス信号となる。この
ため内部電源電圧ｉｎｔＶｃｃの上昇期間においては、
第２の周期ｔｕｒでセルフリフレッシュ動作が実行され
る。

【０２０４】以上のように、第３実施例では、第１の実
施例と同様に、内部回路における容易な制御によりセル
フリフレッシュ動作時の消費電流を低減できる。それに
加えて、第３実施例では、内部電源電圧ｉｎｔＶｃｃの
下降期間および上昇期間のそれぞれにおいて、バンプ等
の影響を受けにくい最適な周期でセルフリフレッシュが
行なわれるため、第１実施例の場合よりもセルフリフレ
ッシュ動作時の動作の安定化を図ることができる。

【０２０５】なお、この第３実施例においては、セルフ
リフレッシュ動作時に内部電源電圧ｉｎｔＶｃｃの下降
制御を行なうことにより電圧スイングのスイング幅を小
さくしたが、これに限らす、第２実施例に示されるよう
な接地電位の上昇制御を行なってもよい。また、前記下
降制御および上昇制御を併用してもよい。

【０２０６】第４実施例 次に、第４実施例について説明する。

【０２０７】図９は、第４実施例によるＤＲＡＭのセル
フリフレッシュに関連する部分の回路のブロック図であ
る。図９を参照して、図９の回路が、図６の回路と異な
るのは、次の点である。

【０２０８】セルフリフレッシュ動作時における内部電
源電圧ｉｎｔＶｃｃの下降および上昇のそれぞれを複数
段階で行なうための期間を規定する信号ＳＲＥ１および
信号ＳＲＥ２を発生するために、図６の回路に加えて、
遅延回路３０、ＯＲゲート４７およびＡＮＤゲート４８
が設けられる。

【０２０９】また、内部降圧回路２１の構成が図６の内
部降圧回路２と異なる。遅延回路３０は、信号ＳＲＥを
受け、その信号を遅延させて出力する。ＯＲゲート４７
は、信号ＳＲＥと遅延回路３０の出力信号とを受け、そ
れらの信号に応答して信号ＳＲＥ１を発生する。ＡＮＤ
ゲート４８は、遅延回路３０の出力信号と信号ＳＲＥと
を受け、それらの信号に応答して信号ＳＲＥ２を発生す
る。

【０２１０】内部降圧回路２１は、信号ＳＲＥ１および
信号ＳＲＥ２を受け、セルフリフレッシュ動作時におけ
る内部電源電圧ｉｎｔＶｃｃの上昇および下降のそれぞ
れを２段階で行なう。

【０２１１】次に、図９の内部降圧回路２１について詳
細に説明する。図１０は、第４実施例による内部降圧回
路２１の構成を示す回路図である。図１０を参照して、
図１０の回路が図３の回路と異なるのは、基準電圧発生
回路２４の構成である。

【０２１２】基準電圧発生回路２４が図３の基準電圧発
生回路２１と異なるのは、出力ノードＮ７と抵抗２４２
および２４３の間のノードとの間にトランジスタ２１４
の他にＮＭＯＳトランジスタ２１５が接続されたことで
ある。この基準電圧発生回路２４においては、トランジ
スタ２１４が信号ＳＲＥ１をゲートに受け、一方、トラ
ンジスタ２１５が、信号ＳＲＥ２をゲートに受ける。

【０２１３】次に、図１０の内部降圧回路の動作につい
て説明する。その説明においては、図３の内部降圧回路
の動作と異なる動作を主に説明する。

【０２１４】定電流源２１１からの電流は、抵抗２１２
および２１３とトランジスタ２１４および２１５に流れ
る。このように流れる電流と、抵抗２１２の抵抗値Ｒ
１、抵抗２１３の抵抗値Ｒ２、トランジスタ２１４の抵
抗値Ｒｔｒ１（ｔ）およびトランジスタ２１５の抵抗値
Ｒｔｒ２（ｔ）とに基づいて、出力ノードＮ７における
電圧である基準電圧Ｖｒｅｆが発生する。この基準電圧
Ｖｒｅｆは、下記（４）式で表される。

【０２１５】 Ｖｒｅｆ＝Ｉ×（Ｒ１／（１＋Ｒ１／（Ｒｔｒ１（ｔ）＋Ｒｔｒ２（ｔ））） ＋Ｒ２） …（４） 前記（４）式に基づいて、トランジスタ２１４および２
１５のそれぞれの動作状態別に発生する基準電圧Ｖｒｅ
ｆについて説明する。

【０２１６】トランジスタ２１４および２１５がともに
完全にオンしている場合は、この場合のトランジスタ２
１４および２１５のそれぞれのオン抵抗をＲｔｒ１およ
びＲｔｒ２とすると下記（５）式で表される値となる。

【０２１７】 Ｖｒｅｆ＝Ｉ×（Ｒ１／（１＋Ｒ１／（Ｒｔｒ１＋Ｒｔｒ２）＋Ｒ２））…（ ５） トランジスタ２１５のみがオフしている場合の基準電圧
Ｖｒｅｆは、下記（６）式で表される値となる。

【０２１８】 Ｖｒｅｆ＝Ｉ×（Ｒ１／（１＋Ｒ１／Ｒｔｒ１）＋Ｒ２） …（６） トランジスタ２１４および２１５がともにオフしている
場合の基準電圧Ｖｒｅｆは、下記（７）式で表される値
となる。

【０２１９】Ｖｒｅｆ＝Ｉ×（Ｒ１＋Ｒ２） …（７） このように、内部降圧回路２４においては、基準電圧Ｖ
ｒｅｆが３種類のレベルの電圧になり得る。したがっ
て、内部電源電圧ｉｎｔＶｃｃの下降および上昇のそれ
ぞれを２段階で実行し得る。

【０２２０】なお、図１０においては、内部電源電圧ｉ
ｎｔＶｃｃを２段階で変化させる回路について説明した
が、内部電源電圧ｉｎｔＶｃｃを３段階以上で変化させ
ることも可能である。すなわち、トランジスタ２１４お
よび２１５のようなＮＭＯＳトランジスタを３個以上設
け、それぞれを異なる信号で制御するようにすると、内
部電源電圧ｉｎｔＶｃｃの下降および上昇を３段階以上
で実行することが可能となる。

【０２２１】次に、図９の回路の動作について説明す
る。図１１は、セルフリフレッシュ動作時の図９の回路
の動作タイミングを示すタイミングチャートである。図
１１に示される信号ＳＲＥ１、信号ＳＲＥ２および内部
電源電圧ｉｎｔＶｃｃ以外の信号の変化は、図８に示さ
れるタイミングチャートと同じである。したがって、信
号ＳＲＥ１、信号ＳＲＥ２および内部電源電圧ｉｎｔＶ
ｃｃについてのみ説明する。

【０２２２】図１１、図９および図１０を参照して、信
号ＳＲＥが立上ると同時に信号ＳＲＥ１がＨレベルに立
上る。それに応答してトランジスタ２１４がオンし、内
部電源電圧ｉｎｔＶｃｃが１段階下降される。そして、
遅延回路３０の遅延期間経過後、信号ＳＲＥ２がＨレベ
ルに立上る。それに応答してトランジスタ２１５がオン
し、内部電源電圧ｉｎｔＶｃｃがさらに１段階下降され
る。

【０２２３】そして、信号ＳＲＥが立下がると同時に信
号ＳＲＥ２がＬレベルに立下がる。それに応答してトラ
ンジスタ２１５がオフし、内部電源電圧ｉｎｔＶｃｃが
１段階上昇される。そして、遅延回路３０の遅延期間経
過後、信号ＳＲＥ１がＬレベルに立下がる。それに応答
してトランジスタ２１４がオフし、内部電源電圧ｉｎｔ
Ｖｃｃがさらに１段階上昇される。

【０２２４】このように、内部電源電圧ｉｎｔＶｃｃの
下降および上昇のそれぞれが２段階のステップで実行さ
れると、内部電源電圧ｉｎｔＶｃｃの１回の電圧変化が
小さいため、第１および第３の実施例に比べてさらに動
作の安定化が図れる。

【０２２５】また、内部電源電圧を下降および上昇させ
る期間のそれぞれの１段階の期間ｔ１およびｔ２は、す
べてのメモリセルがリフレッシュされるタイミングと同
期させる。好ましくは、期間ｔ１およびｔ２が、それぞ
れ第２の周期ｔｄｒおよび第１の周期ｔｕｒで全メモリ
セルがリフレッシュされる期間の倍数の期間に設定す
る。このように設定すると、下降期間および上昇期間の
ような電源電圧の過渡期におけるバンプの影響が減少さ
れる。そのため、動作の安定化を図ることができる。

【０２２６】第５実施例 次に、第５実施例について説明する。

【０２２７】第５実施例においては、内部降圧回路にお
ける基準電圧発生回路のその他の例について説明する。

【０２２８】具体的には、バーインテストにおいて、基
準電圧を通常の内部電源電圧よりも高くする機能を有す
る基準電圧発生回路について説明する。

【０２２９】図１２は、第５実施例による内部降圧回路
の基準電圧発生回路の構成を示すブロック図である。こ
の基準電圧発生回路は、たとえば、図３における基準電
圧発生回路２１に相当するものである。図１２を参照し
て、この基準電圧発生回路は、定電流源２５１，２５
５、抵抗２５２，２５４、ＰＭＯＳトランジスタ２５
３，２５７および差動増幅回路２５６を含む。

【０２３０】外部電源ノードＮ１と接地ノードＮ２との
間に定電流源２５１および抵抗２５２が接続される。定
電流源２５１および抵抗２５２の間のノードＮ９が、出
力ノードＮ４と接続される。外部電源ノードＮ１と接地
ノードＮ２との間にトランジスタ２５３、抵抗２５４お
よび定電流源２５５が直列に接続される。

【０２３１】トランジスタ２５３は、たとえば図１に示
されるようなセルフリフレッシュイネーブル信号ＳＲＥ
をゲートに受ける。抵抗２５４および定電流源２５５の
間のノードＮ８から電圧が出力される。差動増幅回路２
５６は、その正側入力端子が出力ノードＮ９に接続さ
れ、その負側入力端子がノードＮ８に接続される。

【０２３２】外部電源ノードＮ１と出力ノードＮ４との
間には、トランジスタ２５７が接続される。トランジス
タ２５７のゲートは、差動増幅回路２５６の出力電圧を
受ける。

【０２３３】次に、図１２の基準電圧発生回路の動作に
ついて説明する。定電流源２５１から抵抗２５２に一定
の電流が流れる。これにより、定電流源２５１および抵
抗２５２の間のノードの電圧（以下第１の基準電圧と呼
ぶ）は常に一定の電圧になる。

【０２３４】ノーマル動作時においては、信号ＳＲＥが
Ｌレベルであるため、トランジスタ２５３がオンしてい
る。この場合、ノードＮ８の電圧は、外部電源電圧ｅｘ
ｔＶｃｃから抵抗２５４の電圧効果分だけ下がった電圧
値になる。すなわち、ノードＮ８の電圧は、外部電源電
圧ｅｘｔＶｃｃに依存する。

【０２３５】バーインテスト時においては、外部電源電
圧ｅｘｔＶｃｃが通常の値よりも高く設定されるため、
ノードＮ８の電圧は、ノードＮ９の電圧よりも高くな
る。したがって、差動増幅回路２５６の出力電圧は、負
の電圧となり、これによってトランジスタ２５７が導通
する。これにより、外部電源電圧ｅｘｔＶｃｃに基づく
電圧が第２の基準電圧として出力ノードＮ４に供給され
る。

【０２３６】この場合、基準電圧Ｖｒｅｆは、前記第１
の基準電圧と前記第２の基準電圧との和となる。このよ
うにバーインテスト時において基準電圧Ｖｒｅｆが高く
なるのでバーインテストの実行が可能となる。

【０２３７】しかし、セルフリフレッシュ動作時には、
前述のようなバーインテストを実行する必要がない。こ
のため、セルフリフレッシュ動作時においては、信号Ｓ
ＲＥに応答してトランジスタ２５３をオフさせる。これ
により、前記第２の基準電圧を供給する回路が停止す
る。したがって、セルフリフレッシュ動作時における消
費電流を低減できる。

【０２３８】第６実施例 次に、第６実施例について説明する。前述したような内
部降圧回路は、基本的に基準電圧発生回路と差動増幅回
路とから構成される。差動増幅回路は、内部電源電圧を
基準電圧と常に比較して内部電源電圧を調整する。した
がって、セルフリフレッシュ動作のスタンバイ期間にお
いて差動増幅回路は、直流的に電流を消費する。

【０２３９】第６実施例においては、このような無駄な
電流の消費をなくすことにより、消費電流の低減を図る
例について説明する。

【０２４０】図１３は、第６実施例による内部降圧回路
の構成を示す回路図である。図１３の内部降圧回路にお
いて図３と同じものには同一の参照符号を付してある。
図１３の内部降圧回路が図３のものと異なるのは、次の
点である。

【０２４１】図１３を参照して、セルフリフレッシュ動
作時に差動増幅回路２２の動作を停止し、かつ、ＰＭＯ
Ｓトランジスタ２３を介した出力ノードＮ３への外部電
源電圧ｅｘｔＶｃｃの供給を停止させるために、ＮＭＯ
Ｓトランジスタ２０１、ＰＭＯＳトランジスタ２０２お
よびインバータ２０３が設けられる。

【０２４２】また、セルフリフレッシュ動作時に外部電
源電圧ｅｘｔＶｃｃに基づく電圧を出力ノードＮ３に供
給するために、ＮＭＯＳトランジスタ２０４，２０５，
２０６およびインバータ２０７が設けられる。

【０２４３】トランジスタ２０２は、差動増幅回路２２
と接地ノードＮ２との間に接続される。トランジスタ２
３のゲートと外部電源ノードＮ１との間にトランジスタ
２０２が接続される。トランジスタ２０１は、信号ＳＲ
Ｅをゲートに受け、トランジスタ２０２は、インバータ
２０３を介して与えられる信号ＳＲＥの反転信号をゲー
トに受ける。

【０２４４】外部電源ノードＮ１と出力ノードＮ３との
間にトランジスタ２０５が接続される。基準電圧発生回
路２１の出力ノードとトランジスタ２０５のゲートとの
間にトランジスタ２０４が接続される。また、トランジ
スタ２０５のゲートと接地ノードＮ２との間にトランジ
スタ２０６が接続される。トランジスタ２０５はソース
ホロワを構成する。

【０２４５】トランジスタ２０４のゲートには、信号Ｓ
ＲＥが与えられ、トランジスタ２０６のゲートには、信
号ＳＲＥの反転信号が与えられる。

【０２４６】次に、図１３の内部降圧回路の動作につい
て説明する。ノーマル動作時においては、トランジスタ
２０１，２０２，２０４がそれぞれオフし、トランジス
タ２０６がオンする。したがって、トランジスタ２０５
のゲートには接地電位が供給されるため、トランジスタ
２０５がオフする。このため、ノーマル動作時において
図１３の内部降圧回路は、図３の回路と同様の動作を行
なう。

【０２４７】一方、セルフリフレッシュ動作時において
は、逆に、トランジスタ２０１，２０２，２０４がそれ
ぞれオンし、トランジスタ２０６がオフする。したがっ
て、この場合、差動増幅回路２２が停止される。それと
ともにトランジスタ２３のゲート電位が外部電源電圧ｅ
ｘｔＶｃｃに基づく電圧になり、トランジスタ２３を介
した外部電源電圧ｅｘｔＶｃｃの供給が停止される。

【０２４８】さらに、それとともに、トランジスタ２０
５のゲートにトランジスタ２０４を介して基準電圧Ｖｒ
ｅｆが与えられるため、トランジスタ２０５がオンす
る。これにより、基準電圧Ｖｒｅｆからトランジスタ２
０５のしきい値電圧Ｖｔｈｎだけ低い電圧が出力ノード
Ｎ３に内部電源電圧として供給される。

【０２４９】このように、セルフリフレッシュ動作時
に、差動増幅回路２２が停止されるため、セルフリフレ
ッシュ動作時の消費電流を低減できる。また、セルフリ
フレッシュ動作時に基準電圧Ｖｒｅｆよりも低い電圧が
内部電源電圧となるため、図３の回路と同様にセルフリ
フレッシュ動作時の消費電流を低減できる。次に、図１
３の内部降圧回路のノーマル動作時およびセルフリフレ
ッシュ動作時の基準電圧Ｖｒｅｆおよび内部電源電圧ｉ
ｎｔＶｃｃの具体例について説明する。

【０２５０】図１４は、図１３の内部降圧回路の基準電
圧Ｖｒｅｆおよび内部電源電圧ｉｎｔＶｃｃの一例を示
す図である。

【０２５１】図１４を参照して、たとえば、外部電源電
圧ｅｘｔＶｃｃが３．３Ｖである場合、ノーマル動作時
の基準電圧Ｖｒｅｆと同じレベル（２．５Ｖ）の内部電
源電圧ｉｎｔＶｃｃが発生される。一方、セルフリフレ
ッシュ動作時においては、基準電圧Ｖｒｅｆ（２．５
Ｖ）からしきい値電圧Ｖｔｈｎ（１．０Ｖ）だけ低い
１．５Ｖの内部電源電圧ｉｎｔＶｃｃが発生される。こ
のように、第６実施例では、内部回路における容易な制
御によりセルフリフレッシュ動作時の消費電流を低減で
きる。

【０２５２】第７実施例 次に、第７実施例について説明する。ＤＲＡＭにおける
内部電源電圧の供給方法として、メモリセルアレイへの
供給経路と周辺回路への供給経路とを分離し、メモリセ
ルアレイおよび周辺回路の各々に独立的に内部電源電圧
を供給する方法がある。この供給方法は、センスアンプ
によるセンス動作時に生じる大電流による電圧低下が周
辺回路に与える影響を防ぐために用いられる。

【０２５３】第７実施例では、このような構成を利用
し、前述したような、セルフリフレッシュ動作時の内部
電源電圧を通常動作時よりも低くする制御をメモリセル
アレイと周辺回路とに分けて行なう例について説明す
る。

【０２５４】図１５は、第７実施例によるＤＲＡＭのセ
ルフリフレッシュ動作に関連する部分のブロック図であ
る。図１５の回路にはメモリセルアレイ１０１、周辺回
路１０２、アレイ用基準電圧発生回路１０９、アレイ用
内部降圧回路１１０、周辺用基準電圧発生回路１１１お
よび周辺用内部降圧回路１１２が含まれる。

【０２５５】アレイ用基準電圧発生回路１０９は、メモ
リセルアレイ１０１に供給される内部電源電圧ｉｎｔＶ
ｃｃａの基準電圧Ｖｒｅｆａを発生する。このアレイ用
基準電圧発生回路１０９は、図１に示されるようなセル
フリフレッシュイネーブル信号を受け、その信号に応答
して、発生する基準電圧Ｖｒｅｆａのレベルをセルフリ
フレッシュ動作時に通常動作時よりも低くする。

【０２５６】アレイ用内部降圧回路１１０は、電源電圧
として外部電源電圧ｅｘｔＶｃｃを受け、制御電圧とし
て基準電圧Ｖｒｅｆａを受ける。アレイ用内部降圧回路
１１０は、基準電圧Ｖｒｅｆａに基づいて内部電源電圧
ｉｎｔＶｃｃａをメモリセルアレイ１０１に供給する。

【０２５７】周辺用基準電圧発生回路１１１は、周辺回
路１０２に供給される内部電源電圧ｉｎｔＶｃｃｐの基
準電圧Ｖｒｅｆｐを発生する。この基準電圧発生回路１
１１は、信号ＳＲＥを受け、その信号に応答して、基準
電圧Ｖｒｅｆｐをセルフリフレッシュ動作時に通常動作
時よりも低くする。

【０２５８】周辺用内部降圧回路１１２は、電源電圧と
して外部電源電圧ｅｘｔＶｃｃを受け、制御電圧として
基準電圧Ｖｒｅｆｐを受ける。周辺用内部降圧回路１１
２は、基準電圧Ｖｒｅｆｐに基づいて内部電源電圧ｉｎ
ｔＶｃｃｐを周辺回路１０２に供給する。

【０２５９】このように、メモリセルアレイ１０１と周
辺回路１０２とには、それぞれ独立的に設けられた内部
降圧回路１１０および１１２から内部電源電圧ｉｎｔＶ
ｃｃａおよびｉｎｔＶｃｃｐが供給される。したがっ
て、これらの内部電源電圧ｉｎｔＶｃｃａおよびｉｎｔ
Ｖｃｃｐのそれぞれを、対応するメモリセルアレイ１０
１および周辺回路１０２が安定動作するのに適した電圧
に設定することにより、動作の安定化が実現できる。

【０２６０】次に、図１５の回路により、メモリセルア
レイ１０１および周辺回路１０２の各々の内部電源電圧
制御の具体例について説明する。

【０２６１】図１６および図１７は、図１５の回路によ
るメモリセルアレイ１０１および周辺回路１０２の各々
の内部電圧の制御方法を示す図である。

【０２６２】図１６には、セルフリフレッシュ動作時に
メモリセルアレイ１０１の内部電源電圧のみを低く制御
する例を示す。図１７には、セルフリフレッシュ動作時
に周辺回路の内部電源電圧のみを低く制御する例を示
す。

【０２６３】図１６を参照して、ノーマル動作時におい
ては、周辺回路１０１およびメモリセルアレイ１０２の
内部電源電圧ｉｎｔＶｃｃｐおよびｉｎｔＶｃｃａのそ
れぞれがたとえば２．５Ｖに設定される。そして、セル
フリフレッシュ動作時には、メモリセルアレイ１０１に
ついて、信号ＳＲＥに応答して基準電圧Ｖｒｅｆａがた
とえば１．５Ｖに下げられる。それに従って内部電源電
圧ｉｎｔＶｃｃａが１．５Ｖに下げられる。

【０２６４】次に図１７を参照して、ノーマル動作時に
は、周辺回路１０２およびメモリセルアレイ１０１の内
部電源電圧ｉｎｔＶｃｃｐおよびｉｎｔＶｃｃａがたと
えば２．５Ｖに設定される。そして、セルフリフレッシ
ュ動作時には、図１６の場合とは逆に、周辺回路１０２
について、信号ＳＲＥに応答して基準電圧Ｖｒｅｆｐが
たとえば１．５Ｖに下げられる。それに従って、内部電
源電圧ｉｎｔＶｃｃｐが１．５Ｖに下げられる。

【０２６５】また、その他の例としては、セルフリフレ
ッシュ動作時に周辺回路１０２およびメモリセルアレイ
１０１の各々の内部電源電圧をともに下げてもよい。

【０２６６】このように、第７の実施例においては、セ
ルフリフレッシュ動作時に、周辺回路およびメモリセル
アレイの内部電源電圧を一方のみまたは両方下げること
により、セルフリフレッシュ動作時における消費電流を
低減することができる。

【０２６７】なお、この第７実施例においては、セルフ
リフレッシュ動作時に内部電源電圧の下降制御を行なう
ことにより電圧スイングのスイング幅を小さくしたが、
これに限らず、第２実施例に示されるような接地電位の
上昇制御を行なってもよい。また、前記下降制御および
前記上昇制御を併用してもよい。

【０２６８】第８実施例 ＤＲＡＭでは、チップ内に、ワード線の昇圧電圧供給回
路としての昇圧電圧発生回路が設けられている。この昇
圧電圧発生回路は、基本的に、リング発信器およびポン
ピング回路にて構成される。この昇圧回路においては、
リング発信器の周波数の変化に従って消費電流が変化す
る。具体的には、リング発信器の周波数が低くなると消
費電流が減少する。

【０２６９】このような昇圧電圧発生回路は、ノーマル
動作時において、アクセス速度の高速化のために、どの
ような負荷に対しても常に所定の昇圧電圧を安定して発
生する必要がある。

【０２７０】しかし、セルフリフレッシュ動作時におい
ては、アクセス速度をシビアに気にする必要がない。こ
のため、セルフリフレッシュ動作時においては、ノーマ
ル動作時よりもリング発信器の周波数を低くしてポンピ
ング回路のポンピング周波数を低くしてもよい。

【０２７１】第８実施例においては、セルフリフレッシ
ュ動作時において、リング発信器の周波数をノーマル動
作時よりも低くしてポンピング回路のポンピング周波数
を低くする例について説明する。

【０２７２】図１８は、第８実施例による昇圧電圧発生
回路の構成を示す回路図である。図１８を参照して、こ
の昇圧電圧発生回路は、リング発信器６１およびポンピ
ング回路６２を含む。リング発信器６１は、複数のイン
バータよりなるインバータ列６１１、トランスファーゲ
ート６１２および６１３を含む。

【０２７３】インバータ列６１１は、その最終段のイン
バータと、初段のインバータとの間に設けられたトラン
スファーゲート６１３を介して環状に接続される。さら
に、インバータ列６１１は、その最終段のインバータお
よび初段のインバータの間の所定のノードと、初段のイ
ンバータとの間に設けられたトランスファーゲート６１
２を介して環状に接続される。インバータ列６１１の最
終段のインバータからポンピング回路６２にパルス信号
が与えられる。

【０２７４】トランスファーゲート６１３は、図１に示
されるようなセルフリフレッシュイネーブル信号ＳＲＥ
をＮチャネル側のゲートに受け、Ｐチャネル側のゲート
に信号ＳＲＥの反転信号である信号／ＳＲＥを受ける。
トランスファーゲート６１２は、Ｎチャネル側のゲート
に信号／ＳＲＥを受け、Ｐチャネル側のゲートに信号Ｓ
ＲＥを受ける。

【０２７５】このようなインバータ列６１１の最終段の
インバータからポンピング回路６２にパルス信号が与え
られる。ポンピング回路６２は、リング発信器６１から
出力されるパルス信号に応答してポンピング動作を行な
い、昇圧電圧Ｖｐｐを発生する。

【０２７６】この昇圧電圧発生回路においては、信号Ｓ
ＲＥがＬレベルである場合には、トランスファーゲート
６１２がオンするとともにトランスファーゲート６１３
がオフする。その結果、トランスファーゲート６１２を
介在させた第１のインバータチェーンが形成される。

【０２７７】一方、信号ＳＲＥがＨレベルである場合に
は、トランスファーゲート６１２がオフするとともにト
ランスファーゲート６１３がオンする。その結果、トラ
ンスファーゲート６１３を介在させた第２のインバータ
チェーンが形成される。前記第２のインバータチェーン
は、前記第１のインバータチェーンよりも長い。

【０２７８】したがって、図１８中のパルス波形が示す
ように、セルフリフレッシュ動作時には、ノーマル動作
時よりも低い周波数のパルス信号がリング発信器６１に
より発生する。このため、そのパルス信号を受けたポン
ピング回路６２は、セルフリフレッシュ動作時にノーマ
ル動作時よりも低い周波数でポンピングを行なう。

【０２７９】このように、セルフリフレッシュ動作時に
ノーマル動作時よりも低い周波数でポンピングが行なわ
れるため、セルフリフレッシュ動作時の消費電流を低減
できる。

【０２８０】第９実施例 次に、第９実施例について説明する。

【０２８１】第９実施例では、第８実施例のようにセル
フリフレッシュ動作時の消費電流を低減するその他の昇
圧電圧発生回路について説明する。

【０２８２】図１９は、第９実施例による昇圧電圧発生
回路の構成を示す回路図である。図１９を参照して、こ
の昇圧電圧発生回路は、リング発信器６１、ポンピング
回路６２、外部電圧供給回路６３および遮断回路６４を
含む。

【０２８３】リング発信器６１は、ＮＯＲゲート６１４
およびインバータ列６１１を含む。ＮＯＲゲート６１４
およびインバータ列６１１は、環状に接続される。ＮＯ
Ｒゲート６１４の一方の入力端子には、図１に示される
ようなセルフリフレッシュイネーブル信号が入力され
る。ポンピング回路６２は、キャパシタ６２１、ダイオ
ード６２２および６２３を含む。キャパシタ６２１およ
びダイオード６２２は、リング発信器６１と遮断回路６
４との間に接続される。ダイオード６２３は、内部電源
電圧ｉｎｔＶｃｃを受ける内部電源ノードＮ１０と、キ
ャパシタ６２１およびダイオード６２２の間のノードと
の間に接続される。

【０２８４】遮断回路６４は、ＰＭＯＳトランジスタ６
４１を含む。トランジスタ６４１は、ダイオード６２２
と出力ノードＮ５との間に接続され、ゲートに信号ＳＲ
Ｅを受ける。外部電圧供給回路６３は、ＮＭＯＳトラン
ジスタ６３１を含む。トランジスタ６３１は、外部電源
ノードＮ１と出力ノードＮ５との間に接続され、ゲート
に信号ＳＲＥを受ける。

【０２８５】次に、図１９の昇圧電圧発生回路の動作に
ついて説明する。ノーマル動作の場合は次のように動作
する。信号ＳＲＥがＬレベルである。このため、リング
発信器６１からポンピング回路６２にパルス信号がきょ
うきゅうされる。そして、ポンピング回路６２は、供給
されたパルス信号に応答してポンピング動作を行ない、
昇圧電圧Ｖｐｐを発生する。

【０２８６】この場合、トランジスタ６４１は、オンし
ているため、昇圧電圧Ｖｐｐは、トランジスタ６４１を
介して出力ノードＮ５に供給される。また、その場合に
は、トランジスタ６３１がオフしているため、出力ノー
ドＮ５にはトランジスタ６４１を介した昇圧電圧が供給
される。

【０２８７】一方、セルフリフレッシュ動作時の場合は
次のように動作する。信号ＳＲＥがＨレベルである。こ
のため、リング発信器６１が停止する。それに従って、
ポンピング回路６２のポンピング動作も停止する。さら
に、トランジスタ６４１がオフしているので、ポンピン
グ回路６２からの昇圧電圧が出力ノードＮ５に供給され
ない。

【０２８８】一方、トランジスタ６３１がオンするの
で、外部電源電圧ｅｘｔＶｃｃよりもトランジスタ６３
１のしきい値電圧だけ低い電圧が外部電圧供給回路６３
から出力ノードＮ５に供給される。

【０２８９】次に、セルフリフレッシュ動作時にポンピ
ング回路６２からの電圧の供給を遮断する理由について
説明する。たとえば、セルフリフレッシュ動作時に内部
電源電圧ｉｎｔＶｃｃをたとえば１．５Ｖとすると、ワ
ード線の昇圧レベルは、たとえば２．２Ｖ以上必要であ
る。図１９の回路の場合は、外部電源電圧がたとえば
３．３Ｖであれば、この３．３Ｖからトランジスタ６３
のしきい値電圧だけ低い電圧は、２．５Ｖ程度とするこ
とが可能である。

【０２９０】したがって、ワード線の昇圧レベルは、前
述の２．２Ｖよりも高い２．５Ｖの電圧を確保できる。
このため、リング発信器６１およびポンピング回路６２
を停止させても支障はない。

【０２９１】このように、第９実施例ではセルフリフレ
ッシュ動作時にリング発信器６１およびポンピング回路
６２を停止し、昇圧電圧を、外部電源電圧ｅｘｔＶｃｃ
に基づく電圧で代用するため、セルフリフレッシュ動作
時の消費電流を低減できる。

【０２９２】第１０実施例 次に、第１０実施例について説明する。

【０２９３】第１０実施例は、第９実施例において説明
した外部電圧供給回路６３のその他の例である。

【０２９４】図２０は、第１０実施例による昇圧電圧発
生回路の外部電圧供給回路の構成を示す回路図である。

【０２９５】図２０を参照して、この外部電圧供給回路
６３０は、インバータ６３２およびＰＭＯＳトランジス
タ６３３を含む。トランジスタ６３３は、外部電源ノー
ドＮ１と出力ノードＮ５との間に接続される。インバー
タ６３２は、信号ＳＲＥを反転させてトランジスタ６３
３のゲートに与える。

【０２９６】この外部電圧供給回路６３０においては、
セルフリフレッシュ動作時にトランジスタ６３３がオン
する。これにより、出力ノードＮ５には、外部電源電圧
ｅｘｔＶｃｃと同じレベルの電圧が昇圧電圧として供給
される。

【０２９７】このように、セルフリフレッシュ動作時の
昇圧電圧が外部電源電圧ｅｘｔＶｃｃと同じレベルにな
るため、このような外部電圧供給回路６３０を備えた昇
圧電圧発生回路は、セルフリフレッシュ動作時にノーマ
ル動作時よりも低いレベルの内部電源電圧を発生するの
みならず、セルフリフレッシュ動作時にノーマル動作時
と同じレベルの内部電源電圧を発生する場合でも使用可
能である。

【０２９８】次に、セルフリフレッシュ動作時の昇圧電
圧を外部電源電圧ｅｘｔＶｃｃと同じレベルにすること
が妥当である理由について説明する。

【０２９９】たとえば、セルフリフレッシュ動作時の内
部電源電圧をノーマル動作時の場合と同じ２．５Ｖのレ
ベルにする場合、ワード線の昇圧レベルは、メモリセル
のトランスファーゲートトランジスタのしきい値電圧
（たとえば０．５Ｖ）だけ高い３．０Ｖ以上必要であ
る。

【０３００】図２０の外部電圧供給回路６３０を備えた
昇圧電圧発生回路では、外部電源電圧ｅｘｔＶｃｃがた
とえば３．３Ｖであれば、ワード線の昇圧レベルを３．
０Ｖ以上に確保できる。

【０３０１】このように第１０実施例においては、セル
フリフレッシュ動作時にリング発信器およびポンピング
回路を停止し、昇圧電圧を外部電源電圧と同じレベルの
電圧で代用するため、セルフリフレッシュ動作時の消費
電流を低減できる。

【０３０２】第１１実施例 次に、第１１実施例について説明する。

【０３０３】ＤＲＡＭの周辺回路を機能的に大きく類別
すると、周辺回路は、ＣＭＯＳ論理で動作するＣＭＯＳ
回路と、アナログ的に動作するアナログ回路とに分けら
れる。

【０３０４】前記ＣＭＯＳ回路は、かなり低い内部電源
電圧でも正常に動作するが、前記アナログ回路は、あま
りに低い内部電源電圧では正常に動作しない。

【０３０５】したがって、第１１実施例では、セルフリ
フレッシュ動作時の前記アナログ回路の動作の安定を図
るために、内部電源電圧の供給方法として、前記ＣＭＯ
Ｓ回路と前記アナログ回路との電源線を分離し、これら
の回路に異なる内部電源電圧を供給する例について説明
する。

【０３０６】図２１は、第１１実施例による周辺回路の
電源供給系の回路構成を示すブロック図である。

【０３０７】図２１においては、ＣＭＯＳ回路１１３，
１１３、アナログ回路１１４、第１の内部降圧回路１１
５および第２の内部降圧回路１１６が示される。このＣ
ＭＯＳ回路１１３，１１３およびアナログ回路１１４
は、周辺回路を構成する。

【０３０８】第１の内部降圧回路１１５は、第１の内部
電源電圧ｉｎｔＶｃｃ１を発生する。第１の内部降圧回
路１１５は、図１に示されるようなセルフリフレッシュ
イネーブル信号ＳＲＥを受け、その信号に応答してセル
フリフレッシュ動作時にノーマル動作時よりも第１の内
部電源電圧ｉｎｔＶｃｃ１を低く制御する。第２の内部
降圧回路１１６は、第２の内部電源電圧ｉｎｔＶｃｃ２
を発生する。第２の内部降圧回路１１６は、信号ＳＲＥ
を受け、その信号に応答して、セルフリフレッシュ動作
時にノーマル動作時よりも第２の内部電源電圧ｉｎｔＶ
ｃｃ２のレベルを低く制御する。

【０３０９】この第２の内部降圧回路１１６においてセ
ルフリフレッシュ動作時に発生する第２の内部電源電圧
ｉｎｔＶｃｃ２のレベルは、セルフリフレッシュ動作時
の第１の内部電源電圧ｉｎｔＶｃｃ１のレベルよりも高
いレベルに設定される。

【０３１０】第１の内部電源電圧ｉｎｔＶｃｃ１は、Ｃ
ＭＯＳ回路１１３に供給される。第２の内部電源電圧ｉ
ｎｔＶｃｃ２は、アナログ回路１１４に供給される。

【０３１１】次に、図２１に示される第１の内部降圧回
路１１５および第２の内部降圧回路１１６の動作につい
て説明する。図２２は、図２１の第１および第２の内部
降圧回路１１５および１１６の動作タイミングを示すタ
イミングチャートである。

【０３１２】図２２を参照して、ノーマル動作時におい
ては、第１の内部電源電圧ｉｎｔＶｃｃ１と第２の内部
電源電圧ｉｎｔＶｃｃ２とが同じレベル（たとえば３．
３Ｖ）に設定される。そして、セルフリフレッシュ動作
時には、信号ＳＲＥの立上りに応答して、第１の内部電
源電圧ｉｎｔＶｃｃ１が１．５Ｖまで下降される。一
方、第２の内部電源電圧ｉｎｔＶｃｃ２は、信号ＳＲＥ
の立上りに応答してたとえば２．０Ｖのレベルまで下降
される。

【０３１３】このように、第１および第２の内部電源電
圧ｉｎｔＶｃｃ１およびｉｎｔＶｃｃ２はともにセルフ
リフレッシュ動作時に下降されるが、第２の内部電源電
圧ｉｔｎＶｃｃ２は第１の内部電源電圧ｉｎｔＶｃｃ１
よりも高いレベルに設定されるため、セルフリフレッシ
ュ動作時におけるアナログ回路１１４の誤動作が防がれ
る。

【０３１４】このように、第１１実施例においては、周
辺回路におけるＣＭＯＳ回路およびアナログ回路に対し
てそれぞれに異なる内部降圧回路から内部電源電圧を供
給するようにし、かつ、セルフリフレッシュ動作時にお
けるアナログ回路の内部電源電圧がＣＭＯＳ回路の内部
電源電圧よりも高いレベルになるようにしたため、セル
フリフレッシュ動作時における消費電流の低減が実現で
きるとともに周辺回路の安定動作を確保することもでき
る。

【０３１５】なお、この第１１実施例においては、セル
フリフレッシュ動作時に内部電源電圧の下降制御を行な
うことにより電圧スイングのスイング幅を小さくした
が、これに限らず、第２実施例に示されるような接地電
位の上昇制御を行なってもよい。また、前記下降制御お
よび前記上昇制御を併用してもよい。

【０３１６】第１２実施例 次に、第１２実施例について説明する。

【０３１７】以上の実施例で説明したようにセルフリフ
レッシュ動作時の内部電源電圧のレベルをノーマル動作
時よりも低く制御する場合、そのセルフリフレッシュ動
作の終了後にノーマル動作を行なうときには、その際に
内部電源電圧がノーマル動作時のレベルに復帰している
か否かを外部のシステムにおいて確認する必要がある。

【０３１８】第１２実施例においては、そのような内部
電源電圧の復帰状態を示す信号を外部に出力する回路に
ついて説明する。

【０３１９】図２３は、セルフリフレッシュ動作終了後
の内部電源電圧の復帰状態を示す信号を外部に出力する
回路のブロック図である。

【０３２０】図２３を参照して、この回路は、タイミン
グ発生回路７０１、内部降圧回路７０２、比較回路７０
３、ＮＯＲゲート７０４およびＮＭＯＳトランジスタ７
０５を含む。なお、出力バッファ７０６は、データを出
力するためのバッファである。

【０３２１】タイミング発生回路７０１は、ｅｘｔ／Ｃ
ＡＳ信号の反転信号である信号ｅｘｔＣＡＳおよび信号
ＳＲＥを受け、それらの信号に応答して、出力信号を発
生する。タイミング発生回路７０１は、信号ｅｘｔＣＡ
ＳがＨレベルであり、かつ、信号ＳＲＥがＬレベルであ
る場合にのみ出力信号をＬレベルとし、それ以外の場合
には、出力信号をＨレベルとする。

【０３２２】内部降圧回路７０２は、内部電源電圧ｉｎ
ｔＶｃｃを発生する。比較回路７０３は、内部電源電圧
ｉｎｔＶｃｃと所定の基準電圧Ｖｒｅｆ０を受ける。こ
の基準電圧Ｖｒｅｆ０は、内部電源電圧ｉｎｔＶｃｃが
ノーマル動作時のレベルに復帰したことを判別するため
の基準レベルである。この基準電圧Ｖｒｅｆ０は、内部
降圧回路７０２の内部の基準電圧であってもよく、ま
た、それ以外の信号を用いてもよい。

【０３２３】比較回路７０３は、内部電源電圧ｉｎｔＶ
ｃｃが基準電圧Ｖｒｅｆ０以上になると出力信号をＬレ
ベルとし、内部電源電圧ｉｎｔＶｃｃが基準電圧Ｖｒｅ
ｆ０よりも低い場合には出力信号をＨレベルとする。

【０３２４】トランジスタ７０５は、外部電源ノードＮ
１とデータ出力ピンである出力ノードＮ６との間に接続
される。ＮＯＲゲート７０４は、比較回路７０３の出力
信号およびタイミング発生回路７０１の出力信号を受
け、それらの信号に応答する出力信号をトランジスタ７
０５のゲートに与える。

【０３２５】トランジスタ７０５は、ゲートに与えられ
る信号に応答して導通状態が変化する。出力ノードＮ６
の電位は、トランジスタ７０５が導通している場合にＨ
レベルとなる。これにより、外部出力信号ｅｘｔＤＱが
Ｈレベルとなる。このＨレベルは、外部電源電圧ｅｘｔ
Ｖｃｃに基づく電圧である。逆に、トランジスタ７０５
が導通していない場合には、出力ノードＮ６の電圧は、
ハイインピーダンス状態となり、外部出力信号ｅｘｔＤ
Ｑもハイインピーダンス状態となる。

【０３２６】次に、図２３の回路の動作について説明す
る。図２４は、図２３の回路の動作タイミングを示すタ
イミングチャートである。

【０３２７】図２３および図２４を参照して、セルフリ
フレッシュ動作の終了のトリガとなる信号ｅｘｔ／ＲＡ
ＳがＨレベルに立上ると、信号ＳＲＥがＬレベルに立下
る。それに応答して、内部電源電圧ｉｎｔＶｃｃが上昇
を開始する。その場合、信号ｉｎｔ／ＣＡＳがＬレベル
であるため、信号ｅｘｔＣＡＳがＨレベルであり、かつ
信号ＳＲＥがＬレベルであるという条件が満たされるの
で、タイミング発生回路７０１の出力信号がＬレベルに
なる。

【０３２８】その後、内部電源電圧ｉｎｔＶｃｃが基準
電圧Ｖｒｅｆ０以上になると、比較回路７０３の出力信
号がＬレベルになる。その時点で、トランジスタ７０５
がオンし、外部出力信号ｅｘｔＤＱがＨレベルに立上が
る。

【０３２９】その後、信号ｅｘｔ／ＣＡＳがＨレベルに
立上がるため、信号ｅｘｔＣＡＳがＬレベルになり、ト
ランジスタ７０５がオフする。これにより、外部出力信
号ｅｘｔＤＱがＬレベルに立下がる。

【０３３０】なお、内部電源電圧がノーマル動作時のレ
ベルに復帰した場合に、外部出力信号ｅｘｔＤＱをＨレ
ベルになるようにしたが、これに限らず、そのような場
合に外部出力信号ｅｘｔＤＱをＬレベルなどどのような
レベルにしてもよい。

【０３３１】このように、第１２実施例においては、セ
ルフリフレッシュ動作の終了後に内部電源電圧が通常動
作時のレベルに復帰した場合に所定レベルの信号が出力
されるため、外部のシステムにおいてそのような状態を
確認することができる。

【０３３２】なお、第１２実施例においては、セルフリ
フレッシュ動作時に内部降圧回路７０２によって内部電
源電圧を制御したが、これに限らず、実施例２に示され
るような接地電位の制御を行なってもよい。また、それ
らの制御を併用してもよい。

【０３３３】第１３実施例 次に、第１３実施例について説明する。この第１３実施
例においては、第１２実施例の変形例について説明す
る。図２５は、第１３実施例によるセルフリフレッシュ
動作終了後の内部電源電圧の復帰状態を示す信号を外部
に出力する回路のブロック図である。

【０３３４】図２５を参照して、この回路は、タイミン
グ発生回路７０１、トランジスタ７０７を含む。タイミ
ング発生回路７０１は、図２３におけるものと同じもの
である。

【０３３５】トランジスタ７０７は、内部電源ノードＮ
４と出力ノードＮ６との間に接続され、ゲートにタイミ
ング発生回路７０１の出力信号を受ける。トランジスタ
７０７は、ゲートに受ける信号のレベルに応答して導通
状態が変化する。

【０３３６】トランジスタ７０７がオンすると、外部出
力信号ｅｘｔＤＱはＨレベルとなる。一方、トランジス
タ７０７がオフしている状態では、外部出力信号ｅｘｔ
ＤＱがハイインピーダンス状態となる。したがって、外
部出力信号ｅｘｔＤＱは、内部電源電圧ｉｎｔＶｃｃに
依存するレベルの信号となる。

【０３３７】次に、図２５の回路の動作について説明す
る。図２６は、図２５の回路の動作タイミングを示すタ
イミングチャートである。図２６および図２５を参照し
て、信号ｅｘｔ／ＲＡＳがＨレベルに立上り、それに応
答して信号ＳＲＥがＬレベルに立下がると、それに応答
して内部電源電圧ｉｎｔＶｃｃが上昇を開始する。

【０３３８】その場合、信号ｅｘｔ／ＣＡＳがＬレベル
であるため、信号ｅｘｔＣＡＳがＨレベルであり、かつ
信号ＳＲＥがＬレベルになる。このため、タイミング発
生回路７０１の出力信号がＬレベルになる時点でトラン
ジスタ７０７がオンする。

【０３３９】したがって、外部出力信号ｅｘｔＤＱが内
部電源電圧ｉｎｔＶｃｃの増加に従って増加する。

【０３４０】その後、信号ｅｘｔ／ＣＡＳがＨレベルに
立上がるため、信号ｅｘｔ／ＣＡＳがＬレベルになり、
トランジスタ７０７がオフする。これにより外部出力信
号ｅｘｔＤＱがＬレベルに立下がる。

【０３４１】なお、外部出力信号ｅｘｔＤＱのレベル
は、内部電源電圧ｉｎｔＶｃｃのレベルと同じレベルと
なっているが、これに限らず、内部電源電圧ｉｎｔＶｃ
ｃからＮＭＯＳトランジスタのしきい値電圧分だけ低下
した電圧等、内部電源電圧ｉｎｔＶｃｃに追従して変動
するレベルの信号であればその他の信号でもよい。

【０３４２】このように、第１３実施例においては、第
１２実施例と同様にセルフリフレッシュ動作終了後に内
部電源電圧のレベルがノーマル動作時のレベルまで復帰
した状態を示す信号を出力するため、外部のシステムに
おいてそのような状態を確認することができる。

【０３４３】なお、この第１３実施例においては、セル
フリフレッシュ動作時に内部降圧回路によって内部電源
電圧を低くする制御をしたが、これに限らず、第２実施
例に示されるような接地電位の上昇制御を行なってもよ
い。また、これらの制御を併用してもよい。

【０３４４】第１４実施例 次に、第１４実施例について説明する。第１４実施例に
おいては、セルフリフレッシュ動作時に、内部電源電圧
を低下させる制御および接地電位を上昇させる制御を行
ない、その際に、１／２Ｖｃｃのレベルを変化させない
ようにする例について説明する。

【０３４５】図２７は、第１４実施例によるＤＲＡＭの
セルフリフレッシュに関する部分の回路図である。

【０３４６】図２７を参照して、このＤＲＡＭは、内部
降圧回路１０００、メモリセルアレイ１０１および疑似
ＧＮＤ発生回路２０００を含む。

【０３４７】内部降圧回路１０００は、基準電圧発生回
路１０１０、差動増幅回路１０２０およびＮＭＯＳトラ
ンジスタ１０３０を含む。

【０３４８】基準電圧発生回路１０１０は、ＰＭＯＳト
ランジスタ１０１１，１０１２，１０１８、ＮＭＯＳト
ランジスタ１０１７，１０１９、定電流源１０１３およ
び抵抗１０１４，１０１５，１０１６を含む。

【０３４９】外部電源ノードＮ１と接地ノードＮ２との
間に、トランジスタ１０１１および定電流源１０１３が
直列に接続される。外部電源ノードＮ１と接地ノードＮ
２との間には、トランジスタ１０１２、抵抗１０１４，
１０１５および１０１６も直列に接続される。抵抗１０
１５および１０１６の間のノードと、接地ノードＮ２と
の間にトランジスタ１０１７が接続される。

【０３５０】トランジスタ１０１１および１０１２のそ
れぞれのゲートが、トランジスタ１０１１および定電流
源１０１３の間のノードＮ１０に接続される。

【０３５１】トランジスタ１０３０は、外部電源ノード
Ｎ１と出力ノードＮ１００との間に接続される。トラン
ジスタ１０１２および抵抗１０１４の間のノードＮ１１
と、トランジスタ１０３０のゲートとの間にトランジス
タ１０１８が接続される。トランジスタ１０３０のゲー
トと、接地ノードＮ２との間にトランジスタ１０１９が
接続される。トランジスタ１０３０のゲートが受ける電
圧を、以下の説明においてリフレッシュ時基準電圧Ｖｒ
ｅｆＲと呼ぶ。

【０３５２】トランジスタ１０１７は、たとえば、図１
に示されるような信号ＳＲＥをゲートに受ける。トラン
ジスタ１０１８および１０１９は、信号ＳＲＥの反転信
号／ＳＲＥをそれぞれのゲートに受ける。

【０３５３】差動増幅回路１０２０は、差動増幅器１０
２１、ＰＭＯＳトランジスタ１０２２，１０２４および
ＮＭＯＳトランジスタ１０２３を含む。

【０３５４】差動増幅器１０２１は、負側入力端子がノ
ードＮ１２と接続され、正側入力端子が出力ノードＮ１
００と接続される。これにより、差動増幅器１０２１に
は、ノードＮ１２からノーマル時基準電圧ＶｒｅｆＮを
受けるとともに、出力ノードＮ１００から内部電源電圧
ｉｎｔＶｃｃＡを受ける。

【０３５５】外部電源ノードＮ１と出力ノードＮ１００
との間にトランジスタ１０２２が接続される。このトラ
ンジスタ１０２２は、ゲートに差動増幅器１０２１の出
力電圧を受ける。外部電源ノードＮ１と、トランジスタ
１０２２のゲートとの間にトランジスタ１０２４が接続
される。差動増幅器１０２１と接地ノードＮ２との間に
トランジスタ１０２３が接続される。トランジスタ１０
２３および１０２４のそれぞれは、ゲートに、信号／Ｓ
ＲＥを受ける。

【０３５６】このように構成された差動増幅回路１０２
０は、図１３に示されたものとほぼ同様の構成である。
したがって、この差動増幅回路１０２０は、内部電源電
圧ｉｎｔＶｃｃＡがノーマル時基準電圧ＶｒｅｆＮと一
致するように、内部電源電圧ｉｎｔＶｃｃＡを制御す
る。出力ノードＮ１００からメモリセルアレイ１０１に
内部電源電圧ｉｎｔＶｃｃＡが供給される。

【０３５７】このような内部降圧回路１０００は、信号
ＳＲＥがＬレベルである場合にノーマル時基準電圧Ｖｒ
ｅｆＮに基づく内部電源電圧ｉｎｔＶｃｃＡをメモリセ
ルアレイ１０１に供給する。一方、信号ＳＲＥがＨレベ
ルである場合に内部降圧回路１０００は、リフレッシュ
時基準電圧ＶｒｅｆＲに基づく内部電源電圧ｉｎｔＶｃ
ｃＡをメモリセルアレイ１０１に供給する。

【０３５８】疑似ＧＮＤ発生回路２０００は、ＰＭＯＳ
トランジスタ２００１，２００４、ＮＭＯＳトランジス
タ２００２および抵抗２００３を含む。外部電源ノード
Ｎ１と接地ノードＮ２との間にトランジスタ２００１、
２００２２および抵抗２００３が直列に接続される。

【０３５９】出力ノードＮ２００と接地ノードＮ２との
間にトランジスタ２００４が接続される。トランジスタ
２００４は、ゲートがトランジスタ２００２および抵抗
２００３の間のノードＮ１３に接続される。以下の説明
において、トランジスタ２００４のゲートが受ける電位
をＶＢＳＧと呼ぶ。トランジスタ２００１は、ゲートが
ノードＮ１０と接続される。トランジスタ２００２は、
ゲートに信号ＳＲＥを受ける。

【０３６０】このような疑似ＧＮＤ発生回路２０００
は、ノードＮ１３の電位ＶＢＳＧに応答する疑似ＧＮＤ
電位ＢＳＧをノードＮ２００からメモリセルアレイ１０
１に供給する。この疑似ＧＮＤ電位ＢＳＧは、信号ＳＲ
ＥがＨレベルである場合に、信号ＳＲＥがＬレベルであ
る場合よりも高い電位をメモリセルアレイ１０１に供給
する。

【０３６１】次に、図２７の回路の動作について説明す
る。以下の説明においては、抵抗１０１４、１０１５、
１０１６および２００３のそれぞれの抵抗値をＲ１、Ｒ
２、Ｒ３およびＲ４とする。ここでは、抵抗値Ｒ３およ
びＲ４が等しいと仮定する。また、トランジスタ１０３
０のしきい値電圧をＶｔｈ１とし、トランジスタ２００
４のしきい値電圧をＶｔｈ２とする。また、トランジス
タ１０１１、１０１２および２００１は、サイズが等し
いものとする。

【０３６２】図２７の回路においては、定電流源１０１
３が一定の電流ｉを発生する。トランジスタ１０１１，
１０１２および２００１の各々は、ゲートにノードＮ１
０の電位を受ける。このため、これらのトランジスタに
は等しい電流ｉが流れる。

【０３６３】まず、内部降圧回路１０００の動作につい
て説明する。内部降圧回路１０００は、ノーマル動作時
において次のように動作する。

【０３６４】この場合、信号ＳＲＥがＬレベルであり、
信号／ＳＲＥがＨレベルである。このため、基準電圧発
生回路１０１０においては、トランジスタ１０１７がオ
フする。したがって、ノーマル時基準電圧ＶｒｅｆＮ
は、ｉ（Ｒ２＋Ｒ３）となる。

【０３６５】この場合、トランジスタ１０１８がオフ
し、トランジスタ１０１９がオンするため、リフレッシ
ュ時基準電圧ＶｒｅｆＲは、接地電位となる。したがっ
て、トランジスタ１０３０がオンせず、このトランジス
タ１０３０を介した電圧が出力ノードＮ１００に供給さ
れない。

【０３６６】この場合、差動増幅回路１０２０において
は、トランジスタ１０２３がオンし、トランジスタ１０
２４がオフする。したがって、差動増幅回路１０２０が
動作する。このため、内部電源電圧ｉｎｔＶｃｃＡは、
差動増幅回路１０２０によって、下記（８）式に示され
るようなノーマル時基準電圧ＶｒｅｆＮに制御される。

【０３６７】 ｉｎｔＶｃｃＡ＝ＶｒｅｆＮ＝ｉ×（Ｒ２＋Ｒ３） …（８） 一方、セルフリフレッシュ動作時において内部降圧回路
１０００は、次のように動作する。この場合、信号ＳＲ
ＥがＨレベルであり、信号／ＳＲＥがＬレベルである。
このため、差動増幅回路１０２０においては、トランジ
スタ１０２３がオフし、トランジスタ１０２４がオンす
る。したがって、差動増幅回路１０２０が停止する。

【０３６８】この場合、基準電圧発生回路１０１０にお
いては、トランジスタ１０１７がオンし、抵抗１０１６
が短絡される。また、トランジスタ１０１８がオンし、
トランジスタ１０１９がオフするため、ノードＮ１１の
電圧がリフレッシュ時基準電圧ＶｒｅｆＲとしてトラン
ジスタ１０３０のゲートに供給される。

【０３６９】この場合のリフレッシュ時基準電圧Ｖｒｅ
ｆＲは、ｉ×（Ｒ１＋Ｒ２）となる。そして、そのリフ
レッシュ時基準電圧ＶｒｅｆＲからトランジスタ１０３
０のしきい値電圧Ｖｔｈ１だけ低い電圧が、出力ノード
Ｎ１００に内部電源電圧ｉｎｔＶｃｃＡとして供給され
る。したがって、この場合の内部電源電圧ｉｎｔＶｃｃ
Ａは、下記（９）式で表される値となる。

【０３７０】 ｉｎｔＶｃｃＡ＝ＶｒｅｆＲ−Ｖｔｈ１＝ｉ×（Ｒ１＋Ｒ２）−Ｖｔｈ１＝ｉ ×Ｒ２ …（９） したがって、セルフリフレッシュ動作時における内部電
源電圧ｉｎｔＶｃｃＡのレベルは、ノーマル動作時のレ
ベルよりもｉ×Ｒ３だけ低くなる。

【０３７１】次に、疑似ＧＮＤ発生回路２０００の動作
について説明する。まず、疑似ＧＮＤ電位ＢＳＧについ
て説明する。この疑似ＧＮＤ電位ＢＳＧは、下記（１
０）式で表される値となる。

【０３７２】ＢＳＧ＝ＶＢＳＧ＋Ｖｔｈ２ …（１０） 疑似ＧＮＤ発生回路２０００は、ノーマル動作時におい
て次のように動作する。この場合、トランジスタ２００
２がオフするため、電位ＶＢＳＧは、０Ｖとなる。した
がって、前記（１０）式に基づいて、疑似ＧＮＤ電位Ｂ
ＳＧは、Ｖｔｈ２のレベルになる。

【０３７３】一方、セルフリフレッシュ動作時において
は次のように動作する。この場合、トランジスタ２００
２がオンする。したがって、電位ＶＢＳＧは、ｉ×Ｒ４
となる。これにより、セルフリフレッシュ動作時の疑似
ＧＮＤ電位ＢＳＧは下記（１１）式で表される値とな
る。

【０３７４】ＢＳＧ＝ｉ×Ｒ４＋Ｖｔｈ２ …（１１） このように、セルフリフレッシュ動作時における疑似Ｇ
ＮＤ電位ＢＳＧのレベルは、ノーマル時のレベルよりも
ｉ×Ｒ４だけ上昇する。

【０３７５】この場合は、抵抗１０１６の抵抗値と抵抗
２００３の抵抗値とが等しいため、セルフリフレッシュ
動作時に低下する内部電源電圧ｉｎｔＶｃｃＡの低下の
幅と、疑似ＧＮＤ電位ＢＳＧの上昇幅とが等しくなる。
このため、セルフリフレッシュ動作時における１／２Ｖ
ｃｃのレベルは、ノーマル動作時における１／２Ｖｃｃ
のレベルと同じになる。

【０３７６】このように、第１４実施例による回路にお
いては、セルフリフレッシュ動作時の内部電源電圧ｉｎ
ｔＶｃｃＡのレベルがノーマル動作時のそのレベルより
も低く制御され、かつ、セルフリフレッシュ動作時の疑
似ＧＮＤ電位ＢＳＧのレベルがノーマル動作時のそのレ
ベルよりも高く制御される。

【０３７７】これにより、セルフリフレッシュ動作時の
電圧スイングのスイング幅がノーマル動作時よりも小さ
くなる。その結果、セルフリフレッシュ動作時の消費電
流が低減できる。

【０３７８】さらに、第１４実施例においては、電圧ス
イングのスイング幅を変化させる際に、１／２Ｖｃｃの
レベルが変化しない。この１／２Ｖｃｃのレベルは、デ
ータの読出および書込の基準となる電位である。したが
って、この１／２Ｖｃｃのレベルが、スイング幅の変化
時に変化しないことにより、第１４実施例では、電圧ス
イングのスイング幅の変化時にバンプの影響を受けなく
なり、動作が安定化される。

【０３７９】図２８は、図２７の回路により制御される
電圧スイングのスイング幅の一例を示す図である。図２
８においては、上段に、周辺回路についてのスイング幅
の変化の具体例が示され、下段に、メモリセルアレイ１
０１についてのスイング幅の変化の具体例が示される。

【０３８０】このように、メモリセルアレイ１０１にお
いては、電圧スイングのスイング幅が、ノーマル動作時
の２．０Ｖからセルフリフレッシュ動作時には、１．２
Ｖに変化させられる。一方、周辺回路のスイング幅は、
内部電源電圧ｉｎｔＶｃｃＰを低下させる場合について
示したが、これに限らず、少なくともメモリセルアレイ
１０１のスイング幅を小さくすればよく、周辺回路の内
部電源電圧ｉｎｔＶｃｃＰを低下させなくてもよい。

【０３８１】第１５実施例 次に、第１５実施例について説明する。第１５実施例
は、セルフリフレッシュ動作を行なう期間中の一定期間
にて電圧スイングのスイング幅を小さくする制御を行な
う場合において、そのスイング幅を減少させる前に、標
準のリフレッシュ周期よりも短いリフレッシュ周期でリ
フレッシュを実行させる例について説明する。

【０３８２】図２９は、第１５実施例によるＤＲＡＭの
セルフリフレッシュに関する部分の回路のブロック図で
ある。図２９を参照して、この回路には、タイミング発
生回路３０１１、内部ＲＡＳ発生回路３０２１，３０３
１、カウンタ回路３０４１、ＯＲゲート３０５０、内部
降圧回路１０００および疑似ＧＮＤ発生回路２０００が
含まれる。

【０３８３】タイミング発生回路３０１１は、信号ｅｘ
ｔ／ＲＡＳおよび信号ｅｘｔ／ＣＡＳを受け、これらの
信号に応答して信号ＳＲＥＦを発生する。

【０３８４】内部ＲＡＳ発生回路３０３１は、信号ＳＲ
ＥＦを受け、その信号に応答して、標準のリフレッシュ
周期よりもかなり短いリフレッシュ周期Ｔｃｕを規定す
るパルス信号である内部ＲＡＳ信号ｉｎｔＲＡＳ２を所
定期間発生する。

【０３８５】カウンタ回路３０４１は、信号ＳＲＥＦお
よび信号ｉｎｔＲＡＳ２を受け、これらの信号に応答し
て、信号ＳＲＥを発生する。カウンタ回路３０４１にお
いて、信号ＳＲＥは、次のように発生される。カウンタ
回路３０４１は、信号ＳＲＥＦの立上りから信号ｉｎｔ
ＲＡＳ２のカウントを開始し、そのカウント値が所定数
になると信号ＳＲＥをＨレベルに立上げる。そして、カ
ウンタ回路３０４１は、信号ＳＲＥＦの立下りに応答し
て信号ＳＲＥを立下げる。

【０３８６】内部ＲＡＳ発生回路３０２１は、信号ＳＲ
Ｅを受け、その信号に応答して、標準のリフレッシュ周
期Ｔｒｃを規定するパルス信号である内部ＲＡＳ信号ｉ
ｎｔＲＡＳ１を発生する。その信号ｉｎｔＲＡＳ１は、
信号ＳＲＥの立上りからその立下りまで出力される。

【０３８７】内部降圧回路１０００および疑似ＧＮＤ発
生回路２０００は、図２７に示されるものと同じもので
ある。したがって、これらは、信号ＳＲＥに応答して、
前述したようなスイング幅の制御を行なう。

【０３８８】信号ｉｎｔＲＡＳ１および信号ｉｎｔＲＡ
Ｓ２のそれぞれは、ＯＲゲート３００５を経て、内部ロ
ーアドレスストーブ信号ｉｎｔＲＡＳとして出力され
る。したがって、この信号ｉｎｔＲＡＳは、信号ｉｎｔ
ＲＡＳ１と信号ｉｎｔＲＡＳ２とが合成された信号とな
る。

【０３８９】次に、図２９の回路の動作について説明す
る。図３０は、セルフリフレッシュ動作時の図２９の回
路の動作タイミングを示すタイミングチャートである。
図３０を参照して、ＣＢＲタイミングの後、その状態が
所定期間（たとえば１００μｓ以上）保持されるとタイ
ミング発生回路３０１１により信号ＳＲＥＦがＨレベル
に立上げられ、セルフリフレッシュ動作の期間が開始す
る。それに応答して、内部ＲＡＳ発生回路３０３１が信
号ｉｎｔＲＡＳ２の出力を開始する。このために、信号
ｉｎｔＲＡＳが、短い周期Ｔｃｕの信号となる。

【０３９０】その後、カウンタ回路３０４１のカウント
アップにより、信号ＳＲＥＦに遅れて、信号ＳＲＥが立
上げられる。この信号ＳＲＥの立上りと同時に、信号ｉ
ｎｔＲＡＳ２の出力が停止されるとともに、内部ＲＡＳ
発生回路３０２１による信号ｉｎｔＲＡＳ１の出力が開
始される。したがって、信号ＳＲＥの立上りと同時に信
号ｉｎｔＲＡＳの周期が、短い周期Ｔｃｕから標準の周
期Ｔｒｃに切換わる。

【０３９１】また、信号ＳＲＥの立上りに応答して、内
部降圧回路１０００および疑似ＧＮＤ発生回路２０００
により、電圧スイングのスイング幅が小さくされる。そ
の後、信号ｅｘｔ／ＲＡＳがＨレベルに立上る。それに
応答して、信号ＳＲＥＦがＬレベルに立下がる。信号Ｓ
ＲＥＦの立下りに応答して、カウンタ回路３０４１によ
り信号ＳＲＥが立下げられる。

【０３９２】信号ＳＲＥの立下りに応答して、内部降圧
回路１０００および疑似ＧＮＤ発生回路２０００によ
り、電圧スイングのスイング幅がノーマル動作時の値ま
で増加させられる。この場合は、そのスイング幅がノー
マル動作時の値に復帰した時点で、セルフリフレッシュ
動作の期間が終了する。

【０３９３】このような第１５実施例においては、次の
ような効果が得られる。セルフリフレッシュ動作時の電
圧スイングのスイング幅が、ノーマル動作時のスイング
幅よりも小さく制御される。その結果、セルフリフレッ
シュ動作時の消費電流が低減できる。

【０３９４】また、セルフリフレッシュ動作の開始前に
おいて、メモリセルは、蓄積電荷が減少した厳しい状態
となっている。このため、セルフリフレッシュ動作が実
行される前においては、蓄積電荷が十分な状態が得られ
るように、外部からの複雑な制御によりリフレッシュが
行なわれるのが一般的である。

【０３９５】しかし、この第１５実施例によれば、電圧
スイングのスイング幅を小さくする前に、短周期でセル
フリフレッシュが行なわれるため、前述のような外部か
らの複雑な制御を必要としない。そして、セルフリフレ
ッシュ動作の期間の開始当初において、リフレッシュの
実力の初期化が行なえる。

【０３９６】さらに、このような短周期のセルフリフレ
ッシュによりメモリセルに十分な電荷が蓄積されるた
め、電圧スイングのスイング幅を減少させる際のバンプ
の影響を受けにくくすることができる。

【０３９７】第１６実施例 次に、第１６実施例について説明する。第１６実施例
は、セルフリフレッシュ動作を行なう期間中の一定期間
にて電圧スイングのスイング幅を小さくする制御を行な
う場合において、そのスイング幅をノーマル動作時の値
まで復帰させる前に、標準のリフレッシュ周期よりも短
いリフレッシュ周期でリフレッシュを実行させる例につ
いて説明する。

【０３９８】図３１は、第１６実施例によるＤＲＡＭの
セルフリフレッシュに関する部分の回路のブロック図で
ある。図３１の回路において図２９と同じ部分には同一
の参照符号を付し、その説明を省略する。

【０３９９】図３１を参照して、この回路には、タイミ
ング発生回路３０１１、内部ＲＡＳ発生回路３０２２，
３０３２、カウンタ回路３０４２、ＯＲゲート３０５
０、内部降圧回路１０００および疑似ＧＮＤ発生回路２
０００が含まれる。

【０４００】内部ＲＡＳ発生回路３０２２は、信号ＳＲ
ＥＦを受け、その信号に応答して、標準のリフレッシュ
周期Ｔｒｃを規定するパルス信号である内部ＲＡＳ信号
ｉｎｔＲＡＳ１を発生する。その信号ｉｎｔＲＡＳ１
は、信号ＳＲＥＦの立上りからその立下りまで出力され
る。

【０４０１】内部ＲＡＳ発生回路３０３２は、信号信号
ＳＲＥを受け、その信号に応答して、標準のリフレッシ
ュ周期Ｔｒｃよりもかなり短いリフレッシュ周期Ｔｃｕ
を規定するパルス信号である内部ＲＡＳ信号ｉｎｔＲＡ
Ｓ２を所定期間発生する。

【０４０２】カウンタ回路３０４２は、信号ＳＲＥＦお
よび信号ｉｎｔＲＡＳ２を受け、それらの信号に応答し
て信号ＳＲＥを発生する。カウンタ３０４２において信
号ＳＲＥは、次のように発生される。カウンタ３０４２
は、信号ＳＲＥＦの立上りに応答して信号ＳＲＥをＨレ
ベルに立上げる。そして、信号ＳＲＥＦの立下りから、
信号ｉｎｔＲＡＳ２のカウントを開始し、そのカウント
値が所定数になると信号ＳＲＥをＬレベルに立下げる。

【０４０３】次に、図３１の回路の動作について説明す
る。図３２は、セルフリフレッシュ動作時の図３１の回
路の動作タイミングを示すタイミングチャートである。

【０４０４】図３２を参照して、信号ＳＲＥＦの立上り
に応答して、内部ＲＡＳ発生回路３０２２が信号ｉｎｔ
ＲＡＳ１の出力を開始する。このために、信号ｉｎｔ／
ＲＡＳが標準の周期Ｔｒｃの信号となる。それととも
に、信号ＳＲＥＦの立上りに応答して、カウンタ回路３
０４２が信号ＳＲＥをＨレベルに立上げる。

【０４０５】そして、信号ＳＲＥの立上りに応答して、
内部降圧回路１０００および疑似ＧＮＤ発生回路２００
０により、電圧スイングのスイング幅が小さくされる。

【０４０６】その後、信号ｅｘｔ／ＲＡＳがＨレベルに
立上る。それに応答して、信号ＳＲＥＦがＬレベルに立
下がる。信号ＳＲＥＦの立下りに応答して、信号ｉｎｔ
ＲＡＳ１の出力が停止するとともに、内部ＲＡＳ発生回
路３０３２により信号ｉｎｔＲＡＳ２の出力が開始され
る。したがって、信号ＳＲＥＦの立下りに応答して、信
号ｉｎｔ／ＲＡＳの周期が、標準の周期Ｔｒｃから短い
周期Ｔｃｕに切換わる。

【０４０７】また、信号ＳＲＥＦの立下りに応答して、
カウンタ回路３０４２が信号ｉｎｔＲＡＳ２のカウント
を開始する。その後、カウンタ回路３０４２のカウント
アップにより、信号ＳＲＥがＬレベルに立下がる。

【０４０８】この信号ＳＲＥの立下りに応答して、内部
降圧回路１０００および疑似ＧＮＤ発生回路２０００に
より、電圧スイングのスイング幅が、ノーマル動作時の
値まで復帰するように増加させられる。この場合、信号
ｉｎｔＲＡＳの短い周期Ｔｃｕの期間の終了と同時に電
圧スイングのスイング幅の増加が開始されることにな
る。

【０４０９】このようにスイング幅がノーマル動作時の
値に復帰した時点でセルフリフレッシュ動作の期間が終
了する。

【０４１０】このような第１６実施例においては、次の
ような効果が得られる。セルフリフレッシュ動作時の電
圧スイングのスイング幅の制御により、第１５実施例と
同様にセルフリフレッシュ動作時の消費電流が低減でき
る。

【０４１１】また、電圧スイングのスイング幅をノーマ
ル動作時の値まで増加させる前において、一部のメモリ
セルは、蓄積電荷が減少した状態となっている。このた
め、前記一部のメモリセルにおいては、そのままの状態
で電圧スイングのスイング幅が増加させられると、バン
プの影響を受けやすい。

【０４１２】しかし、この第１６実施例によれば、電圧
スイングのスイング幅を増加させる前に短周期でセルフ
リフレッシュが行なわれるため、スイング幅の増加前に
すべてのメモリセルが十分な蓄積電荷を有する状態とな
る。したがって、電圧スイングのスイング幅を増加させ
る際にバンプの影響を受けにくくなる。

【０４１３】第１７実施例 次に、第１７実施例について説明する。第１７実施例
は、セルフリフレッシュ動作を行なう期間中の一定期間
にて電圧スイングのスイング幅を小さくする制御を行な
う場合において、そのスイング幅をノーマル動作時の値
まで復帰させた後に、標準のリフレッシュ周期よりも短
いリフレッシュ周期でリフレッシュを実行させる例につ
いて説明する。

【０４１４】図３３は、第１７実施例によるＤＲＡＭの
セルフリフレッシュに関する部分の回路のブロック図で
ある。図３３において、図２９と同じ部分には同一の参
照符号を付し、その説明を省略する。

【０４１５】図３３を参照して、この回路には、タイミ
ング発生回路３０１２、内部ＲＡＳ発生回路３０２３，
３０３３、ＯＲゲート３０５０、遅延回路３０６１、内
部降圧回路１０００および疑似ＧＮＤ発生回路２０００
が含まれる。

【０４１６】タイミング発生回路３０１２は、信号ｅｘ
ｔ／ＲＡＳおよび信号ｅｘｔ／ＣＡＳを受け、これらの
信号に応答して信号ＳＲＥを発生する。

【０４１７】内部ＲＡＳ発生回路３０２３は、信号ＳＲ
Ｅを受け、その信号に応答して、周期Ｔｒｃを規定する
内部ＲＡＳ信号ｉｎｔＲＡＳ１を発生する。その信号ｉ
ｎｔＲＡＳ１は、信号ＳＲＥの立上りからその立下りま
で出力される。

【０４１８】遅延回路３０６１は、信号ＳＲＥを、所定
期間遅延させて内部ＲＡＳ発生回路３０３３に与える。
内部ＲＡＳ発生回路３０３３は、遅延した信号ＳＲＥを
受け、その信号に応答して周期Ｔｃｕを規定する内部Ｒ
ＡＳ信号ｉｎｔＲＡＳ２を発生する。その信号ｉｎｔＲ
ＡＳ２は、遅延した信号ＳＲＥの立下りから所定期間発
生される。

【０４１９】次に、図３３の回路の動作について説明す
る。図３４は、セルフリフレッシュ動作時の図３３の回
路の動作タイミングを示すタイミングチャートである。

【０４２０】図３３を参照して、ＣＢＲタイミングの
後、タイミング発生回路３０１２により信号ＳＲＥがＨ
レベルに立上げられる。この場合のセルフリフレッシュ
動作の期間は、ＣＢＲタイミングの後、その状態が所定
期間（たとえば１００μｓ以上）継続した時点から始ま
る。

【０４２１】信号ＳＲＥの立上りに応答して、内部ＲＡ
Ｓ発生回路３０２３が信号ｉｎｔＲＡＳ１の出力を開始
する。このために、信号ｉｎｔ／ＲＡＳが標準の周期Ｔ
ｒｃの信号となる。

【０４２２】それとともに、信号ＳＲＥＦの立上りに応
答して、内部降圧回路１０００および疑似ＧＮＤ発生回
路２０００により、電圧スイングのスイング幅が小さく
される。

【０４２３】その後、信号ｅｘｔ／ＲＡＳがＨレベルに
立上る。それに応答して、信号ＳＲＥがＬレベルに立下
がる。その信号ＳＲＥの立下りに応答して、信号ｉｎｔ
ＲＡＳ１の出力が停止する。それとともに、内部降圧回
路１０００および疑似ＧＮＤ発生回路２０００により電
圧スイングのスイング幅が、ノーマル動作時の値まで増
加を開始させられる。

【０４２４】遅延回路３０６１は、電圧スイングのスイ
ング幅の増加開始から終了までの期間だけ信号ＳＲＥを
遅延させる。したがって、内部ＲＡＳ発生回路３０３３
に与えられる遅延した信号ＳＲＥは、電圧スイングの増
加が終了した時点でＬレベルに立下がる。

【０４２５】内部ＲＡＳ発生回路３０３３では、与えら
れる信号ＳＲＥの立下りに応答して、信号ｉｎｔＲＡＳ
２の出力を開始する。したがって、信号ｉｎｔ／ＲＡＳ
は、電圧スイングのスイング幅の増加が終了した時点か
ら所定期間短い周期Ｔｃｕの信号となる。

【０４２６】このような信号ｉｎｔＲＡＳ２の出力が停
止した時点で、この場合のセルフリフレッシュ動作の期
間が終了する。

【０４２７】このような第１７実施例においては、次の
ような効果が得られる。セルフリフレッシュ動作時の電
圧スイングのスイング幅の制御により、セルフリフレッ
シュ動作時の消費電流が低減できる。

【０４２８】また、セルフリフレッシュ動作からノーマ
ル動作に移行する前に、メモリセルの一部は、蓄積電荷
が減少した厳しい状態となっている。このため、セルフ
リフレッシュ動作からノーマル動作に移行する前におい
ては、すべてのメモリセルが十分な蓄積電荷を有する状
態が実現できるように、外部からの制御によりリフレッ
シュが行なわれるのが一般的である。

【０４２９】しかし、この第１７実施例によれば、電圧
スイングのスイング幅の増加が完了した後に、短周期で
セルフリフレッシュが行なわれるため、前述のような外
部からの複雑な制御を必要としない。そして、このため
に、セルフリフレッシュ動作の終了直前において、リフ
レッシュの実力の初期化が行なえる。

【０４３０】第１８実施例 次に、第１８実施例について説明する。第１８実施例
は、セルフリフレッシュ動作を行なう期間中の一定期間
にて電圧スイングのスイング幅を小さくする制御を行な
う場合において、そのスイング幅を減少させた直後に、
標準のリフレッシュ周期よりも短いリフレッシュ周期で
リフレッシュを実行させる例について説明する。

【０４３１】図３５は、第１８実施例によるＤＲＡＭの
セルフリフレッシュに関する部分の回路のブロック図で
ある。図３５において、図３３と同じ部分には同一の参
照符号を付し、その説明を省略する。

【０４３２】図３５を参照して、この回路には、タイミ
ング発生回路３０１２、内部ＲＡＳ発生回路３０２４，
３０３４、カウンタ回路３０４３、ＯＲゲート３０５
０、遅延回路３０６２、内部降圧回路１０００および疑
似ＧＮＤ発生回路２０００が含まれる。

【０４３３】内部ＲＡＳ発生回路３０３４は、信号ＳＲ
Ｅを受け、その信号に応答して、短いリフレッシュ周期
Ｔｃｕを規定するパルス信号であるｉｎｔＲＡＳ２を所
定期間発生する。

【０４３４】遅延回路３０６２は、信号ＳＲＥを、電圧
スイングのスイング幅の減少開始から終了までの期間と
同じ期間だけ遅延させた信号ＳＲＥＤを発生する。内部
ＲＡＳ発生回路３０３４は、信号ＳＲＥＤを受け、その
信号に応答して、短いリフレッシュ周期Ｔｃｕを規定す
るパルス信号である信号ｉｎｔＲＡＳ２を所定期間発生
する。

【０４３５】カウンタ回路３０４３は、信号ＳＲＥＤお
よび信号ｉｎｔＲＡＳ２を受け、それらの信号に応答し
て、内部ＲＡＳ発生回路３０２４を動作させるための信
号ＳＲＥＤ１を発生する。

【０４３６】カウンタ回路３０４３において、信号ＳＲ
ＥＤ１は、次のように発生される。カウンタ回路３０４
３は、信号ＳＲＥＤの立上りから、信号ｉｎｔＲＡＳ２
のカウントを開始し、そのカウント値が所定数になると
信号ＳＲＥＤ１をＨレベルに立上げる。そして、カウン
タ回路３０４３は、信号ＳＲＥＤの立下がりに応答して
信号ＳＲＥＤ１を立下げる。

【０４３７】内部ＲＡＳ発生回路３０２４は、信号ＳＲ
ＥＤ１を受け、その信号に応答して、標準のリフレッシ
ュ周期Ｔｒｃを規定するパルス信号である信号ｉｎｔＲ
ＡＳ１を発生する。その信号ｉｎｔＲＡＳ１は、信号Ｓ
ＲＥＤ１の立上りからその立下りまで出力される。

【０４３８】次に、図３５の回路の動作について説明す
る。図３６は、セルフリフレッシュ動作時の図３５の回
路の動作タイミングを示すタイミングチャートである。
図３６を参照して、ＣＢＲタイミングの後、その状態が
所定期間継続されると、タイミング発生回路３０１２に
より信号ＳＲＥがＨレベルに立上げられ、セルフリフレ
ッシュ動作の期間が開始する。

【０４３９】信号ＳＲＥの立上りに応答して、内部降圧
回路１０００および疑似ＧＮＤ発生回路２０００により
電圧スイングのスイング幅の減少が開始される。そのス
イング幅の減少の終了と同時に信号ＳＲＥＤがＨレベル
に立上る。

【０４４０】信号ＳＲＥＤの立上りに応答して、内部Ｒ
ＡＳ発生回路３０３４が、信号ｉｎｔＲＡＳ２の出力を
開始する。このために、信号ｉｎｔ／ＲＡＳが、短い周
期Ｔｃｕの信号となる。

【０４４１】その後、カウンタ回路３０４３のカウント
アップにより、信号ＳＲＥＤ１が立上る。この信号ＳＲ
ＥＤ１の立上りと同時に、信号ｉｎｔＲＡＳ２の出力が
停止するとともに、内部ＲＡＳ発生回路３０２４により
信号ｉｎｔＲＡＳ１の出力が開始される。したがって、
信号ＳＲＥＤ１の立上りと同時に、信号ｉｎｔＲＡＳの
周期が、短い周期Ｔｃｕから標準の周期Ｔｒｃに切換わ
る。

【０４４２】その後、信号ｅｘｔ／ＲＡＳの立上りに応
答して、信号ＳＲＥがＬレベルに立下がる。それに応答
して、内部降圧回路１０００および疑似ＧＮＤ発生回路
２０００により、電圧スイングのスイング幅がノーマル
動作時の値まで増加させられる。また、信号ＳＲＥの立
下りに遅延して信号ＳＲＥＤ１が立下がる。その立下り
に応答して、信号ｉｎｔＲＡＳ１の出力が停止される。

【０４４３】この場合は、電圧スイングのスイング幅が
ノーマル動作時の値に復帰した時点で、セルフリフレッ
シュ動作の期間が終了する。

【０４４４】このような第１８実施例においては、次の
ような効果が得られる。セルフリフレッシュ動作時の開
始当初において、メモリセルに十分な電荷が蓄積された
状態が実現できる。これにより、その時点で、リフレッ
シュの実力の初期化が行なえる。

【０４４５】なお、この第１８実施例においては、短い
周期でのセルフリフレッシュを、電圧スイングのスイン
グ幅の減少終了直後に実行したが、これに限らず、この
ような短い周期のセルフリフレッシュは、電圧スイング
のスイング幅を変更しない場合のセルフリフレッシュ動
作の開始当初に行なっても、同様に、リフレッシュの実
力の初期化を行なうことができる。

【０４４６】

【発明の効果】請求項１に記載の本発明によれば、セル
フリフレッシュ動作時に、内部電源電位差発生手段によ
り発生される内部電源電位差は、通常動作時よりも電位
スイングのスイング幅が小さくなるような電位差にされ
る。したがって、内部回路における容易な制御によって
セルフリフレッシュ動作時の消費電流を低減することが
できる。

【０４４７】請求項２に記載の本発明によれば、セルフ
リフレッシュ動作時に内部電源電圧発生手段により発生
される内部電源電圧は、通常動作時よりも低くされる。
したがって、内部回路における容易な制御によってセル
フリフレッシュ動作時の消費電流を低減することができ
る。

【０４４８】請求項３に記載の本発明によれば、セルフ
リフレッシュ動作の開始時に内部電源電位差が第１の電
位差から第２の電位差まで減少される制御が行なわれ、
セルフリフレッシュ動作の終了時に内部電源電位差が第
２の電位差から第１の電位差まで増加される制御が行な
われる。したがって、セルフリフレッシュ動作におい
て、通常動作時よりも内部電源電位差が減少される。こ
のため、内部回路における容易な制御によってセルフリ
フレッシュ動作時の消費電流を低減できる。

【０４４９】請求項４に記載の本発明によれば、内部電
源電位差が減少される期間と、内部電源電位差が増加さ
れる期間とが異なるため、内部電源電位差の減少期間お
よび増加期間のそれぞれに適した動作の安定化を図るこ
とができる。

【０４５０】請求項５に記載の本発明によれば、内部電
源電位差の減少期間および増加期間に対応して設定され
る第１および第２のセルフリフレッシュ周期は、第３の
セルフリフレッシュ周期よりも短い。したがって、内部
電源電位差の増加期間および減少期間においては、保持
期間よりも短い周期でセルフリフレッシュが行なわれ
る。このため、内部電源電位差の増加期間および減少期
間におけるメモリセルの蓄積電荷の低下に起因するバン
プ等の影響を受けにくくすることができ、その結果、動
作を安定化することができる。

【０４５１】請求項６に記載の本発明によれば、第１の
リフレッシュ周期と第２のリフレッシュ周期とが異なる
ため、内部電源電位差の増加および減少のそれぞれに適
した周期でのリフレッシュが実行でき、請求項５に記載
の発明よりもさらに動作を安定化することができ。

【０４５２】請求項７に記載の本発明によれば、内部電
源電位差の減少および増加のそれぞれが複数段階で行な
われるため、内部電源電位差が急激に変化しない。した
がって、バンプ等により動作が不安定化される、内部電
源電位差の増加期間および減少期間のそれぞれの動作
が、安定化できる。

【０４５３】請求項８に記載の本発明によれば、内部電
源電位差のステップ状の減少および増加のそれぞれの１
段階が、すべてのメモリセルがリフレッシュされる周期
の倍数であるため、内部電源電位差の増加期間および減
少期間のバンプ等の影響を減少させることができ、それ
ぞれの動作を安定化することができる。

【０４５４】請求項９に記載の本発明によれば、セルフ
リフレッシュ期間規定信号に応答してトランジスタ手段
がオンすると、抵抗手段の抵抗値が減少する。このた
め、その場合には、出力ノードの電圧、すなわち、内部
電源電圧の基準電圧が減少する。これにより、内部電源
電圧が減少する。したがって、セルフリフレッシュ動作
時の消費電流を低減することができる。

【０４５５】請求項１０に記載の本発明によれば、セル
フリフレッシュ動作時において、供給停止手段によって
セルフリフレッシュ動作時に使用されない第２の基準電
圧供給手段が停止される。これにより、セルフリフレッ
シュ動作時の消費電流を低減することができる。

【０４５６】請求項１１に記載の本発明によれば、セル
フリフレッシュ動作時においては、差動増幅手段の動作
が停止され、Ｎチャネルトランジスタが導通させられ
る。Ｎチャネルトランジスタが導通すると、外部電源電
圧に基づく内部電源電圧が電圧出力ノードに供給され
る。したがって、セルフリフレッシュ動作のスタンバイ
時にも電流を消費する差動増幅手段がセルフリフレッシ
ュ時に停止されるので、セルフリフレッシュ動作時にお
ける消費電流が低減できる。

【０４５７】請求項１２に記載の本発明によれば、メモ
リセルアレイと周辺回路とで別の内部電源電圧を供給可
能である。このため、特に、セルフリフレッシュ時にお
いて、メモリセルアレイおよび周辺回路のそれぞれを最
適な内部電源電圧で作動させることができる。

【０４５８】請求項１３に記載の本発明によれば、セル
フリフレッシュ動作時に、リング発信手段の発信するパ
ルス信号の周波数が通常動作時よりも低くされる。この
ため、ポンピング手段のポンピング周波数が低くなる。
したがって、セルフリフレッシュ動作時の消費電流を低
減することができる。

【０４５９】請求項１４に記載の本発明によれば、セル
フリフレッシュ動作時にリング発信手段の動作が停止さ
れ、それに従って、ポンピング手段の動作も停止され、
別の供給経路から昇圧電圧が供給されるため、セルフリ
フレッシュ時の消費電流を低減することができる。

【０４６０】請求項１５に記載の本発明によれば、請求
項１４に記載の基準電源電圧として外部電源電圧が用い
られる。これにより、Ｎチャネルトランジスタにより外
部電源電圧よりもしきい値電圧分だけ低い電圧を昇圧電
圧にすることができる。

【０４６１】請求項１６に記載の本発明によれば、セル
フリフレッシュ動作時にリング発振手段の動作が停止さ
れ、それに従ってポンピング手段の動作も停止され、別
の供給経路から昇圧電圧が供給されるためセルフリフレ
ッシュ動作時の消費電流を低減することができる。さら
に、この装置は、昇圧電圧が外部電源電圧のレベルとな
るため、セルフリフレッシュ動作を通常動作よりも低い
内部電源電圧で行なう場合のみならず、セルフリフレッ
シュ動作を通常動作時と同じレベルの内部電源電圧で行
なう場合にも用いることができる。

【０４６２】請求項１７に記載の本発明によれば、ＣＭ
ＯＳ回路およびアナログ回路には、それぞれに対応する
第１および第２の内部電源電圧供給手段から第１および
第２の内部電源電圧が供給される。第１および第２の内
部電源電圧のそれぞれは、セルフリフレッシュ時に、通
常動作時よりも低い電圧にされる。これにより、セルフ
リフレッシュ動作時の消費電流を低減できる。

【０４６３】さらに、内部電源電圧の供給源が異なるた
め、セルフリフレッシュ時の第１および第２の内部電源
電圧をＣＭＯＳ回路およびアナログ回路の各々の安定動
作に最適な電圧にすることができ、このようにすれば、
ＣＭＯＳ回路およびアナログ回路を安定して動作させる
ことができる。

【０４６４】請求項１８に記載の本発明によれば、セル
フリフレッシュ動作の終了時においては、内部電源電位
差が通常動作時のレベルに復帰する場合に、その内部電
源電位差が所定値と同じ、もしくは同程度になると、比
較手段の出力信号が活性化される。そして、その活性化
に応答して外部出力手段により所定レベルの信号が外部
に出力される。

【０４６５】したがって、セルフリフレッシュ動作の終
了後、内部電源電位差が通常動作時の電位差に復帰した
ことを外部にて知ることができる。

【０４６６】請求項１９に記載の本発明によれば、セル
フリフレッシュ動作時の内部電源電位差が通常動作時の
その電位差よりも小さくされるため、セルフリフレッシ
ュ動作時の消費電流を低減できる。また、その場合にお
ける第１の内部電源電位の変化幅と、第２の内部電源電
位の変化幅とが等しく、かつ、それらが逆に変化するた
め、セルフリフレッシュ動作時における電位スイングの
中心値である内部電源電位差の１／２のレベルの値が、
通常動作時のその値に対して変化しないようにすること
ができる。

【０４６７】このように、セルフリフレッシュ動作時に
内部電源電位差を変化させても、内部電源電位差の１／
２のレベルの値が変化しないため、内部電源電位差の変
化時におけるバンプの影響をなくすことができる。

【０４６８】請求項２０に記載の本発明によれば、セル
フリフレッシュ動作時において、少なくとも一定期間、
内部電源電位差が通常動作時のその電位差よりも小さく
される。したがって、セルフリフレッシュ動作時の消費
電流を低減することができる。

【０４６９】また、内部電源電位差の減少前において、
標準の周期よりも短いリフレッシュ周期でセルフリフレ
ッシュが行なわれるため、内部電源電位差を減少させる
前にリフレッシュの実力の初期化が行なえる。それとと
もに、内部電源電位差を減少させる場合におけるバンプ
の影響を受けにくくすることができ、その結果、動作を
安定化することができる。

【０４７０】さらに、セルフリフレッシュ動作の開始時
において短い周期でセルフリフレッシュが実行されるた
め、リフレッシュ動作の開始時に要求されるリフレッシ
ュの実力に関する条件を、複雑な外部制御を行なうこと
なく満足させることができる。

【０４７１】請求項２１に記載の本発明によれば、セル
フリフレッシュ動作時において、内部電源電位差が、少
なくとも一定期間、通常動作時のその電位差よりも小さ
くさえる。したがって、セルフリフレッシュ動作時の消
費電流を低減することができる。

【０４７２】また、内部電源電位差を通常動作時の値ま
で増加させる前において標準よりも短いリフレッシュ周
期でセルフリフレッシュが実行されるため、その時点
で、リフレッシュの実力の初期化を行なうことができ
る。それとともに、内部電源電位差を増加させる場合に
おけるバンプの影響を受けにくくすることができ、その
結果、動作を安定化することができる。

【０４７３】請求項２２に記載の本発明によれば、セル
フリフレッシュ動作時において、内部電源電位差が、少
なくとも一定期間、通常動作時のその電位差よりも小さ
くさえる。したがって、セルフリフレッシュ動作時の消
費電流を低減することができる。

【０４７４】また、内部電源電位差の増加完了後におい
て、標準よりも短いリフレッシュ周期でセルフリフレッ
シュが実行されるため、その時点で、リフレッシュの実
力の初期化を行なうことができる。

【０４７５】このように、セルフリフレッシュ動作の終
了前において、短いリフレッシュ周期でセルフリフレッ
シュが実行されるため、リフレッシュ動作の終了時に要
求されるリフレッシュの実力に関する条件を複雑な外部
制御を行なうことなく満足させることができる。

【０４７６】請求項２３に記載の本発明によれば、セル
フリフレッシュ動作の開始当初の所定機関において、標
準よりも短いリフレッシュ周期でセルフリフレッシュが
実行されるため、その時点で、リフレッシュの実力の初
期化を行なうことができる。

【図面の簡単な説明】

【図１】第１実施例によるＤＲＡＭのセルフリフレッシ
ュに関する部分の回路のブロック図である。

【図２】第１実施例による内部ＲＡＳ発生回路の構成を
示す回路図である。

【図３】第１実施例による内部降圧回路の構成を示す回
路図である。

【図４】セルフリフレッシュ動作時の図１の回路の動作
タイミングを示すタイミングチャートである。

【図５】第２実施例によるＤＲＡＭのセルフリフレッシ
ュに関連する部分の回路のブロック図である。

【図６】第３実施例によるＤＲＡＭのセルフリフレッシ
ュに関連する部分の回路のブロック図である。

【図７】内部ＲＡＳ発生回路の構成を示すブロック図で
ある。

【図８】セルフリフレッシュ動作時の図６の回路の動作
タイミングを示すタイミングチャートである。

【図９】第４実施例によるＤＲＡＭのセルフリフレッシ
ュに関連する部分の回路のブロック図である。

【図１０】第４実施例による内部降圧回路の構成を示す
回路図である。

【図１１】セルフリフレッシュ動作時の図９の回路の動
作タイミングを示すタイミングチャートである。

【図１２】第５実施例による内部降圧回路の基準電圧発
生回路の構成を示すブロック図である。

【図１３】第６実施例による内部降圧回路の構成を示す
回路図である。

【図１４】図１３の内部降圧回路の基準電圧および内部
電源電圧の一例を示す図である。

【図１５】第７実施例によるＤＲＡＭのセルフリフレッ
シュに関連する部分の回路のブロック図である。

【図１６】図１５の周辺回路およびメモリセルアレイの
各々の内部電源電圧の制御方法を示す図である。

【図１７】図１５の周辺回路およびメモリセルアレイの
各々の内部電源電圧の制御方法を示す図である。

【図１８】第８実施例による昇圧電圧発生回路の構成を
示す回路図である。

【図１９】第９実施例による昇圧電圧発生回路の構成を
示す回路図である。

【図２０】第１０実施例よる昇圧電圧発生回路の外部電
圧供給回路の構成を示す回路図である。

【図２１】第１１実施例による周辺回路の電源供給系の
回路構成を示すブロック図である。

【図２２】図２１の第１および第２の内部降圧回路の動
作タイミングを示すタイミングチャートである。

【図２３】第１２実施例によるセルフリフレッシュ終了
後の内部電源電圧の復帰状態を示す信号を外部に出力す
る回路のブロック図である。

【図２４】図２３の回路の動作タイミングを示すタイミ
ングチャートである。

【図２５】第１３実施例によるセルフリフレッシュ終了
後の内部電源電圧の復帰状態を示す信号を外部に出力す
る回路のブロック図である。

【図２６】図２５の回路の動作タイミングを示すタイミ
ングチャートである。

【図２７】第１４実施例によるＤＲＡＭのセルフリフレ
ッシュに関する部分の回路図である。

【図２８】図２７の回路により制御される電圧スイング
のスイング幅の一例を示す図である。

【図２９】第１５実施例によるＤＲＡＭのセルフリフレ
ッシュに関する部分の回路のブロック図である。

【図３０】セルフリフレッシュ動作時の図２９の回路の
動作タイミングを示すタイミングチャートである。

【図３１】第１６実施例によるＤＲＡＭのセルフリフレ
ッシュに関する部分の回路のブロック図である。

【図３２】セルフリフレッシュ動作時の図３１の回路の
動作タイミングを示すタイミングチャートである。

【図３３】第１７実施例によるＤＲＡＭのセルフリフレ
ッシュに関する部分の回路のブロック図である。

【図３４】セルフリフレッシュ動作時の図３３の回路の
動作タイミングを示すタイミングチャートである。

【図３５】第１８実施例によるＤＲＡＭのセルフリフレ
ッシュに関する部分の回路のブロック図である。

【図３６】セルフリフレッシュ動作時の図３５の回路の
動作タイミングを示すタイミングチャートである。

【図３７】従来のセルフリフレッシュ動作のタイミング
の一例を示すタイミングチャートである。

【符号の説明】

１ タイミング発生回路 ２，１０００ 内部降圧回路 ５１，３０２１〜３０２４，３０３１〜３０３４ 内部
ＲＡＳ発生回路 ５０５，５０６，５０７ サイクル変換器 ２４，１０１０ 基準電圧発生回路 ２２ 差動増幅回路 １０１ メモリセルアレイ １０２ 周辺回路 １１０ アレイ用内部降圧回路 １１２ 周辺用内部降圧回路 ６１ リング発振器 ６２ ポンピング回路 ６３ 外部電圧供給回路 ６４ 遮断回路 １１３ ＣＭＯＳ回路 １１４ アナログ回路 １１５ 第１の内部降圧回路 １１６ 第２の内部降圧回路 ７０３ 比較回路 ７０１ タイミング発生回路 １０４，２０００ 疑似ＧＮＤ発生回路

Claims (23)

【特許請求の範囲】
1. 【請求項１】 内部電源電位差でスイング幅が規定され
   る電位スイングで通常動作およびセルフリフレッシュ動
   作を行なう半導体記憶装置であって、 前記セルフリフレッシュ動作を行なう期間を規定するセ
   ルフリフレッシュ期間規定信号を発生するセルフリフレ
   ッシュ期間規定手段と、 前記セルフリフレッシュ期間規定信号に応答し、その信
   号で規定される期間に前記電位スイングのスイング幅が
   前記通常動作における電位スイングのスイング幅よりも
   小さくなるように前記内部電源電位差を発生する内部電
   源電位差発生手段とを備えた、半導体記憶装置。
2. 【請求項２】 内部電源電圧によりスイング幅が規定さ
   れる電圧スイングで通常動作およびセルフリフレッシュ
   動作を行なう半導体記憶装置であって、 前記セルフリフレッシュ動作を行なう期間を規定するセ
   ルフリフレッシュ期間規定信号を発生するセルフリフレ
   ッシュ期間規定手段と、 前記セルフリフレッシュ期間規定信号に応答し、その信
   号で規定される期間に前記内部電源電圧が前記通常動作
   における内部電源電圧よりも低くなるように前記内部電
   源電圧を発生する内部電源電圧発生手段とを備えた、半
   導体記憶装置。
3. 【請求項３】 内部電源電位差によりスイング幅が規定
   される電圧スイングで通常動作およびセルフリフレッシ
   ュ動作を行なう半導体記憶装置であって、 前記セルフリフレッシュ動作を行なう期間を規定するセ
   ルフリフレッシュ期間規定信号を発生するセルフリフレ
   ッシュ期間規定手段と、 前記内部電源電位差を発生し、前記セルフリフレッシュ
   期間規定信号に応答して、発生する内部電源電位差を制
   御する１つもしくは複数の内部電源電圧発生手段とを備
   え、 少なくとも１つの前記内部電源電圧発生手段は、 前記セルフリフレッシュ期間規定信号で規定される期間
   の開始に応答して、発生する内部電源電位差を第１の電
   位差から第２の電位差まで減少させる制御を行なうとと
   もに、前記セルフリフレッシュ期間規定信号で規定され
   る期間の終了に応答して、発生する内部電源電位差を前
   記第２の電位差から前記第１の電位差まで増加させる制
   御を行なう、半導体記憶装置。
4. 【請求項４】 前記内部電源電圧発生手段によって前記
   内部電源電位差が減少される期間の長さと、前記内部電
   源電圧発生手段によって前記内部電源電位差が増加され
   る期間の長さとを異ならせる手段をさらに備えた、請求
   項３記載の半導体記憶装置。
5. 【請求項５】 前記内部電源電圧発生手段によって前記
   内部電源電位差が前記第１の電位差から前記第２の電位
   差まで減少される期間に活性化する減少期間規定信号を
   発生する減少期間規定信号発生手段と、 前記内部電源電圧発生手段によって前記内部電源電位差
   が前記第２の電位差から前記第１の電位差まで増加され
   る期間に活性化する増加期間規定信号を発生する増加期
   間規定信号発生手段と、 前記内部電源電圧発生手段によって前記内部電源電位差
   が前記第２の電位差に保持される期間に活性化する保持
   期間規定信号を発生する保持期間規定信号発生手段と、 前記減少期間規定信号、前記増加期間規定信号および前
   記保持期間規定信号に応答し、前記セルフリフレッシュ
   動作時のリフレッシュ周期を設定するリフレッシュ周期
   設定手段とをさらに備え、 前記リフレッシュ周期設定手段は、 前記減少期間規定信号に応答して第１のリフレッシュ周
   期を設定する第１のリフレッシュ周期設定手段と、 前記増加期間規定信号に応答して第２のリフレッシュ周
   期を設定する第２のリフレッシュ周期設定手段と、 前記保持期間規定信号に応答して第３のリフレッシュ周
   期を規定する第３のリフレッシュ周期設定手段とを含
   み、 前記第１および第２のリフレッシュ周期を前記第３のリ
   フレッシュ周期よりも短くした、請求項３記載の半導体
   記憶装置。
6. 【請求項６】 前記リフレッシュ周期設定手段で設定さ
   れる前記第１のリフレッシュ周期と前記第２のリフレッ
   シュ周期とを異ならせた、請求項５記載の半導体記憶装
   置。
7. 【請求項７】 前記内部電源電圧発生手段は、前記第１
   の電位差から前記第２の電位差までの内部電源電位差の
   減少および前記第２の電位差から前記第１の電位差まで
   の内部電源電位差の増加のそれぞれをステップ状に複数
   段階で行なう制御をする電圧制御手段を含む、請求項３
   記載の半導体記憶装置。
8. 【請求項８】 前記内部電源電圧発生手段は、前記内部
   電源電位差のステップ状の減少および増加のそれぞれの
   １段階を、すべてのメモリセルがリフレッシュされる周
   期の倍数の期間にて行なう、請求項７記載の半導体記憶
   装置。
9. 【請求項９】 少なくとも１つの前記内部電源電圧発生
   手段は、内部電源電圧の基準電圧を発生する基準電圧発
   生手段を含み、 前記基準電圧発生手段は、 第１の電位を受ける第１の電位ノードと、 第２の電位を受ける第２の電位ノードと、 前記基準電圧を出力するための出力ノードと、 前記第１の電位ノードと前記出力ノードとの間に設けら
   れ、定電流を発生する定電流発生手段と、 前記出力ノードと前記第２の電位ノードとの間に設けら
   れた抵抗手段と、 前記抵抗手段の一部と並列に接続され、前記セルフリフ
   レッシュ期間規定信号に応答してスイッチングするトラ
   ンジスタ手段とを含む、請求項３記載の半導体記憶装
   置。
10. 【請求項１０】 内部電源電圧によりセルフリフレッシ
    ュ動作を行なう半導体記憶装置であって、 外部電源電圧を受ける電源ノードと、 前記セルフリフレッシュ動作を行なう期間を規定するセ
    ルフリフレッシュ期間規定信号を発生するセルフリフレ
    ッシュ期間規定手段と、 前記外部電源電圧を降圧し、前記内部電源電圧を発生す
    る内部降圧手段とを備え、 前記内部降圧手段は、前記内部電源電圧の基準電圧を発
    生する基準電圧発生手段を含み、 前記基準電圧発生手段は、 前記基準電圧を出力するための出力ノードと、 一定の第１の基準電圧を前記出力ノードに供給する第１
    の基準電圧供給手段と、 前記外部電源電圧を受け、バーンインテストのために前
    記外部電源電圧が所定レベル以上になった場合に、前記
    外部電源電圧に応答する第２の基準電圧を前記出力ノー
    ドに供給する第２の基準電圧供給手段と、 前記セルフリフレッシュ期間規定信号を受け、その信号
    で規定されるセルフリフレッシュの期間に前記第２の基
    準電圧供給手段への前記外部電源電圧の供給を停止する
    供給停止手段とを含む、半導体記憶装置。
11. 【請求項１１】 少なくとも１つの前記内部電源電圧発
    生手段は、 内部電源電圧の基準電圧を発生させる基準電圧発生手段
    と、 発生する内部電源電圧と前記基準電圧との差に基づいて
    前記内部電源電圧を制御するための制御電圧を出力する
    差動増幅手段と、 前記セルフリフレッシュ期間規定信号に応答し、その信
    号で規定されるセルフリフレッシュ動作の期間に前記差
    動増幅手段の動作を停止させる停止手段と、 前記内部電源電圧を出力するための電圧出力ノードと、 前記外部電源電圧を受ける電源ノードと、 前記電源ノードと前記電圧出力ノードとの間に設けら
    れ、ゲート電極に受ける信号に応答して前記外部電源電
    圧に基づく内部電源電圧を前記電圧出力ノードに供給す
    るためのＮチャネルトランジスタと、 前記セルフリフレッシュ期間規定信号に応答し、その信
    号で規定されるセルフリフレッシュ動作の期間に前記基
    準電圧を前記Ｎチャネルトランジスタの前記ゲート電極
    に与えるトランジスタ制御手段とを備えた、請求項３記
    載の半導体記憶装置。
12. 【請求項１２】 メモリセルアレイと周辺回路とを有
    し、内部電源電圧により通常動作およびセルフリフレッ
    シュ動作を行なう半導体記憶装置であって、 前記メモリセルアレイに供給する第１の内部電源電圧を
    発生する第１の内部電源電圧発生手段と、 前記周辺回路に供給する第２の内部電源電圧を発生する
    第２の内部電源電圧手段と、 前記セルフリフレッシュ動作時に前記第１の内部電源電
    圧発生手段で発生される前記第１の内部電源電圧を前記
    通常動作時に発生される前記第１の内部電源電圧よりも
    低く制御する第１の電圧制御手段と、 前記セルフリフレッシュ動作時に前記第２の内部電源電
    圧発生手段で発生される前記第２の内部電源電圧を前記
    通常動作時に発生される前記第２の内部電源電圧よりも
    低く制御する第２の電圧制御手段とを備えた、半導体記
    憶装置。
13. 【請求項１３】 昇圧電圧を発生させる昇圧電圧発生手
    段をさらに備え、 前記昇圧電圧発生手段は、 パルス信号を発信するリング発信手段と、 前記パルス信号に応答して昇圧電圧を出力するポンピン
    グ手段と、 前記セルフリフレッシュ期間規定信号に応答して、その
    信号で規定されるセルフリフレッシュ動作の期間に、前
    記リング発信手段が発信するパルス信号の周波数を前記
    通常動作時の周波数よりも低くする周波数変更手段とを
    含む、請求項３記載の半導体記憶装置。
14. 【請求項１４】 内部電源電圧およびそれを昇圧した昇
    圧電圧により通常動作およびセルフリフレッシュ動作を
    行なう半導体記憶装置であって、 前記セルフリフレッシュ動作を行なう期間を規定するセ
    ルフリフレッシュ期間規定信号を発生するセルフリフレ
    ッシュ期間規定手段と、 前記内部電源電圧を昇圧した昇圧電圧を発生させる昇圧
    電圧発生手段とを備え、 前記昇圧電圧発生手段は、 所定の基準電源電圧を受ける基準電源ノードと、 発生した昇圧電圧を出力するための昇圧電圧出力ノード
    と、 前記セルフリフレッシュ期間規定信号に応答して、前記
    通常動作時にパルス信号を発信し、前記セルフリフレッ
    シュ動作時に前記パルス信号の発信を停止するリング発
    信手段と、 前記パルス信号に応答して昇圧電圧を前記昇圧電圧出力
    ノードに供給するポンピング手段と、 前記セルフリフレッシュ期間規定信号に応答して、前記
    セルフリフレッシュ動作時に前記ポンピング手段から前
    記昇圧電圧出力ノードへの昇圧電圧の供給を遮断する遮
    断手段と、 前記基準電源ノードと前記昇圧電圧出力ノードとの間に
    設けられ、前記セルフリフレッシュ期間規定信号に応答
    して前記セルフリフレッシュ時に導通し、前記基準電源
    電圧からしきい値電圧だけ低い昇圧電圧を前記昇圧電圧
    出力ノードに供給するＮチャネルトランジスタを含む、
    半導体記憶装置。
15. 【請求項１５】 前記基準電源電圧は、外部電源電圧で
    あることを特徴とした、請求項１４記載の半導体記憶装
    置。
16. 【請求項１６】 内部電源電圧およびそれを昇圧した昇
    圧電圧により通常動作およびセルフリフレッシュ動作を
    行なう半導体記憶装置であって、 前記セルフリフレッシュ動作を行なう期間を規定するセ
    ルフリフレッシュ期間規定信号を発生するセルフリフレ
    ッシュ期間規定手段と、 前記内部電源電圧を昇圧した昇圧電圧を発生させる昇圧
    電圧発生手段とを備え、 前記昇圧電圧発生手段は、 外部電源電圧を受ける電源ノードと、 発生した昇圧電圧を出力するための昇圧電圧出力ノード
    と、 前記セルフリフレッシュ期間規定信号に応答して、前記
    通常動作時にパルス信号を発信し、前記セルフリフレッ
    シュ動作時に前記パルス信号の発信を停止するリング発
    信手段と、 前記パルス信号に応答して昇圧電圧を前記昇圧電圧出力
    ノードに供給するポンピング手段と、 前記セルフリフレッシュ期間規定信号に応答して、前記
    セルフリフレッシュ動作時に前記ポンピング手段から前
    記昇圧電圧出力ノードへの昇圧電圧の供給を遮断する遮
    断手段と、 前記外部電源電圧を受け、前記セルフリフレッシュ期間
    規定信号に応答して、前記セルフリフレッシュ動作時に
    前記外部電源電圧を前記昇圧電圧出力ノードに供給する
    外部電源電圧供給手段とを含む、半導体記憶装置。
17. 【請求項１７】 内部電源電圧により通常動作およびセ
    ルフリフレッシュ動作を行なう半導体記憶装置であっ
    て、 周辺回路として動作するＣＭＯＳ回路と、 周辺回路として動作するアナログ回路と、 前記ＣＭＯＳ回路に対応して設けられ、前記セルフリフ
    レッシュ動作時に、前記通常動作時よりも低い第１の内
    部電源電圧を供給する第１の内部電源電圧供給手段と、 前記アナログ回路に対応して設けられ、前記セルフリフ
    レッシュ動作時に、前記通常動作時よりも低い第２の内
    部電源電圧を供給する第２の内部電源電圧供給手段とを
    備えた、半導体記憶装置。
18. 【請求項１８】 前記内部電源電圧発生手段が発生する
    内部電源電位差と所定電位差とを比較し、前記内部電源
    電圧が前記所定電位差と同程度となった場合に出力信号
    を活性化する比較手段と、 前記比較手段の出力信号を受け、その信号が活性化した
    場合に、前記内部電源電位差が前記通常動作時の電位差
    に復帰したことを示す所定レベルの信号を外部に出力す
    る外部出力手段とをさらに備えた、請求項３記載の半導
    体記憶装置。
19. 【請求項１９】 第１の内部電源電位と、その電位より
    も低い第２の内部電源電位との電位差によりスイング幅
    が規定される電位スイングで通常動作およびセルフリフ
    レッシュ動作を行なう半導体記憶装置であって、 前記第１の内部電源電位を発生する第１の内部電源電位
    発生手段と、 前記第２の内部電源電位を発生する第２の内部電源電位
    発生手段とを備え、 前記第１の内部電源電位発生手段は、前記セルフリフレ
    ッシュ動作における前記第１の内部電源電位のレベル
    が、前記通常動作における前記第１の内部電源電位のレ
    ベルよりも所定幅低くなるように、前記第１の内部電源
    電位のレベルを制御する第１の電位制御手段を含み、 前記第２の内部電源電位発生手段は、前記セルフリフレ
    ッシュ動作における前記第２の内部電源電位のレベル
    が、前記通常動作における前記第２の内部電源電位のレ
    ベルよりも所定幅高くなるように、前記第２の内部電源
    電位のレベルを制御する第２の電位制御手段を含み、 前記電位スイングの中心値を前記通常動作時と前記セル
    フリフレッシュ動作時とで同じもしくは同程度となるよ
    うに制御することを特徴とした、半導体記憶装置。
20. 【請求項２０】 内部電源電位差でスイング幅が規定さ
    れる電位スイングで通常動作およびセルフリフレッシュ
    動作を行なう半導体記憶装置であって、 前記内部電源電位差を発生し、前記セルフリフレッシュ
    動作の動作中の少なくとも一定期間において、前記電位
    スイングのスイング幅が前記通常動作におけるスイング
    幅よりも小さくなるように、前記内部電源電位差を、前
    記通常動作における前記内部電源電位差よりも減少させ
    て一定値に保持した後に前記通常動作における前記内部
    電源電位差まで増加させる制御を行なう内部電源電位差
    発生手段と、 前記セルフリフレッシュ動作における標準のリフレッシ
    ュ周期を設定する第１のリフレッシュ周期設定手段と、 前記内部電源電位差発生手段による前記内部電源電位差
    の減少前のセルフリフレッシュ動作におけるリフレッシ
    ュ周期を、前記標準のリフレッシュ周期よりも短い周期
    に設定する第２のリフレッシュ周期設定手段とを備え
    た、半導体記憶装置。
21. 【請求項２１】 内部電源電位差でスイング幅が規定さ
    れる電位スイングで通常動作およびセルフリフレッシュ
    動作を行なう半導体記憶装置であって、 前記内部電源電位差を発生し、前記セルフリフレッシュ
    動作の動作中の少なくとも一定期間において、前記電位
    スイングのスイング幅が前記通常動作におけるスイング
    幅よりも小さくなるように、前記内部電源電位差を、前
    記通常動作における前記内部電源電位差よりも減少させ
    て一定値に保持した後に前記通常動作における前記内部
    電源電位差まで増加させる制御を行なう内部電源電位差
    発生手段と、 前記セルフリフレッシュ動作における標準のリフレッシ
    ュ周期を設定する第１のリフレッシュ周期設定手段と、 前記内部電源電位差発生手段による前記内部電源電位差
    の増加前の所定の期間でのセルフリフレッシュ動作にお
    けるリフレッシュ周期を、前記標準のリフレッシュ周期
    よりも短い周期に設定する第２のリフレッシュ周期設定
    手段とを備えた、半導体記憶装置。
22. 【請求項２２】 内部電源電位差でスイング幅が規定さ
    れる電位スイングで通常動作およびセルフリフレッシュ
    動作を行なう半導体記憶装置であって、 前記内部電源電位差を発生し、前記セルリフレッシュ動
    作の動作中の少なくとも一定期間において、前記電位ス
    イングのスイング幅が前記通常動作におけるスイング幅
    よりも小さくなるように、前記内部電源電位差を、前記
    通常動作における内部電源電位差よりも減少させて一定
    値に保持した後に前記通常動作における前記内部電源電
    位差まで増加させる制御を行なう内部電源電位差発生手
    段と、 前記セルフリフレッシュ動作における標準のリフレッシ
    ュ周期を設定する第１のリフレッシュ周期設定手段と、 前記内部電源電位差発生手段による前記内部電源電位差
    の増加完了後のセルフリフレッシュ動作におけるリフレ
    ッシュ周期を、前記標準のリフレッシュ周期よりも短い
    周期に設定する第２のリフレッシュ周期設定手段とを備
    えた、半導体記憶装置。
23. 【請求項２３】 内部電源電位差でスイング幅が規定さ
    れる電位スイングで通常動作およびセルフリフレッシュ
    動作を行なう半導体記憶装置であって、 前記セルフリフレッシュ動作における標準のリフレッシ
    ュ周期を設定する第１のリフレッシュ周期設定手段と、 前記セルフリフレッシュ動作の開始当初の所定期間にお
    いて、セルフリフレッシュ動作のリフレッシュ周期を、
    前記標準のリフレッシュ周期よりも短い周期に設定する
    第２のリフレッシュ周期設定手段とを備えた、半導体記
    憶装置。