JPH07262777A - データ出力バッファ - Google Patents

データ出力バッファ

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JPH07262777A JP7016933A JP1693395A JPH07262777A JP H07262777 A JPH07262777 A JP H07262777A JP 7016933 A JP7016933 A JP 7016933A JP 1693395 A JP1693395 A JP 1693395A JP H07262777 A JPH07262777 A JP H07262777A
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Abstract

(57)【要約】 【目的】 最初の有効データ発生をより高速に行え、且
つ出力動作が安定するようなクロック信号同期型データ
出力バッファの制御方法を提供する。 【構成】 一定周期のクロック信号ＣＬＫに応答してデ
ータ入力を行い、そしてクロック信号ＣＬＫに基づき提
供されるバッファエネーブル信号φＴＲＳＴに応じて出
力動作することで、入力されるデータに従う出力データ
ＤＯＵＴをクロック信号ＣＬＫのデータ発生開始を示す
フェッチクロック３から順次同期させて発生していくよ
うになった制御方法について、フェッチクロック３より
前のクロック２の立下がりでバッファエネーブル信号φ
ＴＲＳＴを発生しておいてこれをフェッチクロック３に
応じてラッチ回路でラッチし、そのラッチしたバッファ
エネーブル信号φＴＲＳＴを用いて出力動作を行う制御
方法とする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置に関
し、特に、ＤＲＡＭ等の半導体メモリ装置に備えられ、
外部から入力される一定周期のクロック信号に応じて出
力動作するデータ出力バッファに関する。
【０００２】
【従来の技術】半導体メモリ装置として現在代表的なＤ
ＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ
Ｍｅｍｏｒｙ）は、基本的に行アドレスストローブ信
号バーＲＡＳ、列アドレスストローブ信号バーＣＡＳの
入力タイミングによりデータ読出／書込動作を遂行する
ようになっている。例えば、信号バーＲＡＳの入力後、
所定の時間が経過した後に信号バーＣＡＳを入力すると
読出サイクルとなり、一定の間隔でデータが外部出力さ
れる。
【０００３】図３は、このようなＤＲＡＭにおける一般
的なデータ出力バッファの回路例を示している。このデ
ータ出力バッファは、外部から提供されるクロック信号
ＣＬＫを受けるインバータ３５と、インバータ３５の出
力信号を反転するためのインバータ４０と、インバータ
３５の出力信号及びインバータ４０の出力信号、すなわ
ちクロック信号ＣＬＫによって制御される伝送ゲート
９、５５と、からなるデータ入力部９０を備えている。
伝送ゲート９、５５にはセンスアンプ（図示略）からの
データＤＯ、バーＤＯが入力され、そして、伝送ゲート
９、５５の各出力信号はそれぞれ縦列接続のインバータ
１０、１５及びインバータ６０、６５によるラッチ部８
５、９７で一時的にラッチされる。これらデータ入力部
９０及びラッチ部８５、９７により入力側回路が構成さ
れている。
【０００４】ラッチされたデータＤＯ、バーＤＯは、デ
ータドライバ９５、１００へそれぞれ伝送される。デー
タドライバ９５、１００では、ＮＡＮＤゲート２０、４
５、７０によりデータＤＯ、バーＤＯをバッファエネー
ブル信号φＴＲＳＴとＮＡＮＤ演算してプルアップトラ
ンジスタ２５とプルダウントランジスタ５０の制御信号
及びインバータ７５の入力信号として用いる。尚、トラ
ンジスタ２５、５０はインバータを構成している。そし
て最終的に、データドライバ９５の出力信号により出力
用プルアップトランジスタ３０、データドライバ１００
の出力信号により出力用プルダウントランジスタ８０を
制御することで、データ出力ノードＮ１から出力データ
ＤＯＵＴが発生される。これらデータドライバ９５、１
００と出力用プルアップ及びプルダウントランジスタ３
０、８０とにより出力側回路が構成されている。この場
合、データドライバ９５のプルアップトランジスタ２５
はＤＲＡＭ内で昇圧して得られる昇圧電圧ＶＰＰを電源
として使用する。これは、出力用プルアップトランジス
タ３０のゲート電位を十分に上昇させ、該トランジスタ
３０が電源電圧ＶＣＣのレベルをデータ出力ノードＮ１
に十分に供給できるようにするためである。
【０００５】図４に、このデータ出力バッファの動作タ
イミングを示す。図示のように外部からのクロック信号
ＣＬＫの論理“ハイ”クロックは一定周期で連続的に提
供される。そして、信号バーＣＡＳの入力後、クロック
信号ＣＬＫの３番目のクロック３が有効データ発生開始
を示すフェッチ（ｆｅｔｃｈ）クロックとなり、これが
論理“ロウ”から論理“ハイ”へ遷移する際にバッファ
エネーブル信号φＴＲＳＴが論理“ハイ”で発生され
る。それによりデータ出力バッファの出力動作が開始さ
れて第１有効データＤＯＵＴが発生し、以降はクロック
４、５、……に順次同期して発生されていく。
【０００６】このような回路では、バッファエネーブル
信号φＴＲＳＴをフェッチクロックであるクロック３の
立上がりに応答させて発生するため、その印加タイミン
グがどうしても遅れがちになり、データ出力速度に影響
してくる。これを解決するために、バッファエネーブル
信号φＴＲＳＴを２番目のクロック２の立上がりに応答
させて発生することが考えられるが、クロック２に応じ
て伝送ゲート９、５５も導通してしまうので不要なデー
タが発生することになる。あるいは、クロック２の立下
がりに応答させてバッファエネーブル信号φＴＲＳＴを
発生することも考えられるが、クロック３による伝送ゲ
ート９、５５の導通より先にデータドライバ９５、１０
０が出力動作してしまうので、これでもやはり不要なデ
ータが発生することになるし、有効データ発生までの時
間ｔＳＡＣが不安定となり、システム制御に影響する。
また、例えばクロック信号ＣＬＫのクロック３とクロッ
ク４の間の期間に何らかの原因でバッファエネーブル信
号φＴＲＳＴが論理変化すると、有効データ発生の不安
定要因となる。
【０００７】このように、外部から提供される一定周期
のクロック信号に同期させてデータ出力バッファを動作
させるようになった半導体メモリ装置において、より高
速化を図り、また的確に有効データを得るためには、そ
のデータ出力バッファの出力動作タイミングが重要で、
これには未だ解決すべき改善点が残されている。
【０００８】
【発明が解決しようとする課題】以上のような従来技術
に着目して本発明では、フェッチクロックに応答してよ
り高速に有効データを出力でき、そして、データ出力動
作が常に安定し、またｔＳＡＣを一定に管理しやすいデ
ータ出力バッファとその制御方法を提供する。
【０００９】
【課題を解決するための手段】このような目的を達成す
るために本発明は、一定周期で提供されるクロック信号
に応答してデータ入力を行い、そして前記クロック信号
に基づき提供されるバッファエネーブル信号に応じて出
力動作することで、入力されるデータに従う出力データ
を前記クロック信号のデータ発生開始を示すフェッチク
ロックから順次同期させて発生していくようになったデ
ータ出力バッファの制御方法について、前記フェッチク
ロックより前のクロックに基づきバッファエネーブル信
号を発生しておいてこれを前記フェッチクロックに応じ
てラッチ回路でラッチし、該ラッチしたバッファエネー
ブル信号を用いて出力動作を行う制御方法とする。この
場合、バッファエネーブル信号を、フェッチクロック直
前のクロックの立下がりに応答させて発生すると、フェ
ッチクロックに応じてのラッチ動作をクロック信号に応
じてＯＮ・ＯＦＦする簡単な伝送ゲートで制御できるの
で好ましい。
【００１０】そして、このような制御方法を可能とする
データ出力バッファとして本発明では、一定周期のクロ
ック信号に応じてデータを入力する入力側回路と、バッ
ファエネーブル信号により動作制御されて入力側回路に
入力されたデータに基づき出力データを発生する出力側
回路と、からなるデータ出力バッファについて、前記ク
ロック信号に応じてバッファエネーブル信号を伝送する
制御伝送ゲートと、制御伝送ゲートを介して伝送された
バッファエネーブル信号をラッチして出力側回路へ提供
する制御ラッチ部と、を備えるようにする。このような
データ出力バッファの場合、ラッチを行う前の初期論理
値を設定する初期値設定手段を制御ラッチ部に備えてお
けば、より確実な誤動作防止の面から好ましい。
【００１１】
【実施例】以下、本発明の好適な実施例を添付の図面を
参照して詳細に説明する。尚、従来と共通する部分には
同じ符号を付し、重複する説明は省略する。
【００１２】図１に、この例のデータ出力バッファの回
路を示す。本実施例のデータ出力バッファにおけるデー
タ入力部９０は従来同様の構成とされ、クロック信号Ｃ
ＬＫを受けて反転するインバータ３５と、インバータ３
５の出力信号を反転するインバータ４０と、インバータ
３５の出力信号及びインバータ４０の出力信号によって
制御される伝送ゲート９、５５と、から構成される。ま
た、従来同様に伝送ゲート９、５５の各出力信号はラッ
チ部８５、９７で一時的にラッチされてデータドライバ
９５、１００へ伝送される。すなわち、センスアンプ
（図示略）からのデータＤＯ、バーＤＯをクロック信号
ＣＬＫのクロックに応じて入力側回路でラッチし、そし
てバッファエネーブル信号φＴＲＳＴに応じて出力側回
路へ入力し出力動作する構成である。バッファエネーブ
ル信号φＴＲＳＴに応じてデータドライバ９５、１００
に入力されたデータＤＯ、バーＤＯは、駆動されて出力
用プルアップトランジスタ３０、出力用プルダウントラ
ンジスタ８０の制御入力となり、データ出力ノードＮ１
から出力データＤＯＵＴが発生する。
【００１３】このデータ出力バッファにおけるバッファ
エネーブル信号φＴＲＳＴは、バッファエネーブル信号
入力部を介してデータドライバ９５、１００のＮＡＮＤ
ゲート２０、４５、７０へ提供される。このバッファエ
ネーブル信号入力部は、データ入力部９０のインバータ
３５、４０の各出力信号、すなわちクロック信号ＣＬＫ
によって制御されてバッファエネーブル信号φＴＲＳＴ
を伝送する制御伝送ゲート１２０と、該制御伝送ゲート
１２０を介して伝送されたバッファエネーブル信号φＴ
ＲＳＴをラッチするラッチ回路である制御ラッチ部１４
５と、で構成されている。また制御ラッチ部１４５は、
バッファエネーブル信号φＴＲＳＴをラッチするための
対向並列接続したインバータ１３０、１３５を備え、そ
して、ソース端子に電源電圧ＶＣＣを受けると共にゲー
ト端子に初期設定信号φＶＣＣＨを受けるＰＭＯＳトラ
ンジスタ１２５のドレイン端子をインバータ１３０、１
３５の入力端に接続した構成とされ、その出力端が制御
ノードＮ２とされる。
【００１４】制御ラッチ部１４５のＰＭＯＳトランジス
タ１２５の制御入力である初期設定信号φＶＣＣＨは、
読出サイクル初期まで論理“ロウ”で提供され、これに
よるＰＭＯＳトランスタ１２５のＯＮで制御ノードＮ２
には論理“ロウ”の電位が初期値として設定される。つ
まり、ＰＭＯＳトランジスタ１２５は初期値設定手段で
ある。したがって、データドライバ９５、１００は、読
出サイクルが始まって制御ラッチ部１４５がバッファエ
ネーブル信号φＴＲＳＴをラッチするまで確実に非活性
状態とされる。初期設定信号φＶＣＣＨは読出サイクル
の開始に伴って論理“ハイ”へ設定され、これによりＰ
ＭＯＳトランジスタ１２５がＯＦＦするので、読出サイ
クルにおける制御ノードＮ２の電位はバッファエネーブ
ル信号φＴＲＳＴに応答して設定可能となる。
【００１５】以上の構成をもつデータ出力バッファにつ
いて、その動作タイミングを図２の波形図を参照して説
明する。
【００１６】データＤＯ、バーＤＯの入力については従
来同様で、まず信号バーＣＡＳが入力された後、メモリ
セルデータの増幅等に要する時間が経過するとデータＤ
Ｏ、バーＤＯがデータ入力部９０まで伝えられる。この
時点でクロック信号ＣＬＫのフェッチクロックの論理
“ハイ”に応答して伝送ゲート９、５５が導通し、デー
タＤＯ、バーＤＯはラッチ部８５、９７にラッチされ
る。
【００１７】バッファエネーブル信号φＴＲＳＴのタイ
ミングについては、信号バーＣＡＳの入力後、最初の有
効クロックとなる２番目のクロック２の立下りエッジに
同期してバッファエネーブル信号φＴＲＳＴは論理“ハ
イ”で発生される。そして、フェッチクロックとなる３
番目のクロック３の入力により制御伝送ゲート１２０が
導通すると、バッファエネーブル信号φＴＲＳＴが制御
ラッチ部１４５に送られてラッチされる。したがって制
御ノードＮ２は、有効データ発生開始を示すフェッチク
ロック３に同期して論理“ハイ”の電位とされ、これに
従ってデータドライバ９５、１００が活性化し、出力デ
ータＤＯＵＴが発生される。
【００１８】このように、バッファエネーブル信号φＴ
ＲＳＴを、有効データ発生用に決められたフェッチクロ
ックであるクロック３の前のクロック２に同期して発生
させることができるようになるので、その発生に要する
遅延時間の存在が有効データ出力に関係なくなる。した
がって、第１有効データ発生までの時間ｔＳＡＣをより
短くでき、従来に比べてバッファ速度を速めることが可
能となる。
【００１９】また、制御伝送ゲート１２０をクロック信
号ＣＬＫにより制御するので制御ノードＮ２はクロック
３に対し確実で正確に同期して論理“ハイ”に設定さ
れ、しかも、制御ラッチ部１４５の特性でクロック３発
生から有効データ発生までの時間ｔＳＡＣを一定に管理
しやすく、したがって、不要なデータ発生が確実に防止
され、有効データを安定的に発生できる。加えて、例え
ばクロック３と４番目のクロック４との間の論理“ロ
ウ”区間でバッファエネーブル信号φＴＲＳＴが論理変
化したとしても、クロック信号ＣＬＫの論理“ロウ”区
間で制御伝送ゲート１２０は非導通なので、制御ラッチ
部１４５のラッチ状態に変化は発生せず、有効データの
発生に影響することがない。
【００２０】
【発明の効果】以上述べてきたように本発明によれば、
出力速度、有効データ発生の安定性について向上を図
れ、さらに、不要データ発生を確実に防止して信頼性を
高めることができる。したがって、今後、より一層の高
集積、大容量化が望まれる半導体メモリ装置において非
常に有効である。
【図面の簡単な説明】
【図１】本発明によるデータ出力バッファの実施例を示
す回路図。
【図２】図１のデータ出力バッファの動作タイミングを
示す波形図。
【図３】従来のデータ出力バッファを示す回路図。
【図４】図３のデータ出力バッファの動作タイミングを
示す波形図。
【符号の説明】
９、５５ 伝送ゲート １０、１５、３５、６０、６５、７５、１１５、１３
０、１３５ インバータ ２０、４５、７０ ＮＡＮＤゲート ２５、１２５ ＰＭＯＳトランジスタ ３０、５０、８０ ＮＭＯＳトランジスタ ８５、９７ ラッチ部 ９０ データ入力部 ９５、１００ データドライバ １２０ 制御伝送ゲート １４５ 制御ラッチ部 Ｎ１ データ出力ノード Ｎ２ 制御ノード φＴＲＳＴ バッファエネーブル信号 φＶＣＣＨ 初期設定信号 ＶＣＣ 電源電圧 ＶＳＳ 接地電圧

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 一定周期で提供されるクロック信号に応
    答してデータ入力を行い、そして前記クロック信号に基
    づき提供されるバッファエネーブル信号に応じて出力動
    作することで、入力されるデータに従う出力データを前
    記クロック信号のデータ発生開始を示すフェッチクロッ
    クから順次同期させて発生していくようになったデータ
    出力バッファの制御方法において、 前記フェッチクロックより前のクロックに基づきバッフ
    ァエネーブル信号を発生しておいてこれを前記フェッチ
    クロックに応じてラッチ回路でラッチし、該ラッチした
    バッファエネーブル信号を用いて出力動作を行うように
    したことを特徴とする制御方法。
  2. 【請求項２】 バッファエネーブル信号を、フェッチク
    ロック直前のクロックの立下がりに応答させて発生する
    ようにした請求項１記載の制御方法。
  3. 【請求項３】 一定周期のクロック信号に応じてデータ
    を入力する入力側回路と、バッファエネーブル信号によ
    り動作制御されて入力側回路に入力されたデータに基づ
    き出力データを発生する出力側回路と、からなるデータ
    出力バッファにおいて、 前記クロック信号に応じてバッファエネーブル信号を伝
    送する制御伝送ゲートと、制御伝送ゲートを介して伝送
    されたバッファエネーブル信号をラッチして出力側回路
    へ提供する制御ラッチ部と、を備えたことを特徴とする
    データ出力バッファ。
  4. 【請求項４】 ラッチを行う前の初期論理値を設定する
    初期値設定手段を制御ラッチ部に更に備えた請求項３記
    載のデータ出力バッファ。
  5. 【請求項５】 入力側回路は、クロック信号により制御
    されてデータを伝送する伝送ゲートを備えたデータ入力
    部と、データ入力部を介して伝送されたデータをラッチ
    する縦列接続のインバータを備えたラッチ部と、からな
    る請求項３又は請求項４記載のデータ出力バッファ。
  6. 【請求項６】 出力側回路は、制御ラッチ部からのバッ
    ファエネーブル信号及び入力側回路からのデータを入力
    とするＮＡＮＤゲート、及び該ＮＡＮＤゲートの出力を
    反転するインバータを備えたデータドライバと、データ
    ドライバの出力によりＯＮ・ＯＦＦして出力データを発
    生する出力用プルアップ及びプルダウントランジスタ
    と、からなる請求項３〜５のいずれか１項に記載のデー
    タ出力バッファ。
JP7016933A 1994-02-04 1995-02-03 データ出力バッファ Expired - Lifetime JP2895765B2 (ja)

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