JPH07264154A - ジッタ抑圧回路 - Google Patents

Abstract

(57)【要約】 【目的】 同期伝送網における終端装置から非同期伝送
網に送出するためのクロックのジッタ抑圧回路に関し、
ビット・スタッフによる位相変動分を少なくしてジッタ
を抑圧することを目的とする。 【構成】 書き込みクロック発生部1,バッファメモリ2,
バイト−ビット変換部3,読み出しクロック発生部4,平滑
化部5,および, クロックマスク部７を有する同期伝送網
におけるクロックのジッタ抑圧回路であって、前記クロ
ックマスク部７の出力クロックを、該クロックの１周期
が１／Ｎとなるように位相分割してＮ相のクロックを発
生するＮ相クロック発生部６を具備するように構成す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はジッタ抑圧回路に関し、
特に、同期伝送網における終端装置から非同期伝送網に
送出するためのクロックのジッタ抑圧回路に関する。近
年、ＳＯＮＥＴ(Synchronous Optical Network) 等の非
同期網において、ディジタルＰＬＬ回路を使用すること
なくビット・スタッフ信号に変換することができるバイ
ト−ビット変換部が提案されている。そして、ビット・
スタッフによる位相変動分を少なくしてジッタを抑圧す
ることができるジッタ抑圧回路の提供が要望されてい
る。

【０００２】

【従来の技術】図１９は同期伝送網の一例としてのＳＯ
ＮＥＴシステムを説明するためのブロック図である。同
期伝送網は、非同期伝送網からのデータを、統一したク
ロック源のビット(BITS)からのクロックにより転送して
再び非同期伝送網に渡すものであるが、この同期伝送網
においては、図１９に概略的に示すＳＯＮＥＴのよう
に、非同期伝送網に接続された終端装置 LTE１− LTE２
の間にデータ分岐・挿入装置ＡＤＭ(Add-Drop Multiple
xer)が介在しており、送り側の終端装置 LTE１では、非
同期伝送網データをSONET のフレームに適合した形でマ
ッピンク(Synchronize) してデータＳＰＥ(Synchronous
Payload Envelope)の形式に変換し、ポインタの初期値
を付加して分岐・挿入装置ADM に送る。

【０００３】図２０は同期伝送における一般的なバイト
・スタッフを説明するための図であり、SONET 等の同期
伝送網で使用されるフレームフォーマットを示すもので
ある。また、図２１は同期伝送における一般的なポイン
タ・アクションを説明するための図である。ここで、図
２１において、参照符号Ｉはポジティブ・スタッフを示
し、また、Ｄはネガティブ・スタッフを示している。

【０００４】図２０(a) に示すように、このフレーム
は、１行が90バイトのサブ・フレームを９行分集めて１
マルチ・フレームを構成したもので、各行の先頭３バイ
ト部分（斜線で図示）がオーバーヘッドバイト(OHB）と
して割り当てられており、このオーバーヘッドバイトの
内の更に所定の３バイトＨ１〜Ｈ３を「ポインタ」とし
て割り当てている。そして、各行の残りの87バイト部分
が上記のデータSPE 部分に相当している。

【０００５】ポインタは、データSPE を作成して LTE１
と、その他の装置(ADM）との間に位相変動があっても誤
りを生じないで正しくデータSPE の授受が出来る様に導
入されたもので、該位相変動は、データSPE がフレーム
(STS−１フレーム）間を自由に動き回れる事により吸収
される。すなわち、ポインタは、 STS−１フレーム内の
データSPE の先頭位置を指しており、自装置(ADM）のタ
イミングで作成された STS−１フレームと他装置(LTE
１）のタイミングで作成されたデータSPE との相対的位
相が変動した時に、±１づつ変化する事が許される。

【０００６】ポインタ値が＋１された場合、ポジティブ
・スタッフと呼ばれその瞬間の１フレームだけ、図２０
(b) および図２１に示されるように、Ｈ３バイトの次の
１バイトだけデータSPE がスキップされ、データSPE
は、それ以後１バイトだけ後ろにずれる。ポインタ値が
−１された場合は、ネガティブ・スタッフと呼ばれ、そ
の瞬間の１フレームだけ、図２０(c) および図２１に示
されるように、Ｈ３バイトの位置にもデータSPE が割り
付けられ、データSPE はそれ以後１バイトだけ前進す
る。

【０００７】以下、ポジティブ・スタッフおよびネガテ
ィブ・スタッフを「バイト・スタッフ」と総称すること
とする。尚、このバイト・スタッフは、SONET の規格に
より、４フレーム未満の間隔では行えないようになって
いる。受端の装置(LTE２）にとって、データSPE だけを
取り出す場合このポジティブ・スタッフはバイト位置Ｈ
３の次のバイト位置（点線では示す通常はデータが詰ま
っている位置）のクロックが歯抜けとなるように指示す
るものであり、ネガティブ・スタッフはバイト位置Ｈ３
（通常はクロック歯抜けの位置）に８ビットクロックを
挿入するように指示するものである。これを、マルチ・
フレーム全体として示すと、図２０(b) および(c) に示
すようになる。

【０００８】このようにして、分岐・挿入装置ADM で
は、終端装置 LTE１からのフレームを解いてポインタ処
理を行い、自分のフレームにポインタを読み替えてデー
タSPEを出すと共に、クロック源BITSから終端装置 LTE
１へのクロックの周波数ｆと、分岐・挿入装置ADM への
クロックの周波数ｆ’との偏差ｆ−ｆ’が図１９に示す
ように存在すると、分岐・挿入装置ADM でのポインタ・
アクションは図示のようにその偏差に応じて行われ、偏
差が大きくなるとポインタ・アクションの密度が高くな
ることが分かる。

【０００９】このようにして、ポインタ・アクションが
行われたフレームを受けた終端装置LTE２では、図２０
(a) に示すようなオーバーヘッドバイト（斜線で示した
３バイトの部分）のクロックの歯抜けがジッタの原因に
なるので、この歯抜け部分をPLL 回路により平滑化しジ
ッタを抑圧した形で再び非同期伝送網データとして送出
する。

【００１０】このように、終端装置 LTE２では、分岐・
挿入装置ADM からのデータから、データSPE だけを取出
す際に、図２０(a) に示すようなオーバーヘッドバイト
の周期的なクロックの歯抜けはその周波数が高い(72kH
z）ため、従来技術のPLL 回路のジッタ抑圧特性によっ
て平滑化し低いジッタに薄めることができる。しかしな
がら、図２０(b) および(c) に示すようなバイト・スタ
ッフを行う場合には、周期性が低いため、デマッピング
では薄めることができず、そのままジッタとして送出さ
れてしまうこととなる。

【００１１】そこで、図１９に示すように、終端装置 L
TE２では、ジッタ抑圧回路と組み合わされたポインタ処
理を行って、かかるバイト・スタッフによるジッタを抑
圧する必要がある。図２２は従来のジッタ抑圧回路の一
例を概念的に示すブロック図である。図２２において、
参照符号１は、同期伝送網から受信した連続クロックか
らオーバーヘッド信号（図２０(a) に示した先頭３バイ
ト）に対する位置のクロックをマスクし、且つ、受信し
たデータ中のバイト・スタッフ信号によりポジティブ・
スタッフまたはネガティブ・スタッフのいずれかのバイ
ト・スタッフを行い、受信したデータ中の主信号情報の
みに対応するクロックを発生する書き込みクロック発生
部（バイト・スタッフ部）であり、図２０(b) および
(c) に斜線で示した部分を除いた部分についてのクロッ
クを発生している。

【００１２】また、参照符号２は、書き込みクロック発
生部１からのクロックにより同期伝送網のSPE データの
みを格納するバッファメモリ、３は上記のバイト・スタ
ッフ信号を受けてこのバイト・スタッフのクロック（歯
抜けまたは挿入クロック）を所定のフレーム数に１回１
ビットずつ発生する（例えば10〜500 フレームに１回発
生する）ように平滑化するためのビット・スタッフ信号
を発生するバイト−ビット変換部、４は連続クロックか
ら該オーバーヘッドバイト位置のクロックのみをマスク
し且つ該ビット・スタッフ信号によりビット・スタッフ
を行ってバッファメモリ２の読出クロックを発生するビ
ット・スタッフ部、そして、５はビット・スタッフ部４
の出力クロックを書き込みクロックとしてバッファメモ
リ２から読み出されたデータを書き込むと共に該オーバ
ーヘッドバイト位置のクロック歯抜けの平滑化を行って
非同期伝送網データを発生する平滑化部である。尚、後
述するように、書き込みクロック部１, バッファメモリ
２, バイト−ビット変換部３, および, ビット・スタッ
フ部４によってもオーバーヘッドバイト以外のクロック
についての平滑化部が構成されている。

【００１３】図２３は本発明および従来例のジッタ抑圧
回路における位相−ビット変換部を除く具体的な構成を
示す図であり、また、図２４はビット・スタッフ位置の
具体例を示す図である。図２３に示されるように、図２
２に示すバイト・スタッフ部１は、フレーム同期回路２
１, フレーム・タイミング発生回路２２, ポインタ処理
回路２３, ＡＮＤゲート２４〜２６, ＯＲゲート２７,
および, ＡＮＤゲート２８で構成されている。また、ビ
ット・スタッフ部４は、ＡＮＤゲート３１〜３３, ＯＲ
ゲート３４, および, ＡＮＤゲート３５で構成されてい
る。さらに、平滑化部５は、ジッタ・バッファ５１およ
びアナログＰＬＬ回路５２で構成されている。ここで、
ポインタ処理部は、フレーム同期回路２１，フレーム・
タイミング発生回路２２，および，ポインタ処理回路２
３等に対応し、デマッピング部は、ジッタ・バッファ５
１に対応し、そして、ジッタ抑圧部は、バイト−ビット
変換部３に対応している。

【００１４】まず、フレーム同期回路２１は、同期伝送
網のデータにおけるフレーム同期信号の位置を連続クロ
ックに基づいて検出し、フレーム・タイミング発生回路
２２に伝える。このフレーム・タイミング発生回路２２
では、オーバーヘッドバイトの各行３バイトをマスクし
てクロックを出さないようにするための信号をＡＮＤゲ
ート２６の一方の入力端子に与え、バイト・スタッフに
関係するバイトＨ１，Ｈ２の位置を示す信号をポインタ
処理回路２３に伝え、ネガティブ・スタッフの対象とし
てクロックが挿入されるバイトＨ３の位置を示す信号を
ＡＮＤ２５の一方の入力端子に与え、そして、ポジティ
ブ・スタッフの対象としてクロックが歯抜けとなるバイ
トＨ３の次のバイト位置を示す信号をＡＮＤゲート２４
に与える。

【００１５】ポインタ処理回路２３では、バイトＨ１，
Ｈ２の信号と同期伝送網のデータおよび連続クロックを
受けて、該データ中のバイトＨ１，Ｈ２のポインタ値の
変化（図２０参照）に基づきポジティブ・スタッフ信号
またはネガティブ・スタッフ信号を発生して、それぞれ
ＡＮＤゲート２４，２５の他方の入力端子に与えてい
る。これにより、ＡＮＤゲート２４からは、ポジティブ
・スタッフの位置のみが、“１”となった信号が出力さ
れ、ＯＲゲート２７を経てＡＮＤゲート２８に与えられ
る。また、ＡＮＤゲート２５からは、ネガティブ・スタ
ッフの位置のみが“１”となった信号が出力される。従
って、ＡＮＤゲート２５の出力が反転されてＡＮＤゲー
ト２６に与えられることにより、ネガティブ・スタッフ
位置については、オーバーヘッドＨ１〜Ｈ３の本来クロ
ックを歯抜けにする所であってもクロックを挿入するた
めの信号がＡＮＤゲート２６から出力され、ＯＲゲート
２７を通ってＡＮＤゲート２８に反転して送られる。こ
のようにして、ＡＮＤゲート２８からは、オーバーヘッ
ドバイトおよびバイト・スタッフ処理がなされた部分が
歯抜け状態となったクロックがバッファメモリ２に与え
られ、データＳＰＥだけがバッファメモリに書き込まれ
ることになる。

【００１６】一方、平滑化部５とは別に平滑化を行うた
めのバイト−ビット変換部３は、ポインタ処理回路２３
からのポジティブ・スタッフ信号またはネガティブ・ス
タッフ信号を受けて、１ビット抜きまたは１ビット挿入
のビット・スタッフ信号を発生し、１ビット抜きの場合
は、ＡＮＤゲート３１と各先頭の３バイトのクロック・
マスク信号を受けるＡＮＤゲート３３の出力信号を入力
するＯＲゲート３４および該ＯＲゲート３４の出力を反
転したＡＮＤゲート３５によりバイト−ビット変換部３
で変換されたビット・スタッフ信号位置のサブ・フレー
ムにおいて、図２４に示す＃２５ビット目（フレーム・
タイミング発生回路２２からの信号による）に対するク
ロックの１ビット抜きが指定される。また、１ビット挿
入については、ＡＮＤゲート３２とＡＮＤゲート３３と
ＯＲゲート３４とＡＮＤゲート３５とで図２４に示すサ
ブ・フレーム中の＃２４ビット目（これもフレーム・タ
イミング発生回路２２からの信号による）に対するクロ
ックの１ビットが指定され、バッファメモリ２の読み出
しクロックおよびジッタ・バッファ５１の書き込みクロ
ックとして与えられる。

【００１７】ここで、ビット・スタッフの指定がないと
きは、先頭の３バイトのクロック・マスク信号はそのま
ま出力されることになる。尚、１ビット抜き／挿入のタ
イミングは、バイト−ビット変換部３で発生するスタッ
フ信号のタイミングに最も近いサブ・フレームで発生さ
れるので、そのときのサブ・フレームにおける＃２４，
＃２５ビット目にビット・スタッフされることになる。
また、＃２４，＃２５ビット目の位置は、固定的なもの
ではなく他の位置でもよい。尚、従来、ディジタルＰＬ
Ｌ回路を使用することなくビット・スタッフ信号に変換
することができるバイト−ビット変換部として、特開平
４−１９６９３７号公報（公開日：平成４年７月１６
日）のジッタ抑圧回路が提案されている。

【００１８】このように、バイト・スタッフに従って、
バッファメモリ２に書き込まれた同期伝送網のデータ
は、ビット・スタッフに変換されて平滑化された形で読
み出され、ポインタアクションに起因するジッタ発生
（例えば、ＳＯＮＥＴにおいては、８ビットの抜け）を
抑圧されてジッタ・バッファ５１に書き込まれる。そし
て、このジッタ・バッファ５１では、バッファメモリで
平滑化がなされなかったオーバーヘッドバイトについて
アナログＰＬＬ回路５２で平滑化させることができる。

【００１９】

【発明が解決しようとする課題】上述した従来のジッタ
抑圧回路（特開平４−１９６９３７号公報に開示された
ジッタ抑圧回路）は、バイト−ビット変換部３の出力信
号により、伝送速度の１ビットをスタッフ（１ビット抜
き／挿入）するように構成されたバイト−ビット変換回
路（ビット・スタッフ回路）を使用していた。すなわ
ち、特開平４−１９６９３７号公報のジッタ抑圧回路で
は、ＳＯＮＥＴにおけるポインタアクションにより８ビ
ットの抜け（ジッタ）が生じた場合、該８ビットの抜け
を１ビット毎に分散させるようになっている。しかしな
がら、この従来のジッタ抑圧回路においては、伝送速度
の１ビット分の位相変動が生じ、後段のアナログＰＬＬ
においても十分にジッタ抑圧ができない恐れがあった。

【００２０】ところで、上記の特開平４−１９６９３７
号公報のジッタ抑圧回路では、例えば、ＳＯＮＥＴにお
けるポインタアクションにより８ビットの抜けを１ビッ
ト毎に分散するために、具体的に、２５ＭＨz のクロッ
クを発生するＣＭＯＳ回路で構成されたクロック発生回
路を備えている。しかし、この１ビット毎に分散した変
動を、以下に詳述する本発明のジッタ抑圧回路のよう
に、さらに小さい１／Ｎビット（例えば、１／６ビッ
ト）毎に分割してジッタの抑圧を行うためには、より高
い周波数（例えば、２５ＭＨz ×６＝１５０ＭＨz)のク
ロックが必要となる。しかし、ＣＭＯＳ回路により、例
えば、１５０ＭＨz のクロック発生回路を構成するのは
困難であり、他の素子を使用して構成する場合には、コ
スト等の面で問題がある。

【００２１】本発明は、上述した従来のジッタ抑圧回路
が有する課題に鑑み、ビット・スタッフによる位相変動
分を少なくしてジッタを抑圧することを目的とする。さ
らに、本発明の他の目的は、ゲート遅延を利用して実際
のクロックよりも高い周波数のクロックに相当する信号
を発生することのできるクロック発生回路（Ｎ相クロッ
ク発生回路）の提供にある。

【００２２】

【課題を解決するための手段】図１は本発明に係るジッ
タ抑圧回路の原理構成を概念的に示すブロック図であ
る。本発明によれば、同期伝送網におけるクロックのジ
ッタ抑圧回路であって、受信した信号のデータおよびク
ロックからオーバーヘッド信号に対応する位置のクロッ
クをマスクし、且つ、受信したデータ中のバイト・スタ
ッフ信号によりポジティブ・スタッフまたはネガティブ
・スタッフのいずれかのバイト・スタッフを行い、前記
受信したデータ中の主信号のみに対応するクロックを発
生する書き込みクロック発生部１と、前記書き込みクロ
ック部１から出力されるクロックに従って主信号のデー
タを蓄えるバッファメモリ２と、前記バイト・スタッフ
信号に基づいてスタッフ動作のビット数を累積部３a で
累積し、さらに、分配部３b で該累積値を分配すること
で一定時間内の移動平均により平滑化したビット・スタ
ッフ信号を発生するバイト−ビット変換部３と、前記受
信クロックからオーバーヘッドバイト位置のクロックの
みをマスクするクロックマスク部７と、前記クロックマ
スク部７の出力クロックを、該クロックの１周期が１／
Ｎとなるように位相分割してＮ相のクロックを発生する
Ｎ相クロック発生部６と、前記ビット・スタッフ信号に
より、前記Ｎ相クロック発生部６で発生したＮ相クロッ
クから順次１つのクロックを選択し、前記バッファメモ
リ２の読み出しクロックを発生する読み出しクロック発
生部４と、前記読み出しクロック発生部４の出力クロッ
クを、書き込みクロックとして前記バッファメモリ２か
ら読み出されたデータを書き込むと共に、前記オーバー
ヘッド位置のクロックの歯抜けの平滑化を行って、前記
非同期伝送網データを発生する平滑化部５とを具備する
ことを特徴とするジッタ抑圧回路が提供される。

【００２３】本発明の他の形態によれば、クロックの１
周期が１／Ｎとなるように位相分割してＮ相のクロック
を発生するＮ相クロック発生回路であって、入力クロッ
クをゲート遅延により位相遅延を行う位相遅延部６a
と、前記位相遅延部６a の所定のゲート出力を１／２分
周する分周部６b と、前記クロックの１周期分の遅延量
のゲート位置を検出する位相検出部６c と、前記位相検
出部６c の出力により、前記クロックの１周期を越える
最少ゲート段数の出力のみを選択信号に変換する選択信
号発生部６d と、前記選択信号発生部６d の出力によ
り、前記クロックの１周期をＮ相に分割するゲート位置
を選択し、前記Ｎ相のクロックを発生するＮ相クロック
選択部６e とを具備することを特徴とするＮ相クロック
発生回路が提供される。

【００２４】

【作用】本発明のジッタ抑圧回路によれば、書き込みク
ロック発生部１により、受信した信号のデータおよびク
ロックからオーバーヘッド信号に対応する位置のクロッ
クがマスクされ、さらに、受信したデータ中のバイト・
スタッフ信号によりポジティブ・スタッフまたはネガテ
ィブ・スタッフのいずれかのバイト・スタッフが行われ
て、受信したデータ中の主信号のみに対応するクロック
が発生される。また、バッファメモリ２により、書き込
みクロック部１から出力されるクロックに従って主信号
のデータが蓄えられ、さらに、バイト・スタッフ信号に
基づいてスタッフ動作のビット数を累積する累積部３a,
および, 累積値を分配する分配部３b を有するバイト−
ビット変換部３により、一定時間内の移動平均により平
滑化されたビット・スタッフ信号が発生される。そし
て、クロックマスク部７により、受信クロックからオー
バーヘッドバイト位置のクロックのみがマスクされ、ま
た、Ｎ相クロック発生部６により、クロックマスク部７
の出力クロックを、該クロックの１周期が１／Ｎとなる
ように位相分割してＮ相のクロックが発生される。さら
に、読み出しクロック発生部４により、ビット・スタッ
フ信号により、前記Ｎ相クロック発生部６で発生したＮ
相クロックから順次１つのクロックが選択され、また、
読み出しクロック発生部４により、バッファメモリ２の
読み出しクロックが発生される。そして、平滑化部５に
より、読み出しクロック発生部４の出力クロックを書き
込みクロックとしてバッファメモリ２から読み出された
データが書き込まれ、さらに、オーバーヘッド位置のク
ロックの歯抜けの平滑化を行って非同期伝送網データが
発生される。

【００２５】このように、本発明のジッタ抑圧回路によ
れば、ビット・スタッフによる位相変動分を少なくして
ジッタを抑圧することができる。本発明のＮ相クロック
発生回路によれば、位相遅延部６a でクロックの１周期
が１／Ｎとなるように位相分割してＮ相のクロックが発
生され、分周部６b で位相遅延部６a の所定のゲート出
力が１／２分周される。さらに、位相検出部６cでクロ
ックの１周期分の遅延量のゲート位置が検出され、選択
信号発生部６d で位相検出部６c の出力により、クロッ
クの１周期を越える最少ゲート段数の出力のみが選択信
号に変換される。そして、Ｎ相クロック選択部６e で選
択信号発生部６d の出力により、クロックの１周期をＮ
相に分割するゲート位置が選択されてＮ相のクロックが
発生される。

【００２６】このように、本発明のＮ相クロック発生回
路によれば、ゲート遅延を利用して実際のクロックより
も高い周波数のクロックに相当する信号を発生すること
ができる。

【００２７】

【実施例】以下、図面を参照して本発明に係るジッタ抑
圧回路の実施例を説明する。図１は本発明に係るジッタ
抑圧回路の原理構成を概念的に示すブロック図である。
図１において、参照符号１は書き込みクロック発生部、
２はバッファメモリ、３は累積部３a および分配部３b
を有するバイト−ビット変換部、４は読み出しクロック
発生部、５は平滑化部、６はＮ相クロック発生部、そし
て、７はクロックマスク部を示している。この図１に示
すジッタ抑圧回路は、図２２を参照して説明した従来の
ジッタ抑圧回路に対して、Ｎ相クロック発生部７および
読み出しクロック発生部８を追加した構成となってい
る。

【００２８】書き込みクロック発生部１は、同期伝送網
（例えば、ＳＯＮＥＴ）から受信したデータ中のバイト
・スタッフ信号（ポジティブ・スタッフ信号およびネガ
ティブ・スタッフ信号）によりポジティブ・スタッフま
たはネガティブ・スタッフのいずれかのバイト・スタッ
フを行い、受信したデータ中の主信号情報のみに対応す
るクロック（図２０(b) および(c) に斜線で示した部分
を除いた部分についてのクロック）を発生する。さら
に、書き込みクロック発生部１は、同期伝送網から受信
した連続クロックからオーバーヘッド信号（図２０(a)
に示した先頭３バイト）に対応する位置のクロックをマ
スクするようになっている。バッファメモリ２は、書き
込みクロック発生部１から出力されるクロックに従って
同期伝送網のSPE データのみを格納するようになってい
る。

【００２９】バイト−ビット変換部３は、累積部３a お
よび分配部３b を有し、一定時間内の移動平均により平
滑化したビット・スタッフ信号を発生する。累積部３a
は、バイト・スタッフ信号に基づいてスタッフ動作のビ
ット数を累積し、また、分配部３b は、累積部３a によ
る累積値を分配するようになっている。クロックマスク
部７は、受信クロックからオーバーヘッドバイト位置の
クロックのみをマスクし、また、Ｎ相クロック発生部６
は、クロックマスク部４の出力クロックを、該クロック
の１周期が１／Ｎとなるように位相分割してＮ相のクロ
ックを発生するようになっている。

【００３０】クロック発生部４は、ビット・スタッフ信
号により、Ｎ相クロック発生部６で発生したＮ相クロッ
クから順次１つのクロックを選択し、バッファメモリ２
の読み出しクロックを発生する。平滑化部５は、読み出
しクロック発生部４の出力クロックを、書き込みクロッ
クとしてバッファメモリ２から読み出されたデータを書
き込むと共に、オーバーヘッド位置のクロックの歯抜け
の平滑化を行って、非同期伝送網データを発生する。

【００３１】このように、本発明のジッタ抑圧回路は、
受信クロックからオーバーヘッドバイトの位置のクロッ
クのみをマスクし、そのクロックを該クロックの１周期
の１／Ｎ位相に均等分割したＮ相クロックを作成する。
さらに、ビット・スタッフ信号により、上記Ｎ相クロッ
クを順次選択してＮ相クロックを順次ビット・スタッフ
要求に応じて選択するようになっている。従って、本発
明のジッタ抑圧回路では、ビット・スタッフ信号によ
り、従来のジッタ抑圧回路（図２２参照）における１ビ
ットのスタッフ（１ビット抜き／挿入）を行う代わり
に、１ビットの１／Ｎ位相（例えば、１／６ビットの位
相）分だけをスタッフするように構成されている。

【００３２】図２は本発明のジッタ抑圧回路におけるＮ
相クロック発生部６の第１の原理構成を示すブロック図
である。同図において、参照符号６ａは位相遅延部, ６
ｂは分周部, ６ｃは位相検出部, ６ｄは選択信号発生
部, そして, ６ｅはゲート選択部を示している。図２に
示されるように、Ｎ相クロック発生部６の第１の原理構
成は、位相遅延部６ａ，分周部６ｂ，位相検出部６ｃ，
選択信号発生部６ｄ，および, ゲート選択部６ｅを備え
ている。位相遅延部（ゲート多段遅延部）６ａは、受信
クロックをゲートにより位相遅延させ、また、分周部６
ｂは、位相遅延部６ａの所定の段数（複数）の出力を１
／２分周した出力をフリップフロップ（Ｄ型F.F.: Ｄ−
type Flip-Flop) のデータ入力（Ｄ入力）に入力し、位
相遅延部６ａの入力クロックを１／２分周した出力をク
ロックとして打つようになっている。

【００３３】位相検出部（位相検出回路）６ｃは、所定
の段数のゲート遅延がクロックの１周期分の遅延量を越
えたゲート位置を検出するものであり、また、選択信号
発生部（選択信号作成部）６ｄは、位相検出部６ｃの出
力信号からゲート段数の最少位置での段数のみを選択信
号に変換するものである。さらに、ゲート選択部６ｅ
は、選択信号発生部６ｄの出力により、クロックの１周
期分を越えた段数のＮ等分の位置を選択するものであ
る。ここで、ゲート選択部６ｅは、第２相〜第Ｎ相のク
ロックを選択する複数のゲート選択ユニット 62e〜6Ne
を備えている。また、第１相のクロックは、受信クロッ
クCLK000により直接作成されるようになっている。尚、
以下の各構成例において、同じ参照符号を付したブロッ
クは、実質的に同様の構成となっており、その説明は省
略する。

【００３４】この図２に示すＮ相クロック発生部６の第
１の原理構成では、ゲート遅延させたクロックを１／２
分周し、入力クロックを１／２分周した信号でフリップ
フロップを打つことにより、遅延量が１周期を越えない
場合はフリップフロップの出力（Ｑ出力）が低レベル
“Ｌ”（０）となり、遅延量が１周期を越える場合は高
レベル“Ｈ”（１）となる。また、ゲート段数の最少段
数で越えるフリップフロップの出力を選択信号となるよ
うに論理変換を行い、該選択信号により、クロックの１
周期分を越えた段数のＮ等分の位置を選択するになって
いる。このように、本発明のジッタ抑圧回路によれば、
デバイスの温度変動や電源電圧の変動等によって、位相
遅延部６ａの遅延量が変動したとしても、正確な位相差
を有するＮ相のクロックを作成することができる。

【００３５】図３は本発明のジッタ抑圧回路におけるＮ
相クロック発生部の第２の原理構成を示すブロック図で
ある。図３に示されるように、Ｎ相クロック発生部６の
第２の原理構成は、位相遅延部６ａ，位相検出部６ｃ，
選択信号発生部６ｄ，および, ゲート選択部６ｅを備え
ている。位相遅延部６ａは、受信クロックをゲートによ
り位相遅延させ、また、位相遅延部６ａの所定の段数の
出力をフリップフロップ（Ｄ型Ｆ．Ｆ.)のＤ入力に入力
し、位相遅延部６ａの入力クロックをクロックとして打
つようになっている。

【００３６】位相検出部６ｃは、所定の段数のゲート遅
延がクロックの半周期分の遅延量を越えたゲート位置を
検出するものであり、また、選択信号発生部６ｄは、位
相検出部６ｃの出力信号からゲート段数の最少位置での
段数のみを選択信号に変換するものである。さらに、ゲ
ート選択部６ｅは、選択信号発生部６ｄの出力により、
クロックの半周期分を越えた段数のＮ／２等分の位置お
よびＮ／２等倍の位置を選択するものである。

【００３７】上記の図３に示すＮ相クロック発生部６の
第２の原理構成では、入力クロックをゲート遅延させ、
該ゲート遅延した入力クロックでフリップフロップを打
つことにより、遅延量が１周期を越えない場合はフリッ
プフロップの出力が低レベル“Ｌ”となり、遅延量が半
周期を越える場合は高レベル“Ｈ”となる。また、ゲー
ト段数の最少段数で越えるフリップフロップの出力を選
択信号となるように論理変換を行い、該選択信号によ
り、クロックの半周期分を越えた段数のＮ等分の位置を
選択するになっている。

【００３８】図４は本発明のジッタ抑圧回路におけるＮ
相クロック発生部の第３の原理構成を示すブロック図で
ある。図４に示すＮ相クロック発生部の第３の原理構成
では、図２に示す第１の原理構成において、位相検出部
６ｃと選択信号発生部６ｄとの間に位相検出決定部６ｆ
を設けるようになっている。位相検出決定部６ｆは、位
相検出部６ｃの出力に対して最少段数で検出した情報に
より上位段数の出力を禁止（インヒビット）するように
構成されている。すなわち、図４に示すＮ相クロック発
生部の第３の原理構成では、位相検出部６ｃに使用する
フリップフロップのセットアップ・ホールドタイムのバ
ラツキにより複数の検出が生じる場合に、最少段数で検
出した結果により上位の出力を禁止することで誤動作を
防止することができる。

【００３９】図５は本発明のジッタ抑圧回路におけるＮ
相クロック発生部の第４の原理構成を示すブロック図で
ある。図５に示すＮ相クロック発生部の第４の原理構成
では、図４に示す第３の原理構成において、選択信号発
生部６ｄとゲート選択部６ｅとの間に選択信号処理部６
ｇを設けるようになっている。選択信号処理部６ｇは、
選択信号発生部６ｄの出力を該入力クロックの歯抜け位
置（オーバーヘッドバイト）においてフリップフロップ
で打ち直すようになっている。これにより、位相選択信
号はオーバーヘッドバイトの位置で切り替わることにな
り、Ｎ相のクロック切り替えが容易となる。

【００４０】図６は本発明のジッタ抑圧回路におけるＮ
相クロック発生部の一実施例を示すブロック図であり、
また、図７は本発明のジッタ抑圧回路におけるＮ相クロ
ック発生部の具体的な構成例を示す回路図である。これ
ら図６および図７に示すＮ相クロック発生回路は、上記
の図５に示すＮ相クロック発生部の第４の原理構成に従
ったものである。

【００４１】図６（図５）に示されるように、本実施例
のＮ相クロック発生回路は、位相遅延部６ａ，分周部６
ｂ，位相検出部６ｃ，位相検出決定部６ｆ，選択信号発
生部６ｄ，選択信号処理部６ｇ，および, ゲート選択部
６ｅを備えている。図８は本発明のジッタ抑圧回路にお
けるＮ相クロック発生部の位相検出部から選択信号処理
部までの論理例を示す図であり、また、図９は本発明の
ジッタ抑圧回路におけるＮ相クロック発生部の位相検出
部のタイムチャートを示す図である。さらに、図１０は
本発明のジッタ抑圧回路におけるＮ相クロック発生部の
位相遅延部の具体的な構成例を示す回路図であり、ま
た、図１１は本発明のジッタ抑圧回路におけるＮ相クロ
ック発生部のゲート選択部の具体的な構成例を示す回路
図である。ここで、図１０および図１１は、６相のクロ
ックを発生するための６相クロック発生部における位相
遅延部およびゲート選択部の構成例を示している。

【００４２】図６および図１０に示されるように、位相
遅延部６ａは、直列に接続された複数（例えば、数百
段）のインバータで構成され、該インバータの所定段数
の出力からクロックCLK002, CLK003, ……, CLK240, CL
K252, CLK264を取り出すようになっている。すなわち、
受信クロックCLK000を直列に接続された複数のインバー
タにより位相遅延させるようになっている。ここで、各
クロックが取り出されるインバータの段数は、必要とす
る遅延に応じてそれぞれ規定されるようになっている。

【００４３】図６および図７に示されるように、分周部
６ｂは、複数のフリップフロップ（Ｄ型F.F.: Ｄ−type
Flip-Flop) を備え、ゲート遅延させたクロックを１／
２分周するようになっている。ここで、図７では、簡略
化のために２つのフリップフロップのみが描かれている
が、実際の分周部６ｂは、図６に示されるように、歯抜
けクロック(CLK000)が供給される１つのフリップフロッ
プ、および、各クロック信号 (a)〜(z) が供給され該各
クロック信号 (a)〜(z) をそれぞれ１／２分周する複数
のフリップフロップにより構成されている。尚、図７に
おいて、位相検出部６ｃを構成するフリップフロップ，
位相検出決定部６ｆを構成するＡＮＤゲート，選択信号
発生部６ｄを構成するＮＯＲゲート，および，選択信号
処理部６ｇを構成するフリップフロップ等も１つだけが
描かれているが、実際には、各クロック信号 (a)〜(z)
に対応してそれぞれ複数個設けられている。

【００４４】図６および図７に示されるように、位相検
出部６ｃは、各クロック信号 (a)〜(z) に対応した複数
のフリップフロップ（Ｄ型F.F.) で構成され、所定の段
数のゲート遅延（クロックCLK002, CLK003, ……, CLK2
40, CLK252, CLK264）がクロックの１周期分の遅延量を
越えたゲート位置を検出するようになっている。すなわ
ち、位相検出部６ｃには、図９に示されるような、位相
遅延部６ａでゲート遅延され、且つ、分周部６ｂで分周
されたクロック（分周部出力歯抜けクロック）が供給さ
れ、該クロック (a)〜(z) の内、１周期分の遅延量を越
えたゲート位置を検出する。

【００４５】位相検出決定部６ｆは、１つの入力が高レ
ベル“Ｈ”（１）に固定されたＡＮＤゲートを備え、位
相検出部６ｃの出力に対して最少段数で検出した情報に
より上位段数の出力を禁止するようになっている。この
位相検出決定部６ｆにより、位相検出部６ｃに使用する
フリップフロップのセットアップ・ホールドタイムのバ
ラツキによって複数の検出が生じる場合でも、最少段数
で検出した結果により上位の出力を禁止することで誤動
作を防止することができる。

【００４６】具体的に、図８に示されるように、位相検
出部６ｃの出力は、クロック (a)〜(i) において、高レ
ベル“Ｈ”（１）となり、クロック(j) で初めて、低レ
ベル“Ｌ”（０）となる。従って、位相検出決定部６ｆ
の出力は、クロック (a)〜(i) で“１”となり、クロッ
ク (j)〜(z) で“０”となる。すなわち、位相検出決定
部６ｆの出力は、最初の“０”（クロック(j))から上位
を全て“０”にするようになっている。ここで、位相検
出部６ｃの出力において、クロック (t)〜(z)は３周期
以上ずれた場合である。さらに、図８に示されるよう
に、選択信号発生部６ｄの出力は、最上位の“１”（ク
ロック(i))以下を“０”とするようになっており、ま
た、選択信号処理部６ｇの出力は、オーバーヘッドバイ
ト位置（クロック(i))で変化するようになっている。
尚、図８において、符号“×”は、不定状態を示してい
る。

【００４７】選択信号発生部６ｄは、１つの入力が低レ
ベル“Ｌ”（０）に固定されたＮＯＲゲートを備え、位
相検出決定部６ｆの出力信号からゲート段数の最少位置
での段数のみを選択信号に変換するようになっている。
選択信号処理部６ｇは、各クロック信号 (a)〜(z) に対
応した複数のフリップフロップ（Ｄ型F.F.) で構成さ
れ、選択信号発生部６ｄの出力を入力クロックの歯抜け
位置（オーバーヘッドバイト）においてフリップフロッ
プで打ち直すようになっている。この選択信号処理部６
ｇにより、位相選択信号はオーバーヘッドバイトの位置
で切り替わることになり、Ｎ相のクロック切り替えを容
易にすることができる。

【００４８】図６および図７に示されるように、ゲート
選択部６ｅは、複数のゲート選択ユニット 62e〜6Ne を
備え、選択信号処理部６ｇの出力により、クロックの１
周期分を越えた段数のＮ等分の位置を選択するようにな
っている。前述したように、図１１は６相のクロックに
おけるゲート選択部６ｅの例を示し、第２相クロックＸ
ＣＫ０２〜第６相クロックＸＣＫ０６を選択するゲート
選択ユニット 62e〜66e を備えている。ここで、第２相
クロックＸＣＫ０２用のゲート選択ユニット62e におい
て、例えば、選択信号端子Ｂ０の選択信号ＳＥＬ〔６
４〕が入力された場合には、クロック入力端子Ａ０に供
給されたクロックCLK044が選択されて、第２相クロック
ＸＣＫ０２として出力され、また、例えば、選択信号端
子Ｂ６１の選択信号ＳＥＬ〔３〕が入力された場合に
は、クロック入力端子Ａ６１に供給されたクロックCLK0
02が選択されて、第２相クロックＸＣＫ０２として出力
されることになる。尚、第１相のクロックＸＣＫ０１
は、３段のインバータを介して、受信クロックCLK000に
より直接作成されるようになっている。

【００４９】次の表１は、Ｎ＝６の場合（６相の場合）
におけるゲート選択部６ｅの各ゲート選択ユニット 62e
〜66e のゲート選択段数の一覧表を示すものである。

【００５０】

【表１】

【００５１】上記の表１において、例えば、位相検出ゲ
ート段数が６６段の場合（ｊ）、ゲート選択ユニット66
e のゲート選択段数は５５段、ゲート選択ユニット65e
のゲート選択段数は４４段、ゲート選択ユニット64e の
ゲート選択段数は３３段、ゲート選択ユニット63e のゲ
ート選択段数は２２段、そして、ゲート選択ユニット63
e のゲート選択段数は１１段となる。また、例えば、位
相検出ゲート段数が７２段の場合（ｋ）、ゲート選択ユ
ニット66e のゲート選択段数は６０段、ゲート選択ユニ
ット65e のゲート選択段数は４８段、ゲート選択ユニッ
ト64e のゲート選択段数は３６段、ゲート選択ユニット
63e のゲート選択段数は２４段、そして、ゲート選択ユ
ニット63e のゲート選択段数は１２段となる。尚、１相
目のクロックは、ゲートにより遅延されることなく（ゲ
ート選択段数は０段）、そのまま出力されることにな
る。また、表１における位相検出ゲート段数は、６の倍
数を取るようになっているが、実際には、Ｎ＝６の場合
でも、６の倍数に限定されるものではないのはもちろん
である。ここで、位相検出部６ｄが検出したクロックの
１周期分の遅延量を越えたゲート位置が６の倍数でない
場合には、各ゲート選択ユニット 61e〜66e によるゲー
ト選択段数は、最も近い遅延量のゲート段数が選択され
ることになる。

【００５２】尚、図７において、参照符号ROWCLKは歯抜
けの位置に出るクロックであり、ＰＲＳＴは電源投入時
に出力されるリセット信号であり、分周部６ｂ，位相検
出部６ｃおよび選択信号処理部６ｇにおける各フリップ
フロップをセットおよびリセットして、入力クロックの
歯抜け位置および電源投入時における動作を補償するよ
うになっている。

【００５３】以上において、Ｎ相クロック発生部６は、
同期伝送網におけるクロックのジッタ抑圧回路に使用す
る場合を例として説明されているが、このＮ相クロック
発生回路６自身を他の回路、或いは、システムに組み込
んで使用することもできる。すなわち、上述したＮ相ク
ロック発生回路（Ｎ相クロック発生部）により、入力ク
ロックを位相の異なるＮ相のクロックとして使用するこ
とが可能となり、実際のクロック（入力クロック）より
も周波数の高いクロック信号に相当する信号を作成する
ことが可能となる。例えば、入力クロックが２５ＭＨz
の場合に、６相のクロック発生回路を使用することによ
って、デバイスの温度変動や電源電圧の変動に左右され
ない、実質的に、１５０ＭＨz(２５ＭＨz ×６）のクロ
ックを使用するのと同様の効果を得ることができる。

【００５４】図１２は本発明のジッタ抑圧回路における
読み出しクロック発生部の第１の原理構成を示すブロッ
ク図である。図１２に示されるように、読み出しクロッ
ク発生部４の第１の原理構成は、リングカウンタ４ａ，
および, 読み出し選択部４ｂを備えている。リングカウ
ンタ４ａは、ビット・スタッフ信号で動作するＮ段のリ
ングカウンタとして構成され、例えば、ポジティブ・ス
タッフ（Ｉ）の場合はライトシフト、また、ネガティブ
・スタッフ（Ｄ）の場合はレフトシフトして、Ｎ個の選
択信号（１相選択信号〜Ｎ相選択信号）を出力するよう
になっている。読み出し選択部４ｂは、リングカウンタ
４ａからのＮ個の選択信号を受けて、対応するＮ個のク
ロック（１相クロック〜Ｎ相クロック）を順次選択し、
読み出しクロックとして出力するようになっている。こ
こで、Ｎ個のクロック（１相クロック〜Ｎ相クロック）
は、上述したように、Ｎ相クロック発生回路６の出力で
ある。

【００５５】図１３は本発明のジッタ抑圧回路における
読み出しクロック発生部のタイムチャートを示す図であ
り、Ｎ＝６の場合の例を示すものである。図１２に示す
読み出しクロック発生部４の第１の原理構成において、
ポジティブ・スタッフの場合、リングカウンタ４ａは、
Ｎ相から１相（Ｎ相から１相へ巡回する）までスタッフ
信号に応じて発生するため、Ｎ相のクロックを１／Ｎか
らＮ相（Ｎ相から１／Ｎ相へ巡回する）まで順次選択す
ることになる。その結果、切り替えが発生する度に、１
／Ｎの位相分だけ位相が遅れ、１／Ｎ位相だけリークし
て行くことになる。具体的に、図１３において、ポジテ
ィブ・スタッフの場合、１相クロックは１／６の位相分
だけ位相が遅れた２相クロックに切り替えられ、２相ク
ロックは１／６の位相分だけ位相が遅れた３相クロック
に切り替えられ、同様に、５相クロックは１／６の位相
分だけ位相が遅れた６相クロックに切り替え、６相クロ
ックは１／６の位相分だけ位相が遅れた１相クロック
（次の周期）に切り替えられる。これにより、切り替え
が発生する度に、１／６の位相分だけ位相が遅れ、１／
６位相だけリークして行くことになる。

【００５６】図１２に示す読み出しクロック発生部４の
第１の原理構成において、ネガティブ・スタッフの場
合、リングカウンタ４ａは、Ｎ相から１相（１相からＮ
相へ巡回する）までスタッフ信号に応じて発生するた
め、Ｎ相のクロックをＮ相から１／Ｎ相（Ｎ相から１／
Ｎ相へ巡回する）まで順次選択することになる。その結
果、切り替えが発生する度に、１／Ｎの位相分位相が進
むことになり、１／Ｎ位相だけリークしていくことにな
る。具体的に、図１３において、ネガティブ・スタッフ
の場合、６相クロックは１／６の位相分だけ位相が進ん
だ５相クロックに切り替えられ、５相クロックは１／６
の位相分だけ位相が進んだ４相クロックに切り替えら
れ、同様に、２相クロックは１／６の位相分だけ位相が
進んだ１相クロックに切り替えられ、１相クロックは１
／６の位相分だけ位相が進んだ６相クロック（前の周
期）に切り替えられる。これにより、切り替えが発生す
る度に、１／６の位相分だけ位相が進み、１／６位相だ
けリークして行くことになる。

【００５７】図１４は本発明のジッタ抑圧回路における
読み出しクロック発生部の第２の原理構成を示すブロッ
ク図である。図１４に示されるように、読み出しクロッ
ク発生部４の第２の原理構成は、Ｎ段カウンタ４ｃ，デ
コーダ４ｄ，および, 読み出し選択部４ｂを備えてい
る。Ｎ段カウンタ４ｃは、ビット・スタッフ信号で動作
し、Ｎ段までカウントするアップ／ダウンカウンタとし
て構成され、ポジティブ・スタッフ（Ｉ）の場合はアッ
プカウント、ネガティブ・スタッフ（Ｄ）の場合はダウ
ンカウントする。デコーダ４ｄは、Ｎ段カウンタ４ｃの
出力をデコードすることにより、Ｎ個の選択信号（１相
選択信号〜Ｎ相選択信号）を出力するようになってい
る。読み出し選択部４ｂは、上記の図１３のものと同様
であり、デコーダ４ｄからのＮ個の選択信号を受けて、
対応するＮ個のクロック（１相クロック〜Ｎ相クロッ
ク）を順次選択し、読み出しクロックとして出力するよ
うになっている。

【００５８】図１４に示す読み出しクロック発生部４の
第２の原理構成において、ポジティブ・スタッフの場
合、Ｎ段カウンタ４ｃは、１からＮ（Ｎから１へ巡回す
る）までスタッフ信号に応じてカウントアップする。さ
らに、デコーダ４ｄにより、選択信号を１相からＮ相ま
で順次発生するため、Ｎ相のクロックを１／ＮからＮ相
（Ｎ相から１／Ｎ相へ巡回する）まで順次選択すること
になる。その結果、切り替えが発生する度に、１／Ｎの
位相分位相が遅れることになり、１／Ｎ位相だけリーク
していくことになる。

【００５９】図１４に示す読み出しクロック発生部４の
第２の原理構成において、ネガティブ・スタッフの場
合、カウンタはＮから１（１からＮへ巡回する）までス
タッフ信号に応じてカウントダウンする。さらに、デコ
ーダ４ｄにより、選択信号をＮ相から１相まで順次発生
するため、Ｎ相のクロックをＮ相から１／Ｎ相（Ｎ相か
ら１／Ｎ相へ巡回する）まで順次選択することになる。
その結果、切り替えが発生する度に、１／Ｎの位相分位
相が進むことになり、１／Ｎ位相だけリークしていくこ
とになる。

【００６０】図１５は本発明のジッタ抑圧回路における
読み出しクロック発生部の一実施例を示すブロック図で
あり、上記の図１３に示す読み出しクロック発生部の第
１の原理構成に従ったものである。図１３に示されるよ
うに、本実施例の読み出しクロック発生部４は、Ｎ段の
リングカウンタ４ａ，２つのＮＡＮＤゲート41a,42a,お
よび, 読み出し選択部４ｂを備えている。ＮＡＮＤゲー
ト41a は、Ｎ段のリングカウンタ４ａの出力の内、Ｎ相
選択信号を除く１相選択信号〜Ｎ−１相選択信号が入力
されており、該ＮＡＮＤゲート41a の出力はＮ段のリン
グカウンタ４ａのライト入力に供給されている。また、
ＮＡＮＤゲート42a は、Ｎ段のリングカウンタ４ａの出
力の内、１相選択信号を除く２相選択信号〜Ｎ相選択信
号が入力されており、該ＮＡＮＤゲート42a の出力はＮ
段のリングカウンタ４ａのレフト入力に供給されてい
る。

【００６１】これにより、ポジティブ・スタッフ（Ｉ）
の場合はライトシフト、また、ネガティブ・スタッフ
（Ｄ）の場合はレフトシフトして、Ｎ個の選択信号（１
相選択信号〜Ｎ相選択信号）を出力するようになってい
る。そして、読み出し選択部４ｂは、前述したように、
リングカウンタ４ａからのＮ個の選択信号（１相選択信
号〜Ｎ相選択信号）を受けて、対応するＮ個のクロック
（１相クロック〜Ｎ相クロック）を順次選択し、読み出
しクロックとして出力するようになっている。

【００６２】図１６〜図１８は本発明のジッタ抑圧回路
における読み出しクロック発生部のリングカウンタの具
体的な構成例を示す回路図であり、図１５に示す読み出
しクロック発生部４の実施例を６個のクロック（１相ク
ロックＸＣＫ０１〜Ｎ相クロックＶＣＫ０６を６段のリ
ングカウンタ４ａの出力である６個の選択信号（１相選
択信号〜６相選択信号）により順次選択する構成を示す
ものである。

【００６３】図１６〜図１８に示されるように、リング
カウンタ４ａは、複数のマルチプレクサ（ＭＵＸ),フリ
ップフロップ（Ｄ−F.F.),および，論理ゲートにより、
６段のリングカウンタとして構成されている。このリン
グカウンタ４ａには、ポジティブ・スタッフ信号ＰＯＳ
Ｒ，ネガティブ・スタッフ信号ＮＥＧＲ，オーバーヘッ
ドクロックROWCLK，および，リセット信号ＰＲＳＴが供
給されている。ＮＡＮＤゲート41a および42a は、５入
力ＮＡＮＤゲートとして構成され、ＮＡＮＤゲート41a
には１相選択信号〜５相選択信号が入力され、また、Ｎ
ＡＮＤゲート42a には２相選択信号〜６相選択信号が入
力されている。さらに、ＮＡＮＤゲート41a の出力は６
段のリングカウンタ４ａのライト入力に供給され、ま
た、ＮＡＮＤゲート42a の出力は６段のリングカウンタ
４ａのレフト入力に供給されている。

【００６４】読み出し選択部４ｂは、６段のリングカウ
ンタ４ａからの６個の選択信号（１相選択信号〜６相選
択信号）を受けて、対応する６個のクロック（１相クロ
ック〜６相クロック）を順次選択し、読み出しクロック
として出力するようになっている。尚、１相クロック〜
６相クロックは、Ｎ相クロック発生回路６の出力であ
る。

【００６５】このように、本実施例のジッタ抑圧回路
は、例えば、受信クロックをオーバーヘッドバイト位置
のクロックのみをマスクしたクロックをＮ相クロック発
生部６へ入力し、クロック１周期を１／６に分割した６
相のクロックを作成する。さらに、バイト−ビット変換
部３で作成したビット・スタッフ信号を読み出しクロッ
ク発生部４へ入力し、６個のクロック（１相クロック〜
６相クロック）を選択する６個の選択信号（１相選択信
号〜６相選択信号）を作成する。この１相選択信号〜６
相選択信号により、１相クロック〜６相クロックをビッ
ト・スタッフの要求により、順次選択することで、１／
６位相だけリークしたバッファメモリ２の読み出しクロ
ックを出力するようになっている。

【００６６】上述したように、本実施例のジッタ抑圧回
路は、受信した信号のデータおよびクロックからオーバ
ーヘッド信号に対応する位置のクロックをマスクし且
つ、受信したデータ中のバイト・スタッフ信号により、
ポジティブ・スタッフまたはネガティブ・スタッフのい
ずれかのバイト・スタッフを行い、受信したデータ中の
主信号のみに対応したクロックを発生する書き込みクロ
ック部と該書き込みクロック発生部から出力されるクロ
ックにより主信号のデータを蓄えるバッファメモリと該
バッファメモリの書き込みと該バイト・スタッフ信号に
基づきスタッフ動作のビット数を累積部で累積し、分配
部で該累積値を均等に分配することにより、一定時間内
の移動平均により、平滑化したビット・スタッフ信号を
発生するバイト−ビット変換部と該受信クロックからオ
ーバーヘッド信号位置のクロックをマスクし、該クロッ
クの１周期をＮ相に分割遅延したクロックを発生し、該
バイト−スタッフ信号により順次選択し、位相スタッフ
を行って、該バッファメモリの読み出しクロックを発生
するリーククロック発生部と、該リーククロック発生部
の出力信号を書き込みクロックとして、該バッファメモ
リから読み出されたデータを書き込むとともに該オーバ
ーヘッド位置のクロック歯抜けの平滑化を行って該非同
期網データを発生する平滑部とで構成する。これによっ
て、バイト多重を行い、バイト単位でスタッフを行う同
期伝送網におけるクロックのジッタ抑圧回路に関し、デ
ジタルＰＬＬを用いずにビット・スタッフ信号に変換す
ることができるバイト−ビット変換部を実現することが
できる。

【００６７】

【発明の効果】以上、詳述したように、本発明のジッタ
抑圧回路によれば、バイト・スタッフで発生した位相ず
れを、ビット・スタッフ信号により１／Ｎ位相ずつスタ
ッフしていくことによって、ビット・スタッフによる位
相変動分を少なくしてジッタを抑圧し、より一層良好な
ジッタ抑圧特性を実現することができる。

【図面の簡単な説明】

【図１】本発明に係るジッタ抑圧回路の原理構成を概念
的に示すブロック図である。

【図２】本発明のジッタ抑圧回路におけるＮ相クロック
発生部の第１の原理構成を示すブロック図である。

【図３】本発明のジッタ抑圧回路におけるＮ相クロック
発生部の第２の原理構成を示すブロック図である。

【図４】本発明のジッタ抑圧回路におけるＮ相クロック
発生部の第３の原理構成を示すブロック図である。

【図５】本発明のジッタ抑圧回路におけるＮ相クロック
発生部の第４の原理構成を示すブロック図である。

【図６】本発明のジッタ抑圧回路におけるＮ相クロック
発生部の一実施例を示すブロック図である。

【図７】本発明のジッタ抑圧回路におけるＮ相クロック
発生部の具体的な構成例を示す回路図である。

【図８】本発明のジッタ抑圧回路におけるＮ相クロック
発生部の位相検出部から選択信号処理部までの論理例を
示す図である。

【図９】本発明のジッタ抑圧回路におけるＮ相クロック
発生部の位相検出部のタイムチャートを示す図である。

【図１０】本発明のジッタ抑圧回路におけるＮ相クロッ
ク発生部の位相遅延部の具体的な構成例を示す回路図で
ある。

【図１１】本発明のジッタ抑圧回路におけるＮ相クロッ
ク発生部のゲート選択部の具体的な構成例を示す回路図
である。

【図１２】本発明のジッタ抑圧回路における読み出しク
ロック発生部の第１の原理構成を示すブロック図であ
る。

【図１３】本発明のジッタ抑圧回路における読み出しク
ロック発生部のタイムチャートを示す図である。

【図１４】本発明のジッタ抑圧回路における読み出しク
ロック発生部の第２の原理構成を示すブロック図であ
る。

【図１５】本発明のジッタ抑圧回路における読み出しク
ロック発生部の一実施例を示すブロック図である。

【図１６】本発明のジッタ抑圧回路における読み出しク
ロック発生部のリングカウンタの具体的な構成例を示す
回路図（その１）である。

【図１７】本発明のジッタ抑圧回路における読み出しク
ロック発生部のリングカウンタの具体的な構成例を示す
回路図（その２）である。

【図１８】本発明のジッタ抑圧回路における読み出しク
ロック発生部のリングカウンタの具体的な構成例を示す
回路図（その３）である。

【図１９】同期伝送網の一例としてのＳＯＮＥＴシステ
ムを説明するためのブロック図である。

【図２０】同期伝送における一般的なバイト・スタッフ
を説明するための図である。

【図２１】同期伝送における一般的なポインタ・アクシ
ョンを説明するための図である。

【図２２】従来のジッタ抑圧回路の一例を概念的に示す
ブロック図である。

【図２３】本発明および従来例のジッタ抑圧回路におけ
る位相−ビット変換部を除く具体的な構成を示す図であ
る。

【図２４】ビット・スタッフ位置の具体例を示す図であ
る。

【符号の説明】

１…書き込みクロック発生部 ２…バッファメモリ ３…バイト−ビット変換部 ３ａ…累積部 ３ｂ…分配部 ４…読み出しクロック発生部 ４ａ…Ｎ相リングカウンタ部 ４ｂ…クロック選択部 ４ｃ…Ｎ段カウンタ部 ４ｄ…デコーダ部 ５…平滑化部 ６…Ｎ相クロック発生部 ６ａ…ゲート遅延部 ６ｂ…分周部 ６ｃ…位相検出部 ６ｄ…選択信号発生部 ６ｅ…ゲート選択部 ６ｆ…位相検出決定部 ７…クロックマスク部

Claims (13)

【特許請求の範囲】
1. 【請求項１】 同期伝送網におけるクロックのジッタ抑
   圧回路であって、 受信した信号のデータおよびクロックからオーバーヘッ
   ド信号に対応する位置のクロックをマスクし、且つ、受
   信したデータ中のバイト・スタッフ信号によりポジティ
   ブ・スタッフまたはネガティブ・スタッフのいずれかの
   バイト・スタッフを行い、前記受信したデータ中の主信
   号のみに対応するクロックを発生する書き込みクロック
   発生部（１）と、 前記書き込みクロック部（１）から出力されるクロック
   に従って主信号のデータを蓄えるバッファメモリ（２）
   と、 前記バイト・スタッフ信号に基づいてスタッフ動作のビ
   ット数を累積部（３a)で累積し、さらに、分配部（３b)
   で該累積値を分配することで一定時間内の移動平均によ
   り平滑化したビット・スタッフ信号を発生するバイト−
   ビット変換部（３）と、 前記受信クロックからオーバーヘッドバイト位置のクロ
   ックのみをマスクするクロックマスク部（７）と、 前記クロックマスク部（７）の出力クロックを、該クロ
   ックの１周期が１／Ｎとなるように位相分割してＮ相の
   クロックを発生するＮ相クロック発生部（６）と、 前記ビット・スタッフ信号により、前記Ｎ相クロック発
   生部（６）で発生したＮ相クロックから順次１つのクロ
   ックを選択し、前記バッファメモリ（２）の読み出しク
   ロックを発生する読み出しクロック発生部（４）と、 前記読み出しクロック発生部（４）の出力クロックを、
   書き込みクロックとして前記バッファメモリ（２）から
   読み出されたデータを書き込むと共に、前記オーバーヘ
   ッド位置のクロックの歯抜けの平滑化を行って、前記非
   同期伝送網データを発生する平滑化部（５）とを具備す
   ることを特徴とするジッタ抑圧回路。
2. 【請求項２】 前記Ｎ相クロック発生部（６）は、 入力クロックをゲート遅延により位相遅延を行う位相遅
   延部（６a)と、 前記位相遅延部（６a)の所定のゲート出力を１／２分周
   する分周部（６b)と、 前記クロックの１周期分の遅延量のゲート位置を検出す
   る位相検出部（６c)と、 前記位相検出部（６c)の出力により、前記クロックの１
   周期を越える最少ゲート段数の出力のみを選択信号に変
   換する選択信号発生部（６d)と、 前記選択信号発生部（６d)の出力により、前記クロック
   の１周期をＮ相に分割するゲート位置を選択し、前記Ｎ
   相のクロックを発生するＮ相クロック選択部（６e)とを
   具備し、前記クロックの１周期をＮ相に分割して生成す
   るようにしたことを特徴とする請求項１のジッタ抑圧回
   路。
3. 【請求項３】 前記Ｎ相クロック発生部（６）は、さら
   に、前記選択信号発生部（６d)の出力を前記入力クロッ
   クの歯抜け位置であるオーバーヘッドバイト位置で打ち
   直す選択信号処理部（６g)を具備し、前記クロックの１
   周期の遅延量のゲート位置を検出するようにしたことを
   特徴とする請求項２のジッタ抑圧回路。
4. 【請求項４】 前記Ｎ相クロック発生部（６）は、 入力クロックをゲート遅延により位相遅延を行う位相遅
   延部（６a)と、 前記位相遅延部（６a)の所定のゲート出力を１／２分周
   する分周部（６b)と、 前記クロックの半周期分の遅延量のゲート位置を検出す
   る位相検出部（６c)と、 前記位相検出部（６c)の出力により、前記クロックの半
   周期を越える最少ゲート段数の出力のみを選択信号に変
   換する選択信号発生部（６d)と、 前記選択信号発生部（６d)の出力により、前記クロック
   の１周期をＮ相に分割するゲート位置を選択し、前記Ｎ
   相のクロックを発生するＮ相クロック選択部（６e)とを
   具備し、前記クロックの１周期をＮ相に分割して生成す
   るようにしたことを特徴とする請求項１のジッタ抑圧回
   路。
5. 【請求項５】 前記Ｎ相クロック発生部（６）は、さら
   に、前記選択信号発生部（６d)の出力を前記入力クロッ
   クの歯抜け位置であるオーバーヘッドバイト位置で打ち
   直す選択信号処理部（６g)を具備し、前記クロックの半
   周期の遅延量のゲート位置を検出するようにしたことを
   特徴とする請求項４のジッタ抑圧回路。
6. 【請求項６】 前記Ｎ相クロック発生部（６）は、さら
   に、前記位相検出部（６c)の出力に設けられ、位相検出
   の複数検出を防止する位相検出決定回路（６f)を具備す
   ることを特徴とする請求項２または４のジッタ抑圧回
   路。
7. 【請求項７】 前記読み出しクロック発生部（４）は、 前記ビット・スタッフ信号により動作するライト／レフ
   ト−シフト型のＮ段リングカウンタ（４a)と、 該リングカウンタ（４a)の出力により、前記Ｎ相クロッ
   ク発生部（６）で発生されたＮ相のクロックを選択する
   選択部（４b)とを具備し、順次Ｎ相のクロックを選択し
   て読み出しクロックを発生するようにしたことを特徴と
   する請求項１のジッタ抑圧回路。
8. 【請求項８】 前記読み出しクロック発生部（４）は、 前記ビット・スタッフ信号により動作するアップダウン
   型のＮカウンタ（４c)と、 前記Ｎカウンタ（４c)の出力をデコードするデコーダ部
   （４d)と、 前記デコーダ部（４d)の出力により、前記Ｎ相クロック
   発生部（６）で発生されたＮ相のクロックを選択する選
   択部（４b)とを具備し、順次Ｎ相のクロックを選択して
   読み出しクロックを発生するようにしたことを特徴とす
   る請求項１のジッタ抑圧回路。
9. 【請求項９】 クロックの１周期が１／Ｎとなるように
   位相分割してＮ相のクロックを発生するＮ相クロック発
   生回路であって、 入力クロックをゲート遅延により位相遅延を行う位相遅
   延部（６a)と、 前記位相遅延部（６a)の所定のゲート出力を１／２分周
   する分周部（６b)と、 前記クロックの１周期分の遅延量のゲート位置を検出す
   る位相検出部（６c)と、 前記位相検出部（６c)の出力により、前記クロックの１
   周期を越える最少ゲート段数の出力のみを選択信号に変
   換する選択信号発生部（６d)と、 前記選択信号発生部（６d)の出力により、前記クロック
   の１周期をＮ相に分割するゲート位置を選択し、前記Ｎ
   相のクロックを発生するＮ相クロック選択部（６e)とを
   具備することを特徴とするＮ相クロック発生回路。
10. 【請求項１０】 前記Ｎ相クロック発生回路は、さら
    に、前記選択信号発生部（６d)の出力を前記入力クロッ
    クの所定位置で打ち直す選択信号処理部（６g)を具備
    し、前記クロックの１周期の遅延量のゲート位置を検出
    するようにしたことを特徴とする請求項９のＮ相クロッ
    ク発生回路。
11. 【請求項１１】 クロックの１周期が１／Ｎとなるよう
    に位相分割してＮ相のクロックを発生するＮ相クロック
    発生回路であって、 入力クロックをゲート遅延により位相遅延を行う位相遅
    延部（６a)と、 前記位相遅延部（６a)の所定のゲート出力を１／２分周
    する分周部（６b)と、 前記クロックの半周期分の遅延量のゲート位置を検出す
    る位相検出部（６c)と、 前記位相検出部（６c)の出力により、前記クロックの半
    周期を越える最少ゲート段数の出力のみを選択信号に変
    換する選択信号発生部（６d)と、 前記選択信号発生部（６d)の出力により、前記クロック
    の１周期をＮ相に分割するゲート位置を選択し、前記Ｎ
    相のクロックを発生するＮ相クロック選択部（６e)とを
    具備することを特徴とするＮ相クロック発生回路。
12. 【請求項１２】 前記Ｎ相クロック発生回路は、さら
    に、前記選択信号発生部（６d)の出力を前記入力クロッ
    クの歯抜け位置であるオーバーヘッドバイト位置で打ち
    直す選択信号処理部（６g)を具備し、前記クロックの半
    周期の遅延量のゲート位置を検出するようにしたことを
    特徴とする請求項１１のＮ相クロック発生回路。
13. 【請求項１３】 前記Ｎ相クロック発生回路は、さら
    に、前記位相検出部（６c)の出力に設けられ、位相検出
    の複数検出を防止する位相検出決定回路（６f)を具備す
    ることを特徴とする請求項９または１１のＮ相クロック
    発生回路。