JPH07264257A - π／４シフトＱＰＳＫ同期回路 - Google Patents

Abstract

(57)【要約】 【目的】π／４シフトＱＰＳＫ同期回路の回路規模を削
減し、小形化，ＩＣ化に適するようにする。 【構成】ＩＦ信号を分配器１で２分配し、ＶＣＯ２の出
力を９０°分配器３で得た直交ローカル信号と平衡変調
器４−１，２で変調しＬＰＦ５−１，２を通してＩ信号
とＱ信号を得る。このＩ，Ｑ信号をコンパレータ６−
１，２で２値整形して信号ｉ，ｑを出力する。一方、
Ｉ，Ｑ信号の大小比較とＩ，（−Ｑ）信号の大小比較を
行って信号ｉ’，ｑ’を出力する。信号ｉとｑのＥＸ−
ＯＲ（９−１）と信号ｉ’とｑ’のＥＸ−ＯＲ（９−
２）との排他的論理和出力（９−３）と、シンボルレー
トの１／２クロックとのＥＸ−ＯＲ（９−４）出力をル
ープフィルタ１０を介してＶＣＯ２の制御電圧入力とす
るように構成した。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はπ／４シフトＱＰＳＫ
（４相位相変調）信号の同期検波に供せられる同期回路
の小形化改良に関する。

【０００２】

【従来の技術】ＢＰＳＫ，ＱＰＳＫ，８ＰＳＫ等の位相
変調信号の同期検波に供せられる同期回路として従来用
いられている構成に、（１） 受信信号周波数の逓倍方
式、（２）逆変調方式、（３）再変調方式、（４）コス
タスループ方式等が知られている。このうち、（１）は
受信信号周波数の逓倍手段を、（２）は受信信号の逆位
相変調手段を、また（３）はローカル信号の位相変調手
段を、それぞれ検波手段とは別個に設備する必要があ
り、回路規模に問題がある。（４）のコスタスループは
（１）の受信信号周波数の逓倍処理を検波回路の一部を
利用して複素ベースバンド信号上で等価的に実現するの
で小形化に寄与することが知られている。

【０００３】図１はＱＰＳＫの場合のコスタスループ方
式の従来の一構成例を示す。図において、ＩＦは受信中
間周波信号である。１０１は４分配器であり、ＩＦを４
分配する。１０２はＶＣＯ（電圧制御発振器）であっ
て、周波数制御電圧入力に応じた周波数の発振出力を得
る。１０３は４位相分配器であり、ＶＣＯ１０２の出力
から各々０°，９０°，４５°，１３５°の４位相成分
のローカル信号を分配出力する。１０４−１〜１０４−
４は平衡変調器であり、それぞれＩＦと、位相が０°，
９０°，４５°，１３５°の各ローカル信号との平衡変
調を行う。１０５−１〜１０５−４は低域ろ波器（ＬＰ
Ｆ）であり、各ローカル信号の位相０°，９０°，４５
°，１３５°とそれぞれ同相のベースバンド信号成分
Ｉ，Ｑ，Ｉ’，Ｑ’を抽出する。１０６−１〜１０６−
３は平衡変調器であり、ＩとＱ，Ｉ’とＱ’の平衡変調
とこれらの出力同士の平衡変調を行い、キャリア同期の
位相誤差信号を抽出する。１０７はループフィルタであ
り、上記位相誤差信号に含まれている高調波成分および
雑音成分を除去し、ＶＣＯ１０２の周波数制御電圧入力
にフィードバックする。

【０００４】以上の構成において、平衡平調器１０６−
１〜１０６−３により、複素ベースバンド信号Ｉ，Ｑ，
Ｉ’，Ｑ’上で受信信号周波数の４逓倍処理が等価的に
実現されている。

【０００５】

【発明が解決しようとする課題】しかしながら、上記従
来の構成では４分配器１０１，ＶＣＯ出力の４位相分配
器１０３や合計７個の平衡変調器および合計４個の低域
ろ波器等を設備する必要があり、小形化，ＩＣ化に限界
がある。

【０００６】以上は、ＱＰＳＫに適用する従来の同期回
路の問題であるが、π／４シフトＱＰＳＫに適用する同
期回路にはさらに対策が必要となる。

【０００７】図２はπ／４シフトＱＰＳＫのＩ，Ｑ座標
上の信号空間ダイアグラムである。図示したように、π
／４シフトＱＰＳＫは、１シンボルごとにＱＰＳＫの直
交基準座標をπ／４ラジアンずつ片方向へ離散的に回転
させた信号空間ダイアグラムとなっており、シンボルの
変化は図中の太線のようになる。

【０００８】即ち、π／４シフトＱＰＳＫのコンステレ
ーション（信号配置）では、，，，の４位相点
（〇印；π／４ラジアンの奇数倍）の組と、’，
’，’，’の４位相点（●印；π／４ラジアンの
偶数倍）の組とが隔シンボルで交番する。このため、従
来のＱＰＳＫ用コスタスループ方式はπ／４シフトＱＰ
ＳＫには適用できない。

【０００９】この問題を解決する従来の構成として、逆
変調方式や再変調方式等のほか、総合的には８位相のコ
ンスタレーションであることに着目した受信信号周波数
の８逓倍方式や８ＰＳＫ用コスタスループ方式等が考え
られる。しかし、いずれも回路規模が著しく大きくなる
という欠点がある。

【００１０】本発明の目的は、前記従来の回路において
問題となる回路規模を削減し、小形化，ＩＣ化に適する
π／４シフトＱＰＳＫ同期回路を提供することにある。

【００１１】

【課題を解決するための手段】本発明のπ／４シフトＱ
ＰＳＫ同期回路は、受信中間周波信号を２分配する分配
器と、前記受信中間周波信号と同一の周波数を有するロ
ーカル信号を発生するＶＣＯと、該ＶＣＯの出力を互い
に９０°の位相差を有する２信号に分配する９０°分配
器と、前記分配器および９０°分配器の一方の信号同士
および他方の信号同士の平衡平調を行うそれぞれ第１お
よび第２の平衡変調器と、該第１および第２の平衡変調
器の出力から変調成分ＩおよびＱをそれぞれ抽出する第
１および第２の低域ろ波器と、該第１および第２の低域
ろ波器の出力をそれぞれ２値整形する第１および第２の
コンパレータと、前記第１および第２の低域ろ波器の出
力の大小比較、およびいずれか一方の極性を反転させた
のちの大小比較をそれぞれ行う第３，第４のコンパレー
タと、前記第１および第２のコンパレータの出力間、お
よび前記第３および第４のコンパレータの出力間の排他
的論理和をそれぞれ得る第１および第２の排他的論理和
ゲートと、該第１および第２の排他的論理和ゲートの出
力同士の排他的論理和を得る第３の排他的論理和ゲート
と、該第３の排他的論理和ゲートの出力と、シンボルレ
ートの１／２分周クロックとの排他的論理和を得る第４
の排他的論理和ゲートと、該第４の排他的論理ゲートの
出力を平滑化し前記ＶＣＯの周波数制御電圧入力に帰還
するループフィルタと、前記第１および第２の低域ろ波
器の出力の動きからシンボル変化のタイミングを抽出す
る変化点検出回路と、該変化点検出回路の出力に位相同
期したビットレートクロック，シンボルレートクロック
および前記第４の排他的論理和ゲートに供給するシンボ
ルレートの１／２分周クロックとを生成する受信タイミ
ング同期回路とで構成されたことを特徴とするものであ
る。

【００１２】

【実施例】

（構成）図３は本発明によるπ／４シフトＱＰＳＫ同期
回路の一構成例図である。図中、１は受信中間周波信号
ＩＦを２分配する分配器、２はＩＦと同一の周波数を有
するローカル信号を発生するＶＣＯ（Voltage Controll
ed Oscillator ）、３はＶＣＯ２の出力を互いに９０°
の位相差を有する２信号に分配する９０°分配器であ
る。４−１，４−２は平衡変調器で、分配器１の各々の
出力と、９０°分配器の各々の出力との平衡変調を行
う。５−１および５−２は、それぞれ平衡変調器４−１
および４−２の出力から変調成分Ｉ（同相成分）、およ
びＱ（直交成分）を抽出する低域ろ波器（ＬＰＦ）であ
る。６−１および６−２はそれぞれ上記ＩおよびＱを２
値整形した信号ｉおよびｑを得るコンパレータである。
７−１および７−２は、Ｉと、上記Ｑの極性反転信号−
Ｑとの大小比較結果、およびＩとＱの大小比較結果をそ
れぞれ２値論理レベルで出力するコンパレータである。
８は上記−Ｑを得るための極性反転器である。９−１，
９−２，９−３および９−４は排他的論理和（ＥＸ−Ｏ
Ｒ）ゲートであって、９−１は上記ｉとｑの間、９−２
はコンパレータ７−１と７−２の出力間、９−３は上記
ＥＸ−ＯＲゲート９−１と９−２の出力間、９−４はＥ
Ｘ−ＯＲゲート９−３の出力と、シンボルレートの１／
２分周クロック（１／２）ｆ_sとの間の排他的論理和を
それぞれ出力する。１０はＥＸ−ＯＲゲート９−４の出
力の高調波成分や雑音成分を除去するループフィルタ
で、その出力は上記ＶＣＯ２の周波数制御電圧入力にフ
ィードバックされる。１１は変化点検出回路であって、
Ｉ，Ｑの動きからシンボル変化のタイミングを示す２値
信号を出力する。シンボル変化のタイミングはＩ，Ｑの
ゼロクロス点やＩ² ＋Ｑ² の極大点等から抽出できる。
１２は受信タイミング同期回路で、変化点検出回路１１
の出力に位相同期したビットレートクロック２ｆ_s ，シ
ンボルレートクロックｆ_s ，シンボルレートの１／２分
周クロック（１／２）ｆ_s を出力する。上記の機能は公
知のＰＬＬ（Phaase Locked Loop）技術により実現でき
る。

【００１３】（作用）図３に示した本発明のπ／４シフ
トＱＰＳＫ同期検波回路の構成例に基づき、その検波動
作と効果を図４によって詳しく説明する。

【００１４】図４の（１），（２）および（３）は、そ
れぞれＩとＱのリサージュ平面上でのＥＸ−ＯＲゲート
９−１，９−２および９−３の出力の論理極性を示した
図であって、ハッチングを施した部分は論理極性“１”
に、また施していない空白の部分は論理極性“０”に該
当している。また、図中の円は判定時点における受信シ
ンボル（ＩとＱのリサージュ平面上の複素ベクトルＩ＋
ｊＱ）の存在しうる領域を示しており、円上の〇印は図
２と同様の４位相点（第１象限），（第２象限），
（第３現象），（第４現象）をそれぞれ表してい
る。

【００１５】まず、ＥＸ−ＯＲゲート９−１の出力の論
理極性はＩとＱが同極性のとき“０”となり異極性のと
き“１”となるので、図４の（１）に図示したように、
第１象限と第３象限が“０”（空白）となり第２象
限と第４象限が“１”（ハッチング）となる。一
方、ＥＸ−ＯＲゲート９−２の出力は、（Ｉ−Ｑ）と
（Ｉ＋Ｑ）が同極性のとき“０”、異極性のとき“１”
となるから、図４の（２）に図示したように直線Ｑ＝
Ｉ，Ｑ＝−Ｉで仕切った４領域の左右が“０”、上下が
“１”となる。従って、ＥＸ−ＯＲゲート９−３の出力
は、図４の（１）と（２）の排他的論理和条件により、
（３）に図示した極性区分となる。

【００１６】ここで、ＥＸ−ＯＲゲート９−４の出力
は、ＥＸ−ＯＲゲート９−３の出力と（１／２）ｆ_s と
の排他的論理和であるから、（１／２）ｆ_s の極性の
“０”および“１”に対応してそれぞれＥＸ−ＯＲゲー
ト９−３の出力と同極性および逆極性となる。よって、
９−４の出力の極性区分は（１／２）ｆ_s ＝“０”のと
き、前述の図４（３）となるが、“１”の場合は、図４
（４）に示すように、図４（３）を反転した区分とな
り、さらに、（１／２）ｆ_s は隔シンボルで“０”と
“１”を交互に繰り返す信号であるから、図４の（３）
と（４）の区分は隔シンボルで交互に繰り返されること
がわかる。

【００１７】さて、ＶＣＯ２の制御電圧は、元来、周波
数の増大，減少の制御に適用されるものであり、この周
波数の増減は上記ＩとＱのリサージュ面上の複素ベクト
ルＩ＋ｊＱの左、もしくは右回転となって表されるの
で、ここでは、ＥＸ−ＯＲゲート９−４の出力の論理極
性が“０”のときＩ＋ｊＱが左回転し、逆に“１”のと
き右回転するように設定しておくものとする。従って、
図４の（３），（４）に示した各領域上の回転方向はそ
れぞれ矢印のようになる。同図より、（３）の４位相点
，，，および（４）の４位相点’，’，
’，’はいずれも左回転と右回転の矢印が向き合う
位置にあり、これら４位相点の２つの組が図３の閉ルー
プ構成において隔シンボルで交互に安定な滞留点となる
ことがわかる。なお、本発明の構成では、上記４位相点
からのＩ＋ｊＱの同期位相誤差は２値化されているた
め、誤差量の大小は検出できないが、上述の矢印が示す
回転方向は常に与えられるので、図２に示したπ／４シ
フトＱＰＳＫの２つの４位相点を交互に安定点とする負
帰還ループが形成され、同期上の本質的な問題を全く生
じることなく、安定した同期動作を得ることが可能であ
る。

【００１８】図５は、本発明の構成によるπ／４シフト
ＱＰＳＫ同期回路を復調器に用いた時のビット誤り率特
性の実測値を示す。図の縦軸はビット誤り率、横軸は１
ビット当りの受信エネルギＥ_b と雑音スペクトラム密度
Ｎ₀ との比（エネルギコントラスト比）である。本実測
例のビットレートは１５Ｍｂｐｓであり、変調波形シェ
ーピングは送信側１００％ナイキストロールオフフィル
タ（ロールオフファクタ−α＝１．０）を使用してい
る。図示したように、実測値（太線）のビット誤り率１
０^-4の点における理論値（細線）に対する劣化はおよそ
１ｄＢ強であり、良好な特性が得られていることがわか
る。

【００１９】

【発明の効果】以上、詳細に説明したように、本発明に
よれば、使用する平衡変調器と低域ろ波器の個数が各々
２個ずつであり、ＶＣＯ出力も０°と９０°の２相分配
でよく、従来に比べ極めて小規模で実現できるため、実
用上の効果は大きい。

【図面の簡単な説明】

【図１】従来のＱＰＳＫ用コスタスループ方式の構成例
図である。

【図２】π／４シフトＱＰＳＫの信号空間ダイヤグラム
である。

【図３】本発明によるπ／４シフトＱＰＳＫ同期回路の
一構成例図である。

【図４】ＩとＱのリサージュ平面上でのＥＸ−ＯＲゲー
ト９−１，９−２，９−４（（１／２）ｆ_s ＝
“０”），９−４（（１／２）ｆ_s ＝“１”）の論理極
性を示す図である。

【図５】本発明によるπ／４シフトＱＰＳＫ同期回路を
復調器に使用したときのビット誤り率特性の実測例図で
ある。

【符号の説明】

１ 分配器 ２ ＶＣＯ ３ ９０°分配器 ４−１，４−２ 平衡変調器 ５−１，５−２ ＬＰＦ ６−１，６−２，７−１，７−２ コンパレータ ８ 極性反転器 ９−１，９−２，９−３，９−４ ＥＸ−ＯＲゲート １０ ループフィルタ １１ 変化点検出回路 １２ 受信タイミング同期回路 １０１ ４分配器 １０２ ＶＣＯ １０３ ４位相分配器 １０４−１〜１０４−４ 平衡変調器 １０５−１〜１０５−４ 低域ろ波器 １０６−１〜１０６−３ 平衡変調器 １０７ ループフィルタ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 受信中間周波信号を２分配する分配器
   と、 前記受信中間周波信号と同一の周波数を有するローカル
   信号を発生するＶＣＯと、 該ＶＣＯの出力を互いに９０°の位相差を有する２信号
   に分配する９０°分配器と、 前記分配器および９０°分配器の一方の信号同士および
   他方の信号同士の平衡平調を行うそれぞれ第１および第
   ２の平衡変調器と、 該第１および第２の平衡変調器の出力から変調成分Ｉお
   よびＱをそれぞれ抽出する第１および第２の低域ろ波器
   と、 該第１および第２の低域ろ波器の出力をそれぞれ２値整
   形する第１および第２のコンパレータと、 前記第１および第２の低域ろ波器の出力の大小比較、お
   よびいずれか一方の極性を反転させたのちの大小比較を
   それぞれ行う第３，第４のコンパレータと、 前記第１および第２のコンパレータの出力間、および前
   記第３および第４のコンパレータの出力間の排他的論理
   和をそれぞれ得る第１および第２の排他的論理和ゲート
   と、 該第１および第２の排他的論理和ゲートの出力同士の排
   他的論理和を得る第３の排他的論理和ゲートと、 該第３の排他的論理和ゲートの出力と、シンボルレート
   の１／２分周クロックとの排他的論理和を得る第４の排
   他的論理和ゲートと、 該第４の排他的論理ゲートの出力を平滑化し前記ＶＣＯ
   の周波数制御電圧入力に帰還するループフィルタと、 前記第１および第２の低域ろ波器の出力の動きからシン
   ボル変化のタイミングを抽出する変化点検出回路と、 該変化点検出回路の出力に位相同期したビットレートク
   ロック，シンボルレートクロックおよび前記第４の排他
   的論理和ゲートに供給するシンボルレートの１／２分周
   クロックとを生成する受信タイミング同期回路とで構成
   されたことを特徴とするπ／４シフトＱＰＳＫ同期回
   路。