JPH07273226A - 不揮発性半導体メモリ装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 フローティングゲートを有する不揮発性半導
体メモリ装置のメモリセルトランジスタの動作特性の悪
化を防止する。 【構成】 シリコン基板２１上に複数の分離領域２２が
配置され、この分離領域２２の間に跨るようにフローテ
ィングゲート２４が配置される。フローティングゲート
２４は、分離領域２２に平行な方向で中央部が薄く形成
され、交差する方向で均一な厚さに形成される。このフ
ローティングゲート２４上には、一部が重なり合うよう
にして制御ゲート２６が配置される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、フローティングゲート
を有する不揮発性半導体メモリ装置及びその製造方法に
関する。

【０００２】

【従来の技術】メモリセルが単一のトランジスタからな
る電気的に消去可能なプログラマブルＲＯＭ(EEPROM:El
ectrically Erasable Programmable ROM)においては、
フローティングゲートと制御ゲートとを有する２重ゲー
ト構造のトランジスタによって各メモリセルが形成され
る。このような２重ゲート構造のメモリセルトランジス
タの場合、フローティングゲートのドレイン領域側で発
生したホットエレクトロンを加速してフローティングゲ
ートに注入することでデータの書き込みが行われる。そ
して、ＦＮ伝導(Fowler-Nordheim tunnelling)によって
フローティングゲートから制御ゲートへ電荷を引き抜く
ことでデータの消去が行われる。

【０００３】図１０はフローティングゲートを有する不
揮発性半導体メモリ装置のメモリセル部分の平面図、図
１１及び図１２はそのＸ−Ｘ線及びＹ−Ｙ線断面図であ
る。この図においては、制御ゲートがフローティングゲ
ートと並んで配置されるスプリットゲート構造を示して
いる。Ｐ型のシリコン基板１の表面領域に、選択的に厚
く形成される酸化膜(LOCOS)よりなる複数の分離領域２
が短冊状に形成され、素子領域が区画される。シリコン
基板１上に、酸化膜３を介し、分離領域２の間に跨るよ
うにしてフローティングゲート４が配置される。このフ
ローティングゲート４は、メモリセル毎に独立して配置
される。また、フローティングゲート４上の酸化膜５
は、フローティングゲート４の中央部で厚く形成され、
フローティングゲート４の端部を鋭角に形成して電界集
中を生じ易くしている。複数のフローティングゲート４
が配置されたシリコン基板１上に、フローティングゲー
ト４の各列毎に対応して制御ゲート６が配置される。こ
の制御ゲート６は、一部がフローティングゲート４上に
重なり、残りの部分が酸化膜３を介してシリコン基板１
に接するように配置される。また、これらのフローティ
ングゲート４及び制御ゲート６は、それぞれ隣り合う列
が互いに線対称となるように配置される。制御ゲート６
の間の基板領域及びフローティングゲート４の間の基板
領域に、Ｎ型のドレイン領域７及びソース領域８が形成
される。ドレイン領域７は、制御ゲート６の間で分離領
域２に囲まれてそれぞれが独立し、ソース領域８は、制
御ゲート６の延在する方向に連続する。これらのフロー
ティングゲート４、制御ゲート６、ドレイン領域７及び
ソース領域８によりメモリセルトランジスタが構成され
る。そして、制御ゲート６上に、酸化膜９を介して、ア
ルミニウム配線１０が制御ゲート６と交差する方向に配
置される。このアルミニウム配線１０は、コンタクトホ
ール１１を通して、それぞれドレイン領域７に接続され
る。

【０００４】このような２重ゲート構造のメモリセルト
ランジスタの場合、フローティングゲート４に注入され
る電荷の量によってソース、ドレイン間に流れる電流が
変動する。そこで、フローティングゲート４に選択的に
電荷を注入することにより、特定のメモリセルトランジ
スタのドレイン電流を変動させ、これによって生じる動
作特性の差を書き込みデータと対応付けるようにしてい
る。

【０００５】図１３は、図１０に示したメモリセル部分
の回路図である。３行×３列配置された２重ゲート構造
のメモリセルトランジスタ１２は、各ゲートがワード線
１３に接続され、ドレインがビット線１４に接続されて
ソースが接地される。実際には、制御ゲート６自体をワ
ード線１３とし、アルミニウム配線１０をビット線１４
とする。そして、ワード線１３がロウデコーダに接続さ
れると共に、ビット線１４がカラムデコーダに接続さ
れ、それぞれが選択的に活性化される。これにより、ロ
ウアドレス及びカラムアドレスに応答して特定のメモリ
セルトランジスタ１２が指定されることになる。

【０００６】

【発明が解決しようとする課題】上述のようなスプリッ
トゲート構造のメモリセルトランジスタにおいては、フ
ローティングゲート４の側面が、半導体基板１に対して
垂直で、フローティングゲート４の中央部分の厚さより
も広く形成される。そして、フローティングゲート４の
側面のうち３つの面が薄い酸化膜を介して制御ゲート６
と向かい合うことになる。このため、フローティングゲ
ート４と制御ゲート６との間の静電容量が大きくなり、
メモリセルトランジスタの動作特性の悪化を招いてい
る。

【０００７】また、厚い酸化膜５の下に形成されるフロ
ーティングゲート４は、選択酸化によって厚く形成され
る酸化膜をマスクとするエッチングによって形成される
ことから、各角部を直角に形成することは困難である。
このため、フローティングゲート４により構成されるメ
モリセルトランジスタの有効なゲートサイズが設計値よ
りも小さくなり、所望の動作特性を得られなくなる。

【０００８】そこで本発明は、フローティングゲートと
制御ゲートとの間の静電容量を小さくすると共に、メモ
リセルトランジスタのゲートサイズを所定の値に形成
し、メモリセルトランジスタの動作特性を向上すること
を目的とする。

【０００９】

【課題を解決するための手段】本発明は、上述の課題を
解決するために成されたもので、一導電型の半導体基板
と、この半導体基板上に電気的に独立した状態で配置さ
れるフローティングゲートと、このフローティングゲー
トに隣接し、少なくとも一部が重なり合って配置される
制御ゲートと、上記フローティングゲートの上記制御ゲ
ートに対向する側とは反対側の基板領域に形成される逆
導電型の第１の半導体領域と、上記制御ゲートの上記フ
ローティングゲートに対向する側とは反対側の基板領域
に形成される逆導電型の第２の半導体領域と、を備え、
上記フローティングゲートの厚さが上記制御ゲートに交
差する方向で中央部が端部より薄く形成され、上記制御
ゲートに平行な方向で略均一に形成されることを特徴と
している。

【００１０】そして、その製造方法において、一導電型
の半導体基板上に積層される第１のゲート材料層上に一
定の幅で第１の方向に延在する開口を有する耐酸化膜を
形成する工程と、上記第１のゲート材料層を上記耐酸化
膜の開口に応じて選択的に酸化して第１の方向に連続す
る厚い酸化膜を形成する工程と、第１の方向と直交する
第２の方向に延在する開口を有する耐エッチング層を上
記厚い酸化膜上に形成する工程と、上記耐エッチング層
をマスクとして上記厚い酸化膜をエッチングし、上記厚
い酸化膜を第２の方向で分離して複数の島状に形成する
工程と、上記第１のゲート材料層を上記厚い酸化膜の下
に位置する部分を残してエッチングにより選択的に除去
し、電気的に独立したフローティングゲートを形成する
工程と、上記フローティングゲートを被って積層される
第２のゲート材料層をエッチングにより選択的に除去
し、上記フローティングゲートと少なくとも一部が重な
り合う制御ゲートを形成する工程と、上記フローティン
グゲート及び上記制御ゲートに隣接する基板領域に逆導
電型の不純物を注入して逆導電型の半導体領域を形成す
る工程と、を含むことを特徴としている。

【００１１】

【作用】本発明の不揮発性半導体メモリ装置によれば、
フローティングゲートの厚さを制御ゲートと交差する方
向で中央部を端部より薄くし、制御ゲートに平行な方向
で略均一にしたことで、フローティングゲートの側面の
面積が小さくなる。従って、フローティングゲートが薄
い酸化膜を介して制御ゲートと向かい合う部分の面積が
小さくなり、フローティングゲートと制御ゲートとの間
の静電容量が減少する。

【００１２】そして、本発明の製造方法によれば、フロ
ーティングゲートの制御ゲートと平行になる側面が第１
の方向に連続する厚い酸化膜に応じて形成され、フロー
ティングゲートの制御ゲートと交差する側面が第２の方
向に延在する耐エッチング層の開口に応じて形成され
る。従って、フローティングゲートの厚さが制御ゲート
と交差する方向で中央部が端部より薄くなり、制御ゲー
トに平行な方向で略均一になる。さらに、フローティン
グゲートの形状が耐エッチング層をマスクとしたエッチ
ングによって決められることから、フローティングゲー
トの各角部が直角に形成される。従って、メモリセルト
ランジスタの有効なゲートサイズを正確に形成される。

【００１３】

【実施例】図１は、本発明の不揮発性半導体メモリ装置
のメモリセル部分の斜視図で、図２及び図３は、Ｘ−Ｘ
線及びＹ−Ｙ線の断面図である。Ｐ型のシリコン基板２
１上の表面領域に、選択酸化によって厚く形成される酸
化膜からなる複数の分離領域２２が配置され、素子領域
が区画される。この分離領域２２については、高濃度の
Ｐ型領域とすることも可能である。分離領域２２が形成
されたシリコン基板２１上に、酸化膜２３を介して複数
のフローティングゲート２４が、隣り合う分離領域２２
の間に跨るようにして配置される。このフローティング
ゲート２４を被う酸化膜２５は、フローティングゲート
２４の中央部で厚く形成されており、フローティングゲ
ート２４の端部を鋭角にして電解集中が生じ易いように
している。ところで、フローティングゲート２４は、分
離領域２２と交差する側面２４ａがフローティングゲー
ト２４の実質的な厚さより広い均一な幅で形成され、分
離領域２２と平行な側面２４ｂが中央部で狭くなるよう
に形成される。即ち、フローティングゲート２４は、後
述する制御ゲート２６に対して交差する方向では中央部
で薄く、平行な方向では略均一な厚さに形成されてお
り、制御ゲート２６に対して平行な側面２４ａの端部以
外では電解集中が生じにくいようになっている。フロー
ティングゲート２４が配置されたシリコン基板２１上
に、各フローティングゲート２４に対応して、分離領域
２２と交差する方向に制御ゲート２６が配置される。こ
の制御ゲート２６は、分離領域２２と交差する方向に連
続し、一部がフローティングゲート２４上に酸化膜２５
を介して重なり、残りの部分が酸化膜２３を介してシリ
コン基板２１に接するように配置される。これらのフロ
ーティングゲート２４及び制御ゲート２６は、各列が線
対称となるように配置される。隣り合う制御ゲート２６
の間の基板領域及びフローティングゲート２４の間の基
板領域に、Ｎ型のドレイン領域２７及びソース領域２８
が形成される。ドレイン領域２７は、制御ゲート２６の
間で分離領域２２に囲まれてそれぞれが独立し、ソース
領域２８は、制御ゲート２５の延在する方向に連続す
る。

【００１４】以上のようにフローティングゲート２４及
び制御ゲート２６が配置されるシリコン基板２１上に
は、フローティングゲート２４及び制御ゲート２６を被
って酸化膜２９が形成され、この酸化膜２９上にドレイ
ン領域２８と接続されるアルミニウム配線３０が配置さ
れる。尚、酸化膜２９及びアルミニウム配線３０につい
ては、図１では省略している。

【００１５】このメモリ装置におけるデータの書き込
み、消去及び読み出しの各動作は、例えば、以下のよう
にして行われる。まず書き込み動作においては、制御ゲ
ート２６の電位を２Ｖ、ドレイン領域２７の電位を０．
８Ｖ、ソース領域２８の電位を１２Ｖとする。これによ
り、ドレイン領域２７付近で発生するホットエレクトロ
ンがフローティングゲート２４側へ加速され、酸化膜２
３を通してフローティングゲート２４に注入されてデー
タの書き込みが成される。一方、消去動作においては、
ドレイン領域２７及びソース領域２８の電位を０Ｖと
し、制御ゲート２６を１４Ｖとする。これにより、フロ
ーティングゲート２４内に保持されている電荷が、フロ
ーティングゲート２４の端部の鋭角部分からＦＮ伝導に
よって酸化膜２３を突き抜けて制御ゲート２６に放出さ
れてデータが消去される。尚、データの消去において
は、全てのメモリセルトランジスタに一様に電圧を与え
ることによって一括消去が可能である。そして、読み出
し動作においては、制御ゲート２６の電位を４Ｖとし、
ドレイン領域２７を２Ｖ、ソース領域２８を０Ｖとす
る。このとき、フローティングゲート２３に電荷が注入
されていると、フローティングゲート２３の電位が低く
なるため、フローティングゲート２３の下にチャネルが
形成されてドレイン電流が流れる。逆に、フローティン
グゲート２３に電荷が注入されていなければ、フローテ
ィングゲート２３の電位が高くなるため、フローティン
グゲート２３の下にチャネルが形成されてドレイン電流
が流れる。そこで、ドレイン領域２７から流れ出す電流
をセンスアンプにより検出することでメモリセルトラン
ジスタのオン／オフの判定、即ち、書き込まれたデータ
の判定が成される。

【００１６】以上のようなメモリ装置においては、制御
ゲート２６と交差するフローティングゲート２４の側面
２４ｂの面積が小さくなったことで、制御ゲート２６と
向かい合う部分の面積が小さくなり、フローティングゲ
ート２４と制御ゲート２６との間の静電容量が小さくな
っている。図４乃至図９は、本発明の不揮発性半導体メ
モリ装置の製造方法を説明する工程別の断面図である。
各図面において、右側が図１のＸ−Ｘ線の断面に対応
し、左側が図１のＹ−Ｙ線の断面に対応する。

【００１７】図４：第１工程 始めに、Ｐ型のシリコン基板２１の表面を選択酸化する
ことによって厚い酸化膜からなる分離領域２２を形成す
る。選択酸化の方法については、周知の方法であり、説
明は省略する。そして、シリコン基板２１上に酸化膜２
３を介して多結晶シリコン層３１を積層し、この多結晶
シリコン層３１表面に酸化膜３２を形成する。さらに、
耐酸化マスクとなる窒化膜３３を酸化膜３２上に形成
し、この窒化膜３３を周知のフォトリソグラフィ技術に
よりパターニングして後にフローティングゲート２４を
形成する位置に対応して開口３４を形成する。この開口
３４は、一定の幅で分離領域２２と交差する方向に延在
する。

【００１８】図５：第２工程 窒化膜３３を耐酸化マスクとして酸化膜３２を選択的に
酸化し、窒化膜３３の開口３４の部分に、分離領域２２
と交差する方向に連続する厚い酸化膜３５を形成する。
この酸化膜３５は、酸化膜３２が表面側及び多結晶シリ
コン層３１側へ成長したものであり、多結晶シリコン層
３１は、その部分で膜厚が薄くなる。

【００１９】図６：第３工程 窒化膜３３を除去した後、酸化膜３２、３５上にエッチ
ングマスクとなるレジスト層３６を積層し、このレジス
ト層３６の分離領域２２上で分離領域２２と平行な方向
に延在する開口３７を形成する。この開口３７に従って
酸化膜３５をエッチングすることで、酸化膜３５を分離
領域２２上で分離して隣り合う分離領域２２の間に跨る
島状に形成する。このように、レジスト層３６をマスク
としてエッチングすれば、島状に形成された酸化膜３５
の各角部は所望の形状、即ち、直角に形成される。ま
た、酸化膜３５の下の多結晶シリコン層３１は、分離領
域２２に平行な方向では中央部が薄く形成され、交差す
る方向では均一な厚さに形成される。

【００２０】図７：第４工程 レジスト層３６を除去した後、多結晶シリコン層３１を
厚い酸化膜３５の下の部分を残してエッチングし、フロ
ーティングゲート２４を形成する。このとき、酸化膜３
５の角部が直角を成しているため、酸化膜３５に一致す
る形状となるフローティングゲート２４についても、角
部は直角を成している。そして、フローティングゲート
２４の厚さは、酸化膜３５の下の多結晶シリコン層３１
と同様、分離領域２２に平行な方向で中央部が薄く形成
され、交差する方向で均一に形成される。

【００２１】図８：第５工程 フローティングゲート２４の露出面を熱酸化して層間絶
縁膜を形成した後、フローティングゲート２４を覆うよ
うに多結晶シリコン層３８を積層し、この多結晶シリコ
ン層３８をパターニングして制御ゲート２６を形成す
る。この制御ゲート２６を形成する際には、シリコン基
板２１上の酸化膜２３を一旦除去した後に再度酸化膜を
形成することで、良好な膜質のゲート絶縁膜を得ること
ができる。

【００２２】図９：第６工程 フローティングゲート２４及び制御ゲート２６をマスク
とし、フローティングゲート２４の間の基板領域及び制
御ゲート２６の間の基板領域に、Ｎ型の不純物イオン、
例えばリンイオン（Ｐ）を注入し、ドレイン領域２７及
びソース領域２８を形成する。ところで、ソース領域２
８については、フローティングゲート２４と容量結合し
てフローティングゲート２４の電位を制御できるように
するため、フローティングゲート２４の下の領域まで拡
げる必要がある。そこで、ドレイン領域２７の形成とソ
ース領域２８の形成とを別工程で行い、ソース領域２８
形成時のリンイオンの注入エネルギーを高くしてＮ型の
不純物イオンが拡がり易いようにする。あるいは、ソー
ス領域２８に不純物イオンを２度注入するようにしてソ
ース領域２８の不純物濃度をドレイン領域２７より高く
する。

【００２３】その後の工程では、制御ゲート２６の表面
及び酸化膜２３の露出面を熱酸化して新たな酸化膜２９
を形成し、さらに、ドレイン領域２７部分にコンタクト
ホールを形成した後にドレイン領域２７に接続されるア
ルミニウム配線３０を形成する。ところで、フローティ
ングゲート２４の形成については、第３工程で多結晶シ
リコン層３１を分離領域２２と平行な方向に分離した後
に、第４工程で厚い酸化膜３５に応じてエッチングする
ようにしているが、第４工程を第３工程の前に行うよう
にしてもよい。即ち、厚い酸化膜３５に応じて多結晶シ
リコン膜３１をエッチングして分離領域と交差する方向
に帯状に残し、その後に残された多結晶シリコン膜３１
をレジスト層で形成される耐エッチング層がマスクとな
るエッチングにより分離領域２２上で分離することで、
複数のフローティングゲート２４を形成する。

【００２４】以上の実施例においては、Ｐ型のシリコン
基板２１にＮ型のドレイン領域２７及びソース領域２８
を形成するＮチャンネル型の場合を例示したが、Ｎ型の
シリコン基板を用いるＰチャンネル型にて構成すること
も可能である。

【００２５】

【発明の効果】本発明によれば、制御ゲートと交差する
フローティングゲートの側面の面積を小さくしたことに
より、制御ゲートと向かい合う面積が減少してフローテ
ィングゲートと制御ゲートとの間に生じる静電容量が小
さくなる。このため、寄生容量の増加に起因するメモリ
セルトランジスタの動作特性の悪化を防止することがで
きる。

【００２６】また、本発明の製造方法では、フローティ
ングゲートの角部が直角を成すようになるため、メモリ
セルトランジスタのゲートサイズの製造誤差を少なくで
き、設計値に応じた所望の動作特性を有するメモリセル
トランジスタを形成することができる。従って、メモリ
セルトランジスタのサイズを小さくした場合でも、所望
の動作特性を得ることができるようになり、メモリセル
の微細化、即ち、メモリ容量を増大させるのに有利であ
る。

【図面の簡単な説明】

【図１】本発明の半導体メモリ装置のメモリセル部分の
斜視図である。

【図２】図１のＸ−Ｘ線部分の断面図である。

【図３】図１のＹ−Ｙ線部分の断面図である。

【図４】本発明の半導体メモリ装置の製造方法の第１工
程を示す断面図である。

【図５】本発明の半導体メモリ装置の製造方法の第２工
程を示す断面図である。

【図６】本発明の半導体メモリ装置の製造方法の第３工
程を示す断面図である。

【図７】本発明の半導体メモリ装置の製造方法の第４工
程を示す断面図である。

【図８】本発明の半導体メモリ装置の製造方法の第５工
程を示す断面図である。

【図９】本発明の半導体メモリ装置の製造方法の第６工
程を示す断面図である。

【図１０】従来の半導体メモリ装置のメモリセル部分の
平面図である。

【図１１】図１０のＸ−Ｘ線部分の断面図である。

【図１２】図１０のＹ−Ｙ線部分の断面図である。

【図１３】メモリセル部分の回路図である。

【符号の説明】

１、２１ 半導体基板 ２、２２ 分離領域 ３、５、９、２３、２５、２９、３２、３５ 酸化膜 ４、２４ フローティングゲート ６、２６ 制御ゲート ７、２７ ドレイン領域 ８、２８ ソース領域 １０、３０ アルミニウム配線 １１ コンタクトホール ３１、３８ 多結晶シリコン層 ３３ 窒化膜 ３４ 開口 ３６ レジスト層 ３７ 開口

Claims (3)

【特許請求の範囲】
1. 【請求項１】 一導電型の半導体基板と、この半導体基
   板上に電気的に独立した状態で配置されるフローティン
   グゲートと、このフローティングゲートに隣接し、少な
   くとも一部が重なり合って配置される制御ゲートと、上
   記フローティングゲートの上記制御ゲートに対向する側
   とは反対側の基板領域に形成される逆導電型の第１の半
   導体領域と、上記制御ゲートの上記フローティングゲー
   トに対向する側とは反対側の基板領域に形成される逆導
   電型の第２の半導体領域と、を備え、上記フローティン
   グゲートの厚さが上記制御ゲートに交差する方向で中央
   部が端部より薄く形成され、上記制御ゲートに平行な方
   向で略均一に形成されることを特徴とする不揮発性半導
   体メモリ装置。
2. 【請求項２】 一導電型の半導体基板上に積層される第
   １のゲート材料層上に一定の幅で第１の方向に延在する
   開口を有する耐酸化膜を形成する工程と、上記第１のゲ
   ート材料層を上記耐酸化膜の開口に応じて選択的に酸化
   して第１の方向に連続する厚い酸化膜を形成する工程
   と、第１の方向と直交する第２の方向に延在する開口を
   有する耐エッチング層を上記厚い酸化膜上に形成する工
   程と、上記耐エッチング層をマスクとして上記厚い酸化
   膜をエッチングし、上記厚い酸化膜を第２の方向に分離
   して複数の島状に形成する工程と、第１の方向に連続す
   る上記厚い酸化膜の下に位置する部分を残して上記第１
   のゲート材料層を選択的に除去して電気的に独立した複
   数のフローティングゲートを形成する工程と、上記フロ
   ーティングゲートを被って積層される第２のゲート材料
   層を選択的に除去し、上記フローティングゲートと少な
   くとも一部分が重なり合い第１の方向に連続する制御ゲ
   ートを形成する工程と、上記フローティングゲート及び
   上記制御ゲートに隣接する基板領域に逆導電型の不純物
   を注入して逆導電型の半導体領域を形成する工程と、を
   含むことを特徴とする不揮発性半導体メモリ装置の製造
   方法。
3. 【請求項３】 一導電型の半導体基板上に積層される第
   １のゲート材料層上に一定の幅で第１の方向に延在する
   開口を有する耐酸化膜を形成する工程と、上記第１のゲ
   ート材料層を上記耐酸化膜の開口に応じて選択的に酸化
   して第１の方向に連続する厚い酸化膜を形成する工程
   と、上記厚い酸化膜の下に位置する部分を残して上記第
   １のゲート材料層を選択的に除去する工程と、上記厚い
   酸化膜に対応して残された上記第１のゲート材料層上
   に、第１の方向と直交する第２の方向に延在する開口を
   有する耐エッチング層を形成する工程と、上記耐エッチ
   ング層をマスクとして第１の方向に延在する上記第１の
   ゲート材料層をエッチングし、第２の方向に分離して電
   気的に独立した複数のフローティングゲートを形成する
   工程と、上記フローティングゲートを被って積層される
   第２のゲート材料層を選択的に除去し、上記フローティ
   ングゲートと少なくとも一部分が重なり合い第１の方向
   に連続する制御ゲートを形成する工程と、上記フローテ
   ィングゲート及び上記制御ゲートに隣接する基板領域に
   逆導電型の不純物を注入して逆導電型の半導体領域を形
   成する工程と、を含むことを特徴とする不揮発性半導体
   メモリ装置の製造方法。