JPH07273635A - 半導体集積回路の出力回路 - Google Patents
半導体集積回路の出力回路Info
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- JPH07273635A JPH07273635A JP6063722A JP6372294A JPH07273635A JP H07273635 A JPH07273635 A JP H07273635A JP 6063722 A JP6063722 A JP 6063722A JP 6372294 A JP6372294 A JP 6372294A JP H07273635 A JPH07273635 A JP H07273635A
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Abstract
(57)【要約】
【目的】 出力バッファへ供給する電源及びグランド配
線幅を小さくすることができ、チップ面積の縮小が図れ
る半導体集積回路の出力回路を得る。 【構成】 出力バッファ５の前段に設けられる論理ゲー
トとして、Ｐ型ＭＯＳトランジスタ２とＮ型ＭＯＳトラ
ンジスタ３でなるインバータを備え、トランジスタ２と
３のゲート長またはゲート幅を調整することにより、出
力バッファ５の駆動を任意の動作タイミングで行い得る
ようにし、論理しきい値を調整して出力バッファ５の動
作タイミングを各出力回路毎に異ならせることにより、
消費電力のピークを抑制して、出力バッファ５へ供給す
る電源及びグランド配線幅を小さくしチップ面積の縮小
化を図る。
線幅を小さくすることができ、チップ面積の縮小が図れ
る半導体集積回路の出力回路を得る。 【構成】 出力バッファ５の前段に設けられる論理ゲー
トとして、Ｐ型ＭＯＳトランジスタ２とＮ型ＭＯＳトラ
ンジスタ３でなるインバータを備え、トランジスタ２と
３のゲート長またはゲート幅を調整することにより、出
力バッファ５の駆動を任意の動作タイミングで行い得る
ようにし、論理しきい値を調整して出力バッファ５の動
作タイミングを各出力回路毎に異ならせることにより、
消費電力のピークを抑制して、出力バッファ５へ供給す
る電源及びグランド配線幅を小さくしチップ面積の縮小
化を図る。
Description
【０００１】
【産業上の利用分野】この発明は、半導体集積回路の出
力回路に関するものである。
力回路に関するものである。
【０００２】
【従来の技術】図４は従来の半導体集積回路の出力回路
の一例を示す構成図である。図において、５は半導体集
積回路の内部データを外部へ伝達するための出力バッフ
ァであり、３１は半導体集積回路の外部への信号出力を
行うための出力パッドである。
の一例を示す構成図である。図において、５は半導体集
積回路の内部データを外部へ伝達するための出力バッフ
ァであり、３１は半導体集積回路の外部への信号出力を
行うための出力パッドである。
【０００３】次に動作について説明する。一般に、半導
体集積回路の内部から外部へ情報を出力するためには、
外部の非常に大きな負荷を駆動する必要があるために、
出力パッド３１に接続される出力バッファ５は大きな駆
動能力を有するトランジスタで構成することが要求され
る。また、一般に、メモリデバイスやデータ処理用の半
導体集積回路では、データの出力は同時に行われてい
る。
体集積回路の内部から外部へ情報を出力するためには、
外部の非常に大きな負荷を駆動する必要があるために、
出力パッド３１に接続される出力バッファ５は大きな駆
動能力を有するトランジスタで構成することが要求され
る。また、一般に、メモリデバイスやデータ処理用の半
導体集積回路では、データの出力は同時に行われてい
る。
【０００４】
【発明が解決しようとする課題】このため、半導体集積
回路の出力回路では、瞬間的に流れる電流が非常に大き
なものとなり、従って、出力バッファ５へ供給する電源
及びグランド配線幅が大きくなり、集積化の妨げになる
という問題点がある。
回路の出力回路では、瞬間的に流れる電流が非常に大き
なものとなり、従って、出力バッファ５へ供給する電源
及びグランド配線幅が大きくなり、集積化の妨げになる
という問題点がある。
【０００５】この発明は上記のような問題点を解消する
ためになされたもので、出力バッファへ供給する電源及
びグランド配線幅を小さくすることができ、チップ面積
の縮小が図れる半導体集積回路の出力回路を得ることを
目的とする。
ためになされたもので、出力バッファへ供給する電源及
びグランド配線幅を小さくすることができ、チップ面積
の縮小が図れる半導体集積回路の出力回路を得ることを
目的とする。
【０００６】
【課題を解決するための手段】この発明の請求項１に係
る半導体集積回路の出力回路は、半導体集積回路の内部
データを外部に伝達する出力バッファを備えた半導体集
積回路の出力回路において、上記出力バッファの前段
に、論理しきい値を調整して上記出力バッファの動作タ
イミングを各出力回路毎に異ならせる論理ゲートを備え
たことを特徴とするものである。
る半導体集積回路の出力回路は、半導体集積回路の内部
データを外部に伝達する出力バッファを備えた半導体集
積回路の出力回路において、上記出力バッファの前段
に、論理しきい値を調整して上記出力バッファの動作タ
イミングを各出力回路毎に異ならせる論理ゲートを備え
たことを特徴とするものである。
【０００７】また、請求項２に係る半導体集積回路の出
力回路は、上記論理ゲートとして、ソース端子が第１の
電源に接続されると共にドレイン端子が上記出力バッフ
ァの入力端子に接続された第１の導電型ＭＯＳトランジ
スタと、ソース端子が第２の電源に接続されると共にド
レイン端子が上記出力バッファの入力端子に接続され、
かつ上記半導体集積回路の内部データを入力するゲート
端子が上記第１の導電型ＭＯＳトランジスタのゲートと
共通接続された第２の導電型ＭＯＳトランジスタとでな
るインバータを備え、これらトランジスタのゲート長ま
たはゲート幅を調整して上記出力バッファを駆動する動
作タイミングを異ならせることを特徴とするものであ
る。
力回路は、上記論理ゲートとして、ソース端子が第１の
電源に接続されると共にドレイン端子が上記出力バッフ
ァの入力端子に接続された第１の導電型ＭＯＳトランジ
スタと、ソース端子が第２の電源に接続されると共にド
レイン端子が上記出力バッファの入力端子に接続され、
かつ上記半導体集積回路の内部データを入力するゲート
端子が上記第１の導電型ＭＯＳトランジスタのゲートと
共通接続された第２の導電型ＭＯＳトランジスタとでな
るインバータを備え、これらトランジスタのゲート長ま
たはゲート幅を調整して上記出力バッファを駆動する動
作タイミングを異ならせることを特徴とするものであ
る。
【０００８】また、請求項３に係る半導体集積回路の出
力回路は、上記論理ゲートとして、上記半導体集積回路
の内部データを入力する一入力端子と任意の論理レベル
に固定された少なくとも一以上の他の入力端子とを有す
る第１の多入力論理ゲートと、共通の上記半導体集積回
路の内部データを入力する多入力端子を有し、上記第１
の論理ゲートとは異なる論理しきい値を有する第２の多
入力論理ゲートとを備え、これら多入力論理ゲートにそ
れぞれ接続される出力バッファを駆動する動作タイミン
グを異ならせることを特徴とするものである。
力回路は、上記論理ゲートとして、上記半導体集積回路
の内部データを入力する一入力端子と任意の論理レベル
に固定された少なくとも一以上の他の入力端子とを有す
る第１の多入力論理ゲートと、共通の上記半導体集積回
路の内部データを入力する多入力端子を有し、上記第１
の論理ゲートとは異なる論理しきい値を有する第２の多
入力論理ゲートとを備え、これら多入力論理ゲートにそ
れぞれ接続される出力バッファを駆動する動作タイミン
グを異ならせることを特徴とするものである。
【０００９】さらに、請求項４に係る半導体集積回路の
出力回路は、上記論理ゲートとして、ソース端子が第１
の電源に接続されると共にドレイン端子が上記出力バッ
ファの入力端子に接続された第１の導電型ＭＯＳトラン
ジスタと、ソース端子が第２の電源に接続されると共に
ドレイン端子が上記出力バッファの入力端子に接続さ
れ、かつ上記半導体集積回路の内部データを入力するゲ
ート端子が上記第１の導電型ＭＯＳトランジスタのゲー
トと共通接続された第２の導電型ＭＯＳトランジスタと
を有する複数対のインバータを備え、これら各対のイン
バータを構成するトランジスタのゲート長またはゲート
幅を調整して上記出力バッファを駆動する動作タイミン
グを異ならせることを特徴とするものである。
出力回路は、上記論理ゲートとして、ソース端子が第１
の電源に接続されると共にドレイン端子が上記出力バッ
ファの入力端子に接続された第１の導電型ＭＯＳトラン
ジスタと、ソース端子が第２の電源に接続されると共に
ドレイン端子が上記出力バッファの入力端子に接続さ
れ、かつ上記半導体集積回路の内部データを入力するゲ
ート端子が上記第１の導電型ＭＯＳトランジスタのゲー
トと共通接続された第２の導電型ＭＯＳトランジスタと
を有する複数対のインバータを備え、これら各対のイン
バータを構成するトランジスタのゲート長またはゲート
幅を調整して上記出力バッファを駆動する動作タイミン
グを異ならせることを特徴とするものである。
【００１０】
【作用】この発明の請求項１に係る半導体集積回路の出
力回路においては、出力バッファの前段に、論理しきい
値を調整して出力バッファの動作タイミングを各出力回
路毎に異ならせる論理ゲートを備えることにより、消費
電力のピークを抑制して、出力バッファへ供給する電源
及びグランド配線幅を小さくすることを可能にすると共
に、チップ面積の縮小化を図ることを可能にする。
力回路においては、出力バッファの前段に、論理しきい
値を調整して出力バッファの動作タイミングを各出力回
路毎に異ならせる論理ゲートを備えることにより、消費
電力のピークを抑制して、出力バッファへ供給する電源
及びグランド配線幅を小さくすることを可能にすると共
に、チップ面積の縮小化を図ることを可能にする。
【００１１】また、請求項２に係る半導体集積回路の出
力回路においては、上記論理ゲートとして、ソース端子
が第１の電源に接続されると共にドレイン端子が上記出
力バッファの入力端子に接続された第１の導電型ＭＯＳ
トランジスタと、ソース端子が第２の電源に接続される
と共にドレイン端子が上記出力バッファの入力端子に接
続され、かつ上記半導体集積回路の内部データを入力す
るゲート端子が上記第１の導電型ＭＯＳトランジスタの
ゲートと共通接続された第２の導電型ＭＯＳトランジス
タとでなるインバータを備え、これらトランジスタのゲ
ート長またはゲート幅を調整することにより、上記出力
バッファを駆動する動作タイミングを異ならせることを
可能にし、消費電力のピークを抑制して、出力バッファ
へ供給する電源及びグランド配線幅を小さくすることを
可能にすると共に、チップ面積の縮小化を図ることを可
能にする。
力回路においては、上記論理ゲートとして、ソース端子
が第１の電源に接続されると共にドレイン端子が上記出
力バッファの入力端子に接続された第１の導電型ＭＯＳ
トランジスタと、ソース端子が第２の電源に接続される
と共にドレイン端子が上記出力バッファの入力端子に接
続され、かつ上記半導体集積回路の内部データを入力す
るゲート端子が上記第１の導電型ＭＯＳトランジスタの
ゲートと共通接続された第２の導電型ＭＯＳトランジス
タとでなるインバータを備え、これらトランジスタのゲ
ート長またはゲート幅を調整することにより、上記出力
バッファを駆動する動作タイミングを異ならせることを
可能にし、消費電力のピークを抑制して、出力バッファ
へ供給する電源及びグランド配線幅を小さくすることを
可能にすると共に、チップ面積の縮小化を図ることを可
能にする。
【００１２】また、請求項３に係る半導体集積回路の出
力回路においては、上記論理ゲートとして、上記半導体
集積回路の内部データを入力する一入力端子と任意の論
理レベルに固定された少なくとも一以上の他の入力端子
とを有する第１の多入力論理ゲートと、共通の上記半導
体集積回路の内部データを入力する多入力端子を有し、
上記第１の論理ゲートとは異なる論理しきい値を有する
第２の多入力論理ゲートとを備え、これら多入力論理ゲ
ートへの入力を調整して各出力回路毎に異なる論理しき
い値とし、出力バッファを駆動する動作タイミングを異
ならせることを可能にし、消費電力のピークを抑制し
て、出力バッファへ供給する電源及びグランド配線幅を
小さくすることを可能にすると共に、チップ面積の縮小
化を図ることを可能にする。
力回路においては、上記論理ゲートとして、上記半導体
集積回路の内部データを入力する一入力端子と任意の論
理レベルに固定された少なくとも一以上の他の入力端子
とを有する第１の多入力論理ゲートと、共通の上記半導
体集積回路の内部データを入力する多入力端子を有し、
上記第１の論理ゲートとは異なる論理しきい値を有する
第２の多入力論理ゲートとを備え、これら多入力論理ゲ
ートへの入力を調整して各出力回路毎に異なる論理しき
い値とし、出力バッファを駆動する動作タイミングを異
ならせることを可能にし、消費電力のピークを抑制し
て、出力バッファへ供給する電源及びグランド配線幅を
小さくすることを可能にすると共に、チップ面積の縮小
化を図ることを可能にする。
【００１３】さらに、請求項４に係る半導体集積回路の
出力回路においては、上記論理ゲートとして、ソース端
子が第１の電源に接続されると共にドレイン端子が上記
出力バッファの入力端子に接続された第１の導電型ＭＯ
Ｓトランジスタと、ソース端子が第２の電源に接続され
ると共にドレイン端子が上記出力バッファの入力端子に
接続され、かつ上記半導体集積回路の内部データを入力
するゲート端子が上記第１の導電型ＭＯＳトランジスタ
のゲートと共通接続された第２の導電型ＭＯＳトランジ
スタとを有する複数対のインバータを備え、これら各対
のインバータを構成するトランジスタのゲート長または
ゲート幅を調整して各インバータの論理しきい値を異な
らせることにより、上記出力バッファを駆動する動作タ
イミングを異ならせることを可能にし、消費電力のピー
クを抑制して、出力バッファへ供給する電源及びグラン
ド配線幅を小さくすることを可能にすると共に、チップ
面積の縮小化を図ることを可能にする。
出力回路においては、上記論理ゲートとして、ソース端
子が第１の電源に接続されると共にドレイン端子が上記
出力バッファの入力端子に接続された第１の導電型ＭＯ
Ｓトランジスタと、ソース端子が第２の電源に接続され
ると共にドレイン端子が上記出力バッファの入力端子に
接続され、かつ上記半導体集積回路の内部データを入力
するゲート端子が上記第１の導電型ＭＯＳトランジスタ
のゲートと共通接続された第２の導電型ＭＯＳトランジ
スタとを有する複数対のインバータを備え、これら各対
のインバータを構成するトランジスタのゲート長または
ゲート幅を調整して各インバータの論理しきい値を異な
らせることにより、上記出力バッファを駆動する動作タ
イミングを異ならせることを可能にし、消費電力のピー
クを抑制して、出力バッファへ供給する電源及びグラン
ド配線幅を小さくすることを可能にすると共に、チップ
面積の縮小化を図ることを可能にする。
【００１４】
実施例１．以下、この発明を図示実施例に基づいて説明
する。図１は実施例１に係る半導体集積回路の出力回路
を示す構成図である。図において、図４に示す従来例と
同一部分は同一符号を付してその説明は省略する。１は
電源、２と３は出力バッファ５の前段に設けられる論理
ゲートであるインバータを構成するＰ型（第１の導電
型）ＭＯＳトランジスタとＮ型（第２の導電型）ＭＯＳ
トランジスタで、上記トランジスタ２は、ソース端子が
電源１に接続され、ドレイン端子が上記出力バッファ５
の入力端子に接続され、また、上記トランジスタ３は、
ソース端子がグランド４に接続され、ドレイン端子が上
記出力バッファ５の入力端子に接続され、かつ上記半導
体集積回路の内部データを入力するゲート端子が上記ト
ランジスタ２のゲートと共通接続されている。
する。図１は実施例１に係る半導体集積回路の出力回路
を示す構成図である。図において、図４に示す従来例と
同一部分は同一符号を付してその説明は省略する。１は
電源、２と３は出力バッファ５の前段に設けられる論理
ゲートであるインバータを構成するＰ型（第１の導電
型）ＭＯＳトランジスタとＮ型（第２の導電型）ＭＯＳ
トランジスタで、上記トランジスタ２は、ソース端子が
電源１に接続され、ドレイン端子が上記出力バッファ５
の入力端子に接続され、また、上記トランジスタ３は、
ソース端子がグランド４に接続され、ドレイン端子が上
記出力バッファ５の入力端子に接続され、かつ上記半導
体集積回路の内部データを入力するゲート端子が上記ト
ランジスタ２のゲートと共通接続されている。
【００１５】次に動作について説明する。半導体集積回
路の内部データである入力信号６はトランジスタ２と３
でなるインバータに入力されて、このインバータにより
論理的に反転され、出力バッファ５を介して半導体集積
回路の外部へ出力される。複数のデータ出力を行う半導
体集積回路の場合、各出力回路の上記インバータを構成
するトランジスタ２と３のサイズをそれぞれ異なる値で
設計しておけば、インバータの論理しきい値がそれぞれ
の出力回路間で異なった値のインバータを構成できる。
これにより、インバータ出力の論理決定のタイミングが
出力回路間で異なるものが得られ、出力バッファ駆動の
動作タイミングをずらせることができる。
路の内部データである入力信号６はトランジスタ２と３
でなるインバータに入力されて、このインバータにより
論理的に反転され、出力バッファ５を介して半導体集積
回路の外部へ出力される。複数のデータ出力を行う半導
体集積回路の場合、各出力回路の上記インバータを構成
するトランジスタ２と３のサイズをそれぞれ異なる値で
設計しておけば、インバータの論理しきい値がそれぞれ
の出力回路間で異なった値のインバータを構成できる。
これにより、インバータ出力の論理決定のタイミングが
出力回路間で異なるものが得られ、出力バッファ駆動の
動作タイミングをずらせることができる。
【００１６】従って、上記実施例１によれば、インバー
タを構成するトランジスタ２と３のゲート長またはゲー
ト幅を調整することにより、出力バッファ５の駆動を任
意の動作タイミングで行い得ることができ、論理しきい
値を調整して出力バッファの動作タイミングを各出力回
路毎に異ならせることにより、消費電力のピークを抑制
して、出力バッファへ供給する電源及びグランド配線幅
を小さくすることが可能になり、チップ面積の縮小化を
図ることができる。
タを構成するトランジスタ２と３のゲート長またはゲー
ト幅を調整することにより、出力バッファ５の駆動を任
意の動作タイミングで行い得ることができ、論理しきい
値を調整して出力バッファの動作タイミングを各出力回
路毎に異ならせることにより、消費電力のピークを抑制
して、出力バッファへ供給する電源及びグランド配線幅
を小さくすることが可能になり、チップ面積の縮小化を
図ることができる。
【００１７】実施例２．図２は実施例２に係る半導体集
積回路の出力回路を示す構成図である。図２において、
図１及び図４と同一部分は同一符号を付しその説明は省
略する。１１と１２は各出力回路の出力バッファ５の前
段に設けられた多入力論理ゲートとしての２入力ＮＡＮ
Ｄであり、ＮＡＮＤ１１の一方の入力端子には半導体集
積回路の内部データが入力され、他方の入力端子は電源
１が接続されて電源１の論理レベルに固定されている。
また、ＮＡＮＤ１２の２入力端子には同一の半導体集積
回路の内部データが入力されるようになされており、こ
れら２入力ＮＡＮＤへの入力を調整して各出力回路毎に
異なる論理しきい値とし、出力バッファ５を駆動する動
作タイミングを異ならせるようにしている。
積回路の出力回路を示す構成図である。図２において、
図１及び図４と同一部分は同一符号を付しその説明は省
略する。１１と１２は各出力回路の出力バッファ５の前
段に設けられた多入力論理ゲートとしての２入力ＮＡＮ
Ｄであり、ＮＡＮＤ１１の一方の入力端子には半導体集
積回路の内部データが入力され、他方の入力端子は電源
１が接続されて電源１の論理レベルに固定されている。
また、ＮＡＮＤ１２の２入力端子には同一の半導体集積
回路の内部データが入力されるようになされており、こ
れら２入力ＮＡＮＤへの入力を調整して各出力回路毎に
異なる論理しきい値とし、出力バッファ５を駆動する動
作タイミングを異ならせるようにしている。
【００１８】次に動作について説明する。ＮＡＮＤ１１
の一方の入力を電源１の電源電位に固定し、もう一方の
入力で半導体集積回路内の内部データを受け、出力す
る。ＮＡＮＤ１２は２入力とも半導体集積回路内の同一
の内部データを受け、出力する。このように入力方法を
調整することで、ＮＡＮＤ１１とＮＡＮＤ１２の論理し
きい値は異なった値となり、これらＮＡＮＤ１１とＮＡ
ＮＤ１２への入力を調整して各出力回路毎に異なる論理
しきい値とし、出力バッファ５を駆動する動作タイミン
グを異ならせることができ、上述した実施例１と同様な
効果が得られる。
の一方の入力を電源１の電源電位に固定し、もう一方の
入力で半導体集積回路内の内部データを受け、出力す
る。ＮＡＮＤ１２は２入力とも半導体集積回路内の同一
の内部データを受け、出力する。このように入力方法を
調整することで、ＮＡＮＤ１１とＮＡＮＤ１２の論理し
きい値は異なった値となり、これらＮＡＮＤ１１とＮＡ
ＮＤ１２への入力を調整して各出力回路毎に異なる論理
しきい値とし、出力バッファ５を駆動する動作タイミン
グを異ならせることができ、上述した実施例１と同様な
効果が得られる。
【００１９】なお、上記実施例２においては、各出力回
路の出力バッファ５の前段に設けられる多入力論理ゲー
トとして、２入力ＮＡＮＤで構成した場合について説明
したが、３以上の多入力ＮＡＮＤの構成例の場合も同様
に実施でき、その場合には、ＮＡＮＤ１１に対応する第
１の多入力ＮＡＮＤの入力端子として、電源１の電源電
位に固定される入力端子及び半導体集積回路内の内部デ
ータを入力する入力端子以外のその他の入力端子は、Ｖ
CCレベルに固定される。また、ＮＡＮＤ１２に対応する
第２の多入力ＮＡＮＤの全入力端子は、共通の上記半導
体集積回路の内部データを入力すれば良い。さらに、上
記多入力論理ゲートとして多入力ＮＯＲで構成すること
もでき、その場合、電源１の電源電位に固定される多入
力ＮＡＮＤの入力端子に対応する入力端子はグランドレ
ベルに固定される。
路の出力バッファ５の前段に設けられる多入力論理ゲー
トとして、２入力ＮＡＮＤで構成した場合について説明
したが、３以上の多入力ＮＡＮＤの構成例の場合も同様
に実施でき、その場合には、ＮＡＮＤ１１に対応する第
１の多入力ＮＡＮＤの入力端子として、電源１の電源電
位に固定される入力端子及び半導体集積回路内の内部デ
ータを入力する入力端子以外のその他の入力端子は、Ｖ
CCレベルに固定される。また、ＮＡＮＤ１２に対応する
第２の多入力ＮＡＮＤの全入力端子は、共通の上記半導
体集積回路の内部データを入力すれば良い。さらに、上
記多入力論理ゲートとして多入力ＮＯＲで構成すること
もでき、その場合、電源１の電源電位に固定される多入
力ＮＡＮＤの入力端子に対応する入力端子はグランドレ
ベルに固定される。
【００２０】従って、上記実施例２によれば、各出力回
路の出力バッファ５の前段に設けられる論理ゲートとし
て、半導体集積回路の内部データを入力する一入力端子
と任意の論理レベルに固定された他の入力端子とを有す
る２入力ＮＡＮＤ１１と、共通の上記半導体集積回路の
内部データを入力する２入力端子を有する２入力ＮＡＮ
Ｄ１２とを備え、これら２入力ＮＡＮＤ１１、１２への
入力を調整して各出力回路毎に異なる論理しきい値とす
ることにより、各出力バッファ５を駆動する動作タイミ
ングを異ならせることができ、消費電力のピークを抑制
して、出力バッファ５へ供給する電源及びグランド配線
幅を小さくすることを可能にすると共に、チップ面積の
縮小化を図ることができる。
路の出力バッファ５の前段に設けられる論理ゲートとし
て、半導体集積回路の内部データを入力する一入力端子
と任意の論理レベルに固定された他の入力端子とを有す
る２入力ＮＡＮＤ１１と、共通の上記半導体集積回路の
内部データを入力する２入力端子を有する２入力ＮＡＮ
Ｄ１２とを備え、これら２入力ＮＡＮＤ１１、１２への
入力を調整して各出力回路毎に異なる論理しきい値とす
ることにより、各出力バッファ５を駆動する動作タイミ
ングを異ならせることができ、消費電力のピークを抑制
して、出力バッファ５へ供給する電源及びグランド配線
幅を小さくすることを可能にすると共に、チップ面積の
縮小化を図ることができる。
【００２１】実施例３．図３は実施例３に係る半導体集
積回路の出力回路を示す構成図である。図において、図
１、図２、図４と同一部分には同一符号を付しその説明
は省略する。２１と２２は、各電極端子が共通接続さ
れ、ソース端子が電源１に接続されると共にドレイン端
子が出力バッファ５の入力端子に接続されたＰ型（第１
の導電型）ＭＯＳトランジスタ、２３はソース端子がグ
ランド４に接続されると共にドレイン端子が上記出力バ
ッファ５の入力端子に接続され、かつ半導体集積回路の
内部データを入力するゲート端子が上記トランジスタ２
１、２２のゲートと共通接続されたＮ型（第２の導電
型）ＭＯＳトランジスタで、上記トランジスタ２１と２
３とで第１のインバータを構成し、上記トランジスタ２
２と２３とで第２のインバータを構成しており、これら
各対のインバータを構成するトランジスタのゲート長ま
たはゲート幅を調整して各インバータの論理しきい値を
異ならせることにより、上記出力バッファ５を駆動する
動作タイミングを異ならせている。
積回路の出力回路を示す構成図である。図において、図
１、図２、図４と同一部分には同一符号を付しその説明
は省略する。２１と２２は、各電極端子が共通接続さ
れ、ソース端子が電源１に接続されると共にドレイン端
子が出力バッファ５の入力端子に接続されたＰ型（第１
の導電型）ＭＯＳトランジスタ、２３はソース端子がグ
ランド４に接続されると共にドレイン端子が上記出力バ
ッファ５の入力端子に接続され、かつ半導体集積回路の
内部データを入力するゲート端子が上記トランジスタ２
１、２２のゲートと共通接続されたＮ型（第２の導電
型）ＭＯＳトランジスタで、上記トランジスタ２１と２
３とで第１のインバータを構成し、上記トランジスタ２
２と２３とで第２のインバータを構成しており、これら
各対のインバータを構成するトランジスタのゲート長ま
たはゲート幅を調整して各インバータの論理しきい値を
異ならせることにより、上記出力バッファ５を駆動する
動作タイミングを異ならせている。
【００２２】なお、図３の例では、Ｐ型ＭＯＳトランジ
スタが２、Ｎ型ＭＯＳトランジスタが１の場合を示した
が、その数は実施例に限定されず、さらに設けてインバ
ータを複数対備えても良い。その場合、Ｎ型ＭＯＳトラ
ンジスタもＰ型ＭＯＳトランジスタと同様にして各電極
端子を共通接続して、各インバータの論理しきい値を異
なった値とすることにより、実施例１で説明したのと同
様な効果を得ることができる。
スタが２、Ｎ型ＭＯＳトランジスタが１の場合を示した
が、その数は実施例に限定されず、さらに設けてインバ
ータを複数対備えても良い。その場合、Ｎ型ＭＯＳトラ
ンジスタもＰ型ＭＯＳトランジスタと同様にして各電極
端子を共通接続して、各インバータの論理しきい値を異
なった値とすることにより、実施例１で説明したのと同
様な効果を得ることができる。
【００２３】従って、上記実施例３によれば、論理ゲー
トとして、ソース端子が電源１に接続されると共にドレ
イン端子が出力バッファ５の入力端子に接続されたトラ
ンジスタ２１及び２２と、ソース端子がグランド４に接
続されると共にドレイン端子が上記出力バッファ５の入
力端子に接続され、かつ半導体集積回路の内部データを
入力するゲート端子が上記トランジスタ２１及び２２の
ゲートと共通接続されたトランジスタ２３とを有する２
対のインバータを備え、各対のインバータを構成するト
ランジスタのゲート長またはゲート幅を調整して各イン
バータの論理しきい値を異ならせることにより、上記出
力バッファを駆動する動作タイミングを異ならせること
ができ、消費電力のピークを抑制して、出力バッファ５
へ供給する電源及びグランド配線幅を小さくすることを
可能になり、チップ面積の縮小化を図ることができると
いう効果がある。
トとして、ソース端子が電源１に接続されると共にドレ
イン端子が出力バッファ５の入力端子に接続されたトラ
ンジスタ２１及び２２と、ソース端子がグランド４に接
続されると共にドレイン端子が上記出力バッファ５の入
力端子に接続され、かつ半導体集積回路の内部データを
入力するゲート端子が上記トランジスタ２１及び２２の
ゲートと共通接続されたトランジスタ２３とを有する２
対のインバータを備え、各対のインバータを構成するト
ランジスタのゲート長またはゲート幅を調整して各イン
バータの論理しきい値を異ならせることにより、上記出
力バッファを駆動する動作タイミングを異ならせること
ができ、消費電力のピークを抑制して、出力バッファ５
へ供給する電源及びグランド配線幅を小さくすることを
可能になり、チップ面積の縮小化を図ることができると
いう効果がある。
【００２４】
【発明の効果】以上のように、この発明の請求項１によ
れば、出力バッファの前段に、論理しきい値を調整して
出力バッファの動作タイミングを各出力回路毎に異なら
せる論理ゲートを備えることにより、消費電力のピーク
を抑制して、出力バッファへ供給する電源及びグランド
配線幅を小さくすることができ、チップ面積の縮小化を
図ることができるという効果を奏する。
れば、出力バッファの前段に、論理しきい値を調整して
出力バッファの動作タイミングを各出力回路毎に異なら
せる論理ゲートを備えることにより、消費電力のピーク
を抑制して、出力バッファへ供給する電源及びグランド
配線幅を小さくすることができ、チップ面積の縮小化を
図ることができるという効果を奏する。
【００２５】また、請求項２によれば、上記論理ゲート
として、ソース端子が第１の電源に接続されると共にド
レイン端子が上記出力バッファの入力端子に接続された
第１の導電型ＭＯＳトランジスタと、ソース端子が第２
の電源に接続されると共にドレイン端子が上記出力バッ
ファの入力端子に接続され、かつ上記半導体集積回路の
内部データを入力するゲート端子が上記第１の導電型Ｍ
ＯＳトランジスタのゲートと共通接続された第２の導電
型ＭＯＳトランジスタとでなるインバータを備えたの
で、これらトランジスタのゲート長またはゲート幅を調
整することにより、上記出力バッファを駆動する動作タ
イミングを異ならせることができ、消費電力のピークを
抑制して、出力バッファへ供給する電源及びグランド配
線幅を小さくすることができると共に、チップ面積の縮
小化を図ることができるという効果を奏する。
として、ソース端子が第１の電源に接続されると共にド
レイン端子が上記出力バッファの入力端子に接続された
第１の導電型ＭＯＳトランジスタと、ソース端子が第２
の電源に接続されると共にドレイン端子が上記出力バッ
ファの入力端子に接続され、かつ上記半導体集積回路の
内部データを入力するゲート端子が上記第１の導電型Ｍ
ＯＳトランジスタのゲートと共通接続された第２の導電
型ＭＯＳトランジスタとでなるインバータを備えたの
で、これらトランジスタのゲート長またはゲート幅を調
整することにより、上記出力バッファを駆動する動作タ
イミングを異ならせることができ、消費電力のピークを
抑制して、出力バッファへ供給する電源及びグランド配
線幅を小さくすることができると共に、チップ面積の縮
小化を図ることができるという効果を奏する。
【００２６】また、請求項３によれば、上記論理ゲート
として、上記半導体集積回路の内部データを入力する一
入力端子と任意の論理レベルに固定された少なくとも一
以上の他の入力端子とを有する第１の多入力論理ゲート
と、共通の上記半導体集積回路の内部データを入力する
多入力端子を有し、上記第１の論理ゲートとは異なる論
理しきい値を有する第２の多入力論理ゲートとを備えた
ので、これら多入力論理ゲートへの入力を調整して各出
力回路毎に異なる論理しきい値として、出力バッファを
駆動する動作タイミングを異ならせることができ、消費
電力のピークを抑制して、出力バッファへ供給する電源
及びグランド配線幅を小さくすることができると共に、
チップ面積の縮小化を図ることができるという効果を奏
する。
として、上記半導体集積回路の内部データを入力する一
入力端子と任意の論理レベルに固定された少なくとも一
以上の他の入力端子とを有する第１の多入力論理ゲート
と、共通の上記半導体集積回路の内部データを入力する
多入力端子を有し、上記第１の論理ゲートとは異なる論
理しきい値を有する第２の多入力論理ゲートとを備えた
ので、これら多入力論理ゲートへの入力を調整して各出
力回路毎に異なる論理しきい値として、出力バッファを
駆動する動作タイミングを異ならせることができ、消費
電力のピークを抑制して、出力バッファへ供給する電源
及びグランド配線幅を小さくすることができると共に、
チップ面積の縮小化を図ることができるという効果を奏
する。
【００２７】さらに、請求項４によれば、上記論理ゲー
トとして、ソース端子が第１の電源に接続されると共に
ドレイン端子が上記出力バッファの入力端子に接続され
た第１の導電型ＭＯＳトランジスタと、ソース端子が第
２の電源に接続されると共にドレイン端子が上記出力バ
ッファの入力端子に接続され、かつ上記半導体集積回路
の内部データを入力するゲート端子が上記第１の導電型
ＭＯＳトランジスタのゲートと共通接続された第２の導
電型ＭＯＳトランジスタとを有する複数対のインバータ
を備えたので、これら各対のインバータを構成するトラ
ンジスタのゲート長またはゲート幅を調整して各インバ
ータの論理しきい値を異ならせることにより、上記出力
バッファを駆動する動作タイミングを異ならせることが
でき、消費電力のピークを抑制して、出力バッファへ供
給する電源及びグランド配線幅を小さくすることを可能
にすると共に、チップ面積の縮小化を図ることができる
という効果を奏する。
トとして、ソース端子が第１の電源に接続されると共に
ドレイン端子が上記出力バッファの入力端子に接続され
た第１の導電型ＭＯＳトランジスタと、ソース端子が第
２の電源に接続されると共にドレイン端子が上記出力バ
ッファの入力端子に接続され、かつ上記半導体集積回路
の内部データを入力するゲート端子が上記第１の導電型
ＭＯＳトランジスタのゲートと共通接続された第２の導
電型ＭＯＳトランジスタとを有する複数対のインバータ
を備えたので、これら各対のインバータを構成するトラ
ンジスタのゲート長またはゲート幅を調整して各インバ
ータの論理しきい値を異ならせることにより、上記出力
バッファを駆動する動作タイミングを異ならせることが
でき、消費電力のピークを抑制して、出力バッファへ供
給する電源及びグランド配線幅を小さくすることを可能
にすると共に、チップ面積の縮小化を図ることができる
という効果を奏する。
【図１】この発明の実施例１に係る半導体集積回路の出
力回路を示す構成図である。
力回路を示す構成図である。
【図２】この発明の実施例２に係る半導体集積回路の出
力回路を示す構成図である。
力回路を示す構成図である。
【図３】この発明の実施例３に係る半導体集積回路の出
力回路を示す構成図である。
力回路を示す構成図である。
【図４】従来例に係る半導体集積回路の出力回路を示す
構成図である。
構成図である。
１ 電源 ２ Ｐ型ＭＯＳトランジスタ ３ Ｎ型ＭＯＳトランジスタ ４ グランド ５ 出力バッファ １１ ２入力ＮＡＮＤ １１ ２入力ＮＡＮＤ ２１ Ｐ型ＭＯＳトランジスタ ２２ Ｐ型ＭＯＳトランジスタ ２３ Ｎ型ＭＯＳトランジスタ
Claims (4)
- 【請求項１】 半導体集積回路の内部データを外部に伝
達する出力バッファを備えた半導体集積回路の出力回路
において、上記出力バッファの前段に、論理しきい値を
調整して上記出力バッファの動作タイミングを各出力回
路毎に異ならせる論理ゲートを備えたことを特徴とする
半導体集積回路の出力回路。 - 【請求項２】 上記論理ゲートは、ソース端子が第１の
電源に接続されると共にドレイン端子が上記出力バッフ
ァの入力端子に接続された第１の導電型ＭＯＳトランジ
スタと、ソース端子が第２の電源に接続されると共にド
レイン端子が上記出力バッファの入力端子に接続され、
かつ上記半導体集積回路の内部データを入力するゲート
端子が上記第１の導電型ＭＯＳトランジスタのゲートと
共通接続された第２の導電型ＭＯＳトランジスタとでな
るインバータでなり、これらトランジスタのゲート長ま
たはゲート幅を調整して上記出力バッファを駆動する動
作タイミングを異ならせることを特徴とする請求項１記
載の半導体集積回路の出力回路。 - 【請求項３】 上記論理ゲートは、上記半導体集積回路
の内部データを入力する一入力端子と任意の論理レベル
に固定された少なくとも一以上の他の入力端子とを有す
る第１の多入力論理ゲートと、共通の上記半導体集積回
路の内部データを入力する多入力端子を有し、上記第１
の論理ゲートとは異なる論理しきい値を有する第２の多
入力論理ゲートとを備え、これら多入力論理ゲートにそ
れぞれ接続される出力バッファを駆動する動作タイミン
グを異ならせることを特徴とする請求項１記載の半導体
集積回路の出力回路。 - 【請求項４】 上記論理ゲートは、ソース端子が第１の
電源に接続されると共にドレイン端子が上記出力バッフ
ァの入力端子に接続された第１の導電型ＭＯＳトランジ
スタと、ソース端子が第２の電源に接続されると共にド
レイン端子が上記出力バッファの入力端子に接続され、
かつ上記半導体集積回路の内部データを入力するゲート
端子が上記第１の導電型ＭＯＳトランジスタのゲートと
共通接続された第２の導電型ＭＯＳトランジスタとを有
する複数対のインバータを備え、これら各対のインバー
タを構成するトランジスタのゲート長またはゲート幅を
調整して上記出力バッファを駆動する動作タイミングを
異ならせることを特徴とする請求項１記載の半導体集積
回路の出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6063722A JPH07273635A (ja) | 1994-03-31 | 1994-03-31 | 半導体集積回路の出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6063722A JPH07273635A (ja) | 1994-03-31 | 1994-03-31 | 半導体集積回路の出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07273635A true JPH07273635A (ja) | 1995-10-20 |
Family
ID=13237582
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6063722A Pending JPH07273635A (ja) | 1994-03-31 | 1994-03-31 | 半導体集積回路の出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07273635A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7847759B2 (en) | 2005-03-08 | 2010-12-07 | Epson Imaging Devices Corporation | Semiconductor circuit, driving circuit of electro-optical device, and electronic apparatus |
| CN114499528A (zh) * | 2022-02-16 | 2022-05-13 | 澳门大学 | 数字驱动器、用于模数转换器的反馈电路、数模转换器 |
-
1994
- 1994-03-31 JP JP6063722A patent/JPH07273635A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7847759B2 (en) | 2005-03-08 | 2010-12-07 | Epson Imaging Devices Corporation | Semiconductor circuit, driving circuit of electro-optical device, and electronic apparatus |
| US8537152B2 (en) | 2005-03-08 | 2013-09-17 | Epson Imaging Devices Corporation | Semiconductor circuit, driving circuit of electro-optical device, and electronic apparatus |
| US8552935B2 (en) | 2005-03-08 | 2013-10-08 | Epson Imaging Devices Corporation | Semiconductor circuit, driving circuit of electro-optical device, and electronic apparatus |
| US9262985B2 (en) | 2005-03-08 | 2016-02-16 | Epson Imaging Devices Corporation | Semiconductor circuit, driving circuit of electro-optical device, and electronic apparatus |
| CN114499528A (zh) * | 2022-02-16 | 2022-05-13 | 澳门大学 | 数字驱动器、用于模数转换器的反馈电路、数模转换器 |
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