JPS617962A - プログラマブルコントロ−ラ - Google Patents
プログラマブルコントロ−ラInfo
- Publication number
- JPS617962A JPS617962A JP59127518A JP12751884A JPS617962A JP S617962 A JPS617962 A JP S617962A JP 59127518 A JP59127518 A JP 59127518A JP 12751884 A JP12751884 A JP 12751884A JP S617962 A JPS617962 A JP S617962A
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- JP
- Japan
- Prior art keywords
- prom10
- memory
- prom
- programmable controller
- contents
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Techniques For Improving Reliability Of Storages (AREA)
- Programmable Controllers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
グ
本発明はバックアップ用のＰＲＯＭを備えたプログラマ
ブルコントローラに関する。
ブルコントローラに関する。
［発明の技術的背景とその問題点］
第２図に従来のプログラマブルコントローラの基本的な
ハード構成を示す。
ハード構成を示す。
第２図において、プログラマブルコン１〜〇−ラ１はＣ
ＰＩＪ （中央演算処理装置〉２、システムプログラム
メモリ３、シーケンスプログラムメモリ４、データメモ
リ５、入力部６、出力部７とから構成され、インターフ
ェイス部８を通して外部のプログラムローダ９と結ばれ
ている。
ＰＩＪ （中央演算処理装置〉２、システムプログラム
メモリ３、シーケンスプログラムメモリ４、データメモ
リ５、入力部６、出力部７とから構成され、インターフ
ェイス部８を通して外部のプログラムローダ９と結ばれ
ている。
プログラム実行時は、シーケンスプログラムメモリ４に
書き込まれているプログラムをシステムプログラムメモ
リ３のプログラムによって制御されるＣＰＵ２が取り込
み、入力部６から外部信号をデータメモリ５に取り入れ
、そのデータを用いて演算処理を行ない、出力部７から
外部に信号を出力する。
書き込まれているプログラムをシステムプログラムメモ
リ３のプログラムによって制御されるＣＰＵ２が取り込
み、入力部６から外部信号をデータメモリ５に取り入れ
、そのデータを用いて演算処理を行ない、出力部７から
外部に信号を出力する。
シーケンスプログラムの作成、編集、修正、七二夕等は
、オペレータがプログラムローダ９を用いて、インター
フェイス部８を通してＣＰＵ２に指示し、シーケンスプ
ログラムメモリ４の書込、データメモリ５の読出し等を
行なうことによって可能となる。
、オペレータがプログラムローダ９を用いて、インター
フェイス部８を通してＣＰＵ２に指示し、シーケンスプ
ログラムメモリ４の書込、データメモリ５の読出し等を
行なうことによって可能となる。
従来プログラマブルコントローラはシーケンスプログラ
ムの保存に関しては、シーケンスプログラムメモリにＲ
ＡＭを用いた場合のバッテリによるメモリバックアップ
方式や、外部の機器によるＦＲＯＭへの書込によるＰＲ
ＯＭへの保存の形式しかしながら前者においてはバッテ
リが必要で、かつ他へのプログラム移植ができないとい
う問題があり、少者においては外部機器へのデータ伝送
時の信頼性、外部機器数イ」に要する時間的なロス、外
部機器には独自の組込用別電源が必要Ｃありトータルシ
スラムとしてコメ１〜高になるなどの問題がある。
ムの保存に関しては、シーケンスプログラムメモリにＲ
ＡＭを用いた場合のバッテリによるメモリバックアップ
方式や、外部の機器によるＦＲＯＭへの書込によるＰＲ
ＯＭへの保存の形式しかしながら前者においてはバッテ
リが必要で、かつ他へのプログラム移植ができないとい
う問題があり、少者においては外部機器へのデータ伝送
時の信頼性、外部機器数イ」に要する時間的なロス、外
部機器には独自の組込用別電源が必要Ｃありトータルシ
スラムとしてコメ１〜高になるなどの問題がある。
［発明の目的］
本発明は、プログラマブルコントロ−ラ本体にシーラン
スプログラムを保存するＰＦ！ＯＭを設け、これにＪ、
ってシステムコストの低減と信頼性の向上をはかったプ
ログラマブルコントローラを提供１゛ることを目的とし
ている。
スプログラムを保存するＰＦ！ＯＭを設け、これにＪ、
ってシステムコストの低減と信頼性の向上をはかったプ
ログラマブルコントローラを提供１゛ることを目的とし
ている。
［発明の概要］
本発明はプログラムメモリをシステムバスを介して中央
演算処理装置に結合し、プログラムされたシーケンスを
実行するプログラマブルコントローラにおいて、システ
ムバスに電気的書込ができる続出専用メモリＦＲＯＭを
結合し、システムバスを介してプ［１グラムメモリとＰ
ＲＯ，Ｍ間のメモリの転送、比較および保存を可能にし
、これによって安価なハード構成でメモリのバックアッ
プができるようにしたＰＲＯＭ機能つきのプログラマブ
ルコントローラである。
演算処理装置に結合し、プログラムされたシーケンスを
実行するプログラマブルコントローラにおいて、システ
ムバスに電気的書込ができる続出専用メモリＦＲＯＭを
結合し、システムバスを介してプ［１グラムメモリとＰ
ＲＯ，Ｍ間のメモリの転送、比較および保存を可能にし
、これによって安価なハード構成でメモリのバックアッ
プができるようにしたＰＲＯＭ機能つきのプログラマブ
ルコントローラである。
［発明の実施例］
本発明の一実施例を第１図に示１゜
第１図において、プログラマブルコント１］−ラ１には
通常のシステムプログラムメモリ４、データメモリ５に
加え、それらと同じシステムバス上にＰＲＯＭｌ０が配
置されている。
通常のシステムプログラムメモリ４、データメモリ５に
加え、それらと同じシステムバス上にＰＲＯＭｌ０が配
置されている。
プログラマブルコン１−ローダ１は、外部から主電源１
１へ電力の供給を受け、主型８≦！１１は、ＣＩ） Ｌ
Ｊ２、システムプログラムメモリ３、シーケンズブログ
ラムメモリ５、ｌ）ＲＯＭ１０をドライｆＪるための電
源１２とＰ ＲＯＭ電圧発生回路１３０罐本電圧供給の
ための電源１４と入ノ〕部６、出力部７のドライブのた
めの電源１５に分圧される。
１へ電力の供給を受け、主型８≦！１１は、ＣＩ） Ｌ
Ｊ２、システムプログラムメモリ３、シーケンズブログ
ラムメモリ５、ｌ）ＲＯＭ１０をドライｆＪるための電
源１２とＰ ＲＯＭ電圧発生回路１３０罐本電圧供給の
ための電源１４と入ノ〕部６、出力部７のドライブのた
めの電源１５に分圧される。
シーケンスプログラムメモリ４の内容をｌ〕Ｒ０Ｍ１０
に書込むときは、オペレータはプログラムローダ９を用
いて、インターフェイス部８を通してシステムプログラ
ムメモリ３にＪ：っで制御されるＣＰＵ２にＰＲＯＭｌ
０への書込の指示を与え、ＣＰＬＪ２は、シーケンスプ
ログラムメモリ４の内容を１ワ一ド単位で内部レジスタ
に格納し、次にシステムバスを用いてＰＲＯＭｌ０を選
択して内部レジスタに格納したデータを送る。
に書込むときは、オペレータはプログラムローダ９を用
いて、インターフェイス部８を通してシステムプログラ
ムメモリ３にＪ：っで制御されるＣＰＵ２にＰＲＯＭｌ
０への書込の指示を与え、ＣＰＬＪ２は、シーケンスプ
ログラムメモリ４の内容を１ワ一ド単位で内部レジスタ
に格納し、次にシステムバスを用いてＰＲＯＭｌ０を選
択して内部レジスタに格納したデータを送る。
ＣＰＵ２は、ＰＲＯＭｌ０の種別をシステムバスを用い
て判断し、ＰＲＯＭ電圧発住回路１３は、ＰＲＯＭｌ０
の種別により異なる電圧を発生させる。
て判断し、ＰＲＯＭ電圧発住回路１３は、ＰＲＯＭｌ０
の種別により異なる電圧を発生させる。
ＣＰＵ ２はさらにＦＲＯＭ電圧発生回路１３に起動を
かけ、ＰＲＯＭ１０に電圧を印加して、信号を送る。
かけ、ＰＲＯＭ１０に電圧を印加して、信号を送る。
この動作を、シーケンスプログラムメモリ４の内容の全
てに対して行ない、ＰＲＯＭ１０への書込動作を終了す
る。
てに対して行ない、ＰＲＯＭ１０への書込動作を終了す
る。
次にシーケンスプログラムメモリ４とＰＲＯＭ１０の内
容の比較を行うとぎは、書込と同様にオペレータはプロ
グラムローダ９を用いてＣＰ Ｕ ２に比較の指示与え
、ＣＰ ＬＪ ２は、シーケンスプログラムメモリ４の
内容を１ワ一ド単位で内部レジスタに格納し、ＰＲＯＭ
ｌ０の内容も１ワ一ド単位で別の内部レジスタに格納し
、各々の内容を比較することを、全メモリについて行な
い、比較の動作を終了する。
容の比較を行うとぎは、書込と同様にオペレータはプロ
グラムローダ９を用いてＣＰ Ｕ ２に比較の指示与え
、ＣＰ ＬＪ ２は、シーケンスプログラムメモリ４の
内容を１ワ一ド単位で内部レジスタに格納し、ＰＲＯＭ
ｌ０の内容も１ワ一ド単位で別の内部レジスタに格納し
、各々の内容を比較することを、全メモリについて行な
い、比較の動作を終了する。
ＦＲＯＭの内容に従って実行させるには、ＣＰＵ２によ
ってＦＲＯＭｌｏのシステムバス上へ配置されているか
否かを判断し、有の場合システムバス上のＰＲＯＭ１０
のアドレスをアクセスすることによってＰＲＯＭｌ０の
プログラムを実行する。
ってＦＲＯＭｌｏのシステムバス上へ配置されているか
否かを判断し、有の場合システムバス上のＰＲＯＭ１０
のアドレスをアクセスすることによってＰＲＯＭｌ０の
プログラムを実行する。
これによってシステムバス上に設けられたＰＲＯＭによ
りシーケンスプログラムメモリの内容の転送、データの
チェックおよび保存が確実に行われる。
りシーケンスプログラムメモリの内容の転送、データの
チェックおよび保存が確実に行われる。
［発明の効果コ
以上説明したように本発明によれば、プログラマブルコ
ントローラのシステムバス上にＰＲＯＭを配置してＣＰ
Ｕによってオンラインのチェックを可能どすると共にノ
イズにも強いデータ伝送を可能とし、さらにプログラマ
ブルコン１〜〇−ラと同一電源を用いてＰＲＯＭ書込回
路を構成し一〇いるので別機器を用いることなくデータ
の確実な保存を行う安価で信頼性の高いプ［１グラマプ
ルコントローラが実現できる。
ントローラのシステムバス上にＰＲＯＭを配置してＣＰ
Ｕによってオンラインのチェックを可能どすると共にノ
イズにも強いデータ伝送を可能とし、さらにプログラマ
ブルコン１〜〇−ラと同一電源を用いてＰＲＯＭ書込回
路を構成し一〇いるので別機器を用いることなくデータ
の確実な保存を行う安価で信頼性の高いプ［１グラマプ
ルコントローラが実現できる。
第１図は本発明の一実施例を示すプログラマブルコント
ローラの構成図、第２図は従来のプログラマブルコント
ローラの構成図である。 １・・・プログラマブルコントローラ ２・・・中央演算処理装置（ＣＰＵ） ３・・・システムプログラムメモリ ４・・・シーケンスプログラムメモリ ５・・・データメモリ １０・・・ＰＲＯＭ 代理人 弁理士 則 近 憲 佑（ほか１名筆 １
図
ローラの構成図、第２図は従来のプログラマブルコント
ローラの構成図である。 １・・・プログラマブルコントローラ ２・・・中央演算処理装置（ＣＰＵ） ３・・・システムプログラムメモリ ４・・・シーケンスプログラムメモリ ５・・・データメモリ １０・・・ＰＲＯＭ 代理人 弁理士 則 近 憲 佑（ほか１名筆 １
図
Claims (1)
- プログラムメモリをシステムバスを介して中央演算処理
装置に結合し、プログラムされたシーケンスを実行する
プログラマブルコントローラにおいて、上記システムバ
スに電気的書込ができる読出専用メモリＰＲＯＭを結合
し、上記システムバスを介して上記プログラムメモリと
ＰＲＯＭ間のメモリの転送、比較および保存を可能にし
たことを特徴とするＰＲＯＭ機能つきのプログラマブル
コントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59127518A JPS617962A (ja) | 1984-06-22 | 1984-06-22 | プログラマブルコントロ−ラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59127518A JPS617962A (ja) | 1984-06-22 | 1984-06-22 | プログラマブルコントロ−ラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS617962A true JPS617962A (ja) | 1986-01-14 |
Family
ID=14961993
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59127518A Pending JPS617962A (ja) | 1984-06-22 | 1984-06-22 | プログラマブルコントロ−ラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS617962A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1990000763A1 (fr) * | 1988-07-08 | 1990-01-25 | Fanuc Ltd | Unite de commande programmable |
-
1984
- 1984-06-22 JP JP59127518A patent/JPS617962A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1990000763A1 (fr) * | 1988-07-08 | 1990-01-25 | Fanuc Ltd | Unite de commande programmable |
| US5168442A (en) * | 1988-07-08 | 1992-12-01 | Fanuc Ltd. | Programmable controller with modifiable ladder program |
| EP0382853B1 (en) * | 1988-07-08 | 1995-09-13 | Fanuc Ltd. | Programmable controller |
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