JPH07283239A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH07283239A JPH07283239A JP6074689A JP7468994A JPH07283239A JP H07283239 A JPH07283239 A JP H07283239A JP 6074689 A JP6074689 A JP 6074689A JP 7468994 A JP7468994 A JP 7468994A JP H07283239 A JPH07283239 A JP H07283239A
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Abstract
(57)【要約】
【構成】 本発明においては、半導体基板１１表面上に
形成されているＴｉＷ膜１３の表面上に、ポジ型のフォ
トレジストを形成する。このポジ型レジストを形成後、
全面露光を行い所定の現像液に対し溶解可能としてお
く。続いて従来のイメージリバースプロセスを行う。 【効果】 本発明においては、フォトレジストの断面形
状がＴｉＷ膜表面上で裾を引いた形状となることがなく
逆テーパ形状で形成することができる。また、半導体基
板上に形成されるフォトレジストは所定の現像液によっ
て溶解可能となっており、その開口幅の制御が可能であ
る。よって、ゲート電極の接触不良やゲート抵抗の上
昇、ゲート電極のフォトレジストによる変質等の問題点
を解決でき、ゲート電極の信頼性が向上する。
形成されているＴｉＷ膜１３の表面上に、ポジ型のフォ
トレジストを形成する。このポジ型レジストを形成後、
全面露光を行い所定の現像液に対し溶解可能としてお
く。続いて従来のイメージリバースプロセスを行う。 【効果】 本発明においては、フォトレジストの断面形
状がＴｉＷ膜表面上で裾を引いた形状となることがなく
逆テーパ形状で形成することができる。また、半導体基
板上に形成されるフォトレジストは所定の現像液によっ
て溶解可能となっており、その開口幅の制御が可能であ
る。よって、ゲート電極の接触不良やゲート抵抗の上
昇、ゲート電極のフォトレジストによる変質等の問題点
を解決でき、ゲート電極の信頼性が向上する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法、
特に金属を蒸着してＴ型電極を形成する半導体装置の製
造方法に関する。
特に金属を蒸着してＴ型電極を形成する半導体装置の製
造方法に関する。
【０００２】
【従来の技術】従来の技術によりＧａＡｓ半導体基板等
の化合物半導体基板上に、Ｔ型ゲート電極を製造する際
の製造方法について以下図面を用いて説明する。図２
（ａ）に示すように、ＧａＡｓ半導体基板１０１表面上
に膜厚３０００オングストロームのＳｉＮ１０２を成膜
し、ゲート電極を形成する部分のＳｉＮ１０２を０．５
μｍの幅で除去する。次に露出した半導体基板１０１表
面上及びＳｉＮ１０２表面上に、膜厚１０００オングス
トロームのＴｉＷ１０３をスパッタ法により成膜する。
次にＴｉＷ１０３表面上に、ゲート電極を形成するため
に、膜厚１．５μｍのノボラック系フォトレジスト１０
４を成膜し、ゲート電極を形成する部分以外のフォトレ
ジスト１０４を第一の露光により露光する。
の化合物半導体基板上に、Ｔ型ゲート電極を製造する際
の製造方法について以下図面を用いて説明する。図２
（ａ）に示すように、ＧａＡｓ半導体基板１０１表面上
に膜厚３０００オングストロームのＳｉＮ１０２を成膜
し、ゲート電極を形成する部分のＳｉＮ１０２を０．５
μｍの幅で除去する。次に露出した半導体基板１０１表
面上及びＳｉＮ１０２表面上に、膜厚１０００オングス
トロームのＴｉＷ１０３をスパッタ法により成膜する。
次にＴｉＷ１０３表面上に、ゲート電極を形成するため
に、膜厚１．５μｍのノボラック系フォトレジスト１０
４を成膜し、ゲート電極を形成する部分以外のフォトレ
ジスト１０４を第一の露光により露光する。
【０００３】続いて図２（ｂ）に示すように、フォトレ
ジスト１０４をアンモニア雰囲気１２４中で９５℃、１
００分間の熱処理を行い、先の工程で露光された部分の
フォトレジスト１０４の溶解速度を、アルカリ系の現像
液に対し遅くする。
ジスト１０４をアンモニア雰囲気１２４中で９５℃、１
００分間の熱処理を行い、先の工程で露光された部分の
フォトレジスト１０４の溶解速度を、アルカリ系の現像
液に対し遅くする。
【０００４】続いて図２（ｃ）に示すように、熱処理が
終了したフォトレジスト１０４の全面を第二の露光によ
り露光した後、アルカリ系の現像液で現像し、ゲート電
極を形成する部分のフォトレジスト１０４を除去する。
フォトレジスト１０４には均一の濃度で染料が含有され
ており、露光光はフォトレジスト内で減衰する。よって
半導体基板１０１表面に近づくに従って露光される範囲
が狭まり、フォトレジストの形状は逆テーパ形状とな
る。フォトレジストを逆テーパ形状に形成するのは、後
の工程で形成されるゲート電極と、このフォトレジスト
が接触するのを防ぐためであり、フォトレジストの開口
部に庇の役割をさせるためである。
終了したフォトレジスト１０４の全面を第二の露光によ
り露光した後、アルカリ系の現像液で現像し、ゲート電
極を形成する部分のフォトレジスト１０４を除去する。
フォトレジスト１０４には均一の濃度で染料が含有され
ており、露光光はフォトレジスト内で減衰する。よって
半導体基板１０１表面に近づくに従って露光される範囲
が狭まり、フォトレジストの形状は逆テーパ形状とな
る。フォトレジストを逆テーパ形状に形成するのは、後
の工程で形成されるゲート電極と、このフォトレジスト
が接触するのを防ぐためであり、フォトレジストの開口
部に庇の役割をさせるためである。
【０００５】続いて図２（ｄ）に示すように、ゲート電
極を形成するためにＡｕ膜１０５をフォトレジスト１０
４が除去されたＴｉＷ１０３表面上にＴｉＷ１０３表面
からの高さが０．８μｍ程度となるように蒸着する。
極を形成するためにＡｕ膜１０５をフォトレジスト１０
４が除去されたＴｉＷ１０３表面上にＴｉＷ１０３表面
からの高さが０．８μｍ程度となるように蒸着する。
【０００６】続いて図２（ｅ）に示すように、フォトレ
ジスト１０４を除去し、以上の工程により半導体基板１
０１表面上のＴｉＷ膜１０３表面上にゲート電極１０６
を形成する。以上の製造方法は、フォトレジストのエッ
チングする部分の領域以外を露光し、現像することから
イメージリバースプロセスと呼ばれている。
ジスト１０４を除去し、以上の工程により半導体基板１
０１表面上のＴｉＷ膜１０３表面上にゲート電極１０６
を形成する。以上の製造方法は、フォトレジストのエッ
チングする部分の領域以外を露光し、現像することから
イメージリバースプロセスと呼ばれている。
【０００７】しかしながら上記の製造方法においては、
次の問題点がある。第一の露光によりゲート電極のパタ
ーンを露光する際に、半導体基板上のＴｉＷ膜より露光
光の反射が生じ、半導体基板表面に近い部分のフォトレ
ジストにおいて、感光部分と非感光部分がぼやけてしま
う。このため後の工程において現像を行うと、フォトレ
ジストの断面形状がＴｉＷ膜表面上で裾を引いた形状と
なる。よって残留したフォトレジストにゲート電極とし
て金属が堆積されるために、フォトレジストの変質層１
０７が生じ、接触不良やゲート抵抗の上昇、ゲート電極
のフォトレジストによる変質等、ゲート電極の信頼性に
対する問題が生じる。
次の問題点がある。第一の露光によりゲート電極のパタ
ーンを露光する際に、半導体基板上のＴｉＷ膜より露光
光の反射が生じ、半導体基板表面に近い部分のフォトレ
ジストにおいて、感光部分と非感光部分がぼやけてしま
う。このため後の工程において現像を行うと、フォトレ
ジストの断面形状がＴｉＷ膜表面上で裾を引いた形状と
なる。よって残留したフォトレジストにゲート電極とし
て金属が堆積されるために、フォトレジストの変質層１
０７が生じ、接触不良やゲート抵抗の上昇、ゲート電極
のフォトレジストによる変質等、ゲート電極の信頼性に
対する問題が生じる。
【０００８】この問題を解決するためには、ＴｉＷ膜に
おける露光光の反射を防止することと、ＴｉＷ膜上に形
成されるフォトレジストと、ゲート電極として後の工程
で形成される金属の接触を防ぐために、フォトレジスト
をＴｉＷ膜表面に近い部分で、広く除去する必要があ
る。その手段として、次に挙げる二つの方法がとられて
いる。
おける露光光の反射を防止することと、ＴｉＷ膜上に形
成されるフォトレジストと、ゲート電極として後の工程
で形成される金属の接触を防ぐために、フォトレジスト
をＴｉＷ膜表面に近い部分で、広く除去する必要があ
る。その手段として、次に挙げる二つの方法がとられて
いる。
【０００９】第一の方法について説明図を図３に示す。
この方法は、ＴｉＷ膜１１２とフォトレジスト１１３の
間にＡＲＣ（Anti Reflective Coating ）膜１１１によ
る反射防止膜を成膜するものである。しかしながらＡＲ
Ｃ膜はフォトレジストと露光時に化学的に反応し、変質
層が生じるという問題点がある。また、ＡＲＣ膜はその
性質上膜厚を厚く形成することが困難であり、リフトオ
フの効果が少ない。また、ＴｉＷ膜を露出させるため
に、ＡＲＣ膜をエッチングする必要があるが、ＡＲＣ膜
のエッチング量を制御することは困難である。
この方法は、ＴｉＷ膜１１２とフォトレジスト１１３の
間にＡＲＣ（Anti Reflective Coating ）膜１１１によ
る反射防止膜を成膜するものである。しかしながらＡＲ
Ｃ膜はフォトレジストと露光時に化学的に反応し、変質
層が生じるという問題点がある。また、ＡＲＣ膜はその
性質上膜厚を厚く形成することが困難であり、リフトオ
フの効果が少ない。また、ＴｉＷ膜を露出させるため
に、ＡＲＣ膜をエッチングする必要があるが、ＡＲＣ膜
のエッチング量を制御することは困難である。
【００１０】また第二の方法についての説明図を図４に
示す。この方法は、ＴｉＷ膜１２２とフォトレジスト１
２３の間に、ＳｉＮ膜やＳｉＯ２膜１２１等の絶縁膜を
成膜する方法である。しかしながら、ゲート電極部分に
のみこれらの酸化膜を選択的に形成することは、工程数
の増加を招き、またゲート電極を形成した後、これらの
絶縁膜はＮＨ４Ｆ液を用いたウエットエッチングにより
除去することとなるが、エッチングレートの制御が難し
く、ＴｉＷ膜や半導体基板上に形成されている他の素子
に影響を及ぼすことがあるためＮＨ4 Ｆ等のエッチング
液を用いることができない。。
示す。この方法は、ＴｉＷ膜１２２とフォトレジスト１
２３の間に、ＳｉＮ膜やＳｉＯ２膜１２１等の絶縁膜を
成膜する方法である。しかしながら、ゲート電極部分に
のみこれらの酸化膜を選択的に形成することは、工程数
の増加を招き、またゲート電極を形成した後、これらの
絶縁膜はＮＨ４Ｆ液を用いたウエットエッチングにより
除去することとなるが、エッチングレートの制御が難し
く、ＴｉＷ膜や半導体基板上に形成されている他の素子
に影響を及ぼすことがあるためＮＨ4 Ｆ等のエッチング
液を用いることができない。。
【００１１】
【発明が解決しようとする課題】本発明においては上記
の問題点を解決するために、半導体基板表面上に成膜さ
れているＴｉＷ膜表面に、ゲート電極のパターニングを
行うための露光において露光光の反射の影響を防ぐため
と同時に、後の工程において形成されるゲート電極とフ
ォトレジストの接触を防ぐために、ＴｉＷ膜表面上にポ
ジ型のフォトレジストを形成する。以上のように本発明
においては、フォトレジストによるゲート電極の汚染を
防止し、さらにゲート電極の接触不良やゲート抵抗の上
昇等の問題点を解決し、ゲート電極の信頼性を向上させ
ることを目的とする。
の問題点を解決するために、半導体基板表面上に成膜さ
れているＴｉＷ膜表面に、ゲート電極のパターニングを
行うための露光において露光光の反射の影響を防ぐため
と同時に、後の工程において形成されるゲート電極とフ
ォトレジストの接触を防ぐために、ＴｉＷ膜表面上にポ
ジ型のフォトレジストを形成する。以上のように本発明
においては、フォトレジストによるゲート電極の汚染を
防止し、さらにゲート電極の接触不良やゲート抵抗の上
昇等の問題点を解決し、ゲート電極の信頼性を向上させ
ることを目的とする。
【００１２】
【課題を解決するための手段】上記目的を達成するため
に本発明においては、半導体基板表面上に形成されてい
るＴｉＷ膜の表面上に、ポジ型のフォトレジストを形成
する。このポジ型レジストを形成後、全面露光を行い所
定の現像液に対し溶解可能としておく。続いてこのポジ
型のフォトレジストの表面上に、従来のイメージリバー
スプロセスにおいて用いていたフォトレジストを形成
し、従来と同様に露光及び現像を行いゲート電極用のパ
ターニングを行う。続いて先に形成したポジ型のフォト
レジストの現像を行い、ＴｉＷ膜の表面を露出させ、こ
れらの現像によりフォトレジストが除去された部分に、
Ａｕを所定の厚さに蒸着しゲート電極を形成し、ＴｉＷ
膜上のフォトレジストを除去する。
に本発明においては、半導体基板表面上に形成されてい
るＴｉＷ膜の表面上に、ポジ型のフォトレジストを形成
する。このポジ型レジストを形成後、全面露光を行い所
定の現像液に対し溶解可能としておく。続いてこのポジ
型のフォトレジストの表面上に、従来のイメージリバー
スプロセスにおいて用いていたフォトレジストを形成
し、従来と同様に露光及び現像を行いゲート電極用のパ
ターニングを行う。続いて先に形成したポジ型のフォト
レジストの現像を行い、ＴｉＷ膜の表面を露出させ、こ
れらの現像によりフォトレジストが除去された部分に、
Ａｕを所定の厚さに蒸着しゲート電極を形成し、ＴｉＷ
膜上のフォトレジストを除去する。
【００１３】
【作用】本発明においては、ＴｉＷ膜表面上に形成され
るフォトレジストがポジ型であるため、このフォトレジ
ストに全面露光を行ってもＴｉＷ膜における露光光の反
射が、このフォトレジストの露光に対し影響を与えるこ
とがなく、従来のように、半導体基板表面に近い部分の
フォトレジストにおいて、感光部分と非感光部分がぼや
けてしまい、フォトレジストの断面形状がＴｉＷ膜表面
上で裾を引いた形状となることがない。
るフォトレジストがポジ型であるため、このフォトレジ
ストに全面露光を行ってもＴｉＷ膜における露光光の反
射が、このフォトレジストの露光に対し影響を与えるこ
とがなく、従来のように、半導体基板表面に近い部分の
フォトレジストにおいて、感光部分と非感光部分がぼや
けてしまい、フォトレジストの断面形状がＴｉＷ膜表面
上で裾を引いた形状となることがない。
【００１４】また、このＴｉＷ膜上に形成されるポジ型
のフォトレジストを、ゲート電極として後の工程で形成
される金属との接触を防ぐために、ＴｉＷ膜表面に近い
部分で、広く除去する必要がある。このポジ型のフォト
レジストは所定の現像液によって溶解可能となってお
り、その開口幅の制御が可能である。
のフォトレジストを、ゲート電極として後の工程で形成
される金属との接触を防ぐために、ＴｉＷ膜表面に近い
部分で、広く除去する必要がある。このポジ型のフォト
レジストは所定の現像液によって溶解可能となってお
り、その開口幅の制御が可能である。
【００１５】よって従来のように、ゲート電極の接触不
良やゲート抵抗の上昇、ゲート電極のフォトレジストに
よる変質等の問題点を解決することができ、ゲート電極
の信頼性が向上する。
良やゲート抵抗の上昇、ゲート電極のフォトレジストに
よる変質等の問題点を解決することができ、ゲート電極
の信頼性が向上する。
【００１６】
【実施例】本発明におけるＧａＡｓ半導体基板上に、Ｔ
型ゲート電極を製造する際の製造方法について以下図面
を用いて説明する。図１（ａ）に示すように、ＧａＡｓ
半導体基板１１表面上に膜厚３０００オングストローム
のＳｉＮ１２を成膜し、ゲート電極を形成する部分のＳ
ｉＮ１２を０．５μｍの幅で除去する。次に露出した半
導体基板１１表面上及びＳｉＮ１２表面上に、膜厚１０
００オングストロームのＴｉＷ膜１３をスパッタ法によ
り成膜する。次に第一のフォトレジストとして、ＴｉＷ
膜１３表面上に膜厚３０００オングストロームのビニル
系高分子フォトレジスト１４を成膜する。次にこのフォ
トレジスト１４の全面を第一の露光により露光する。
型ゲート電極を製造する際の製造方法について以下図面
を用いて説明する。図１（ａ）に示すように、ＧａＡｓ
半導体基板１１表面上に膜厚３０００オングストローム
のＳｉＮ１２を成膜し、ゲート電極を形成する部分のＳ
ｉＮ１２を０．５μｍの幅で除去する。次に露出した半
導体基板１１表面上及びＳｉＮ１２表面上に、膜厚１０
００オングストロームのＴｉＷ膜１３をスパッタ法によ
り成膜する。次に第一のフォトレジストとして、ＴｉＷ
膜１３表面上に膜厚３０００オングストロームのビニル
系高分子フォトレジスト１４を成膜する。次にこのフォ
トレジスト１４の全面を第一の露光により露光する。
【００１７】続いて図１（ｂ）に示すように、フォトレ
ジスト１４表面上に膜厚１．５μｍのノボラック系フォ
トレジスト２１を成膜し、ゲート電極を形成する部分以
外のフォトレジスト１０４を第二の露光により露光す
る。
ジスト１４表面上に膜厚１．５μｍのノボラック系フォ
トレジスト２１を成膜し、ゲート電極を形成する部分以
外のフォトレジスト１０４を第二の露光により露光す
る。
【００１８】続いて図１（ｃ）に示すように、フォトレ
ジスト２１をアンモニア雰囲気２２中で９５℃、１００
分間の熱処理を行い、先の工程で露光された部分のフォ
トレジスト２１の溶解速度を、アルカリ系の現像液に対
し遅くする。
ジスト２１をアンモニア雰囲気２２中で９５℃、１００
分間の熱処理を行い、先の工程で露光された部分のフォ
トレジスト２１の溶解速度を、アルカリ系の現像液に対
し遅くする。
【００１９】続いて図１（ｄ）に示すように、熱処理が
終了したフォトレジスト２１の全面を第三の露光により
露光する。この露光は、第一の露光において未露光とな
っている部分を露光するものであり、これにより第一の
露光において露光されていない部分のフォトレジスト２
１が、アルカリ系の現像液によって溶解可能となる。
終了したフォトレジスト２１の全面を第三の露光により
露光する。この露光は、第一の露光において未露光とな
っている部分を露光するものであり、これにより第一の
露光において露光されていない部分のフォトレジスト２
１が、アルカリ系の現像液によって溶解可能となる。
【００２０】続いて図１（ｅ）に示すように、全面露光
が行われたフォトレジスト２１をアルカリ系の現像液で
現像し、第一の露光において露光されなかったゲート電
極を形成する部分のフォトレジスト２１を除去する。フ
ォトレジスト２１には均一の濃度で染料が含有されてお
り、露光光はフォトレジスト内で減衰する。よって半導
体基板１１表面に近づくに従って露光される範囲が狭ま
り、現像された後のフォトレジストの形状は逆テーパ形
状となる。フォトレジストを逆テーパ形状に形成するの
は、後の工程で形成されるゲート電極と、このフォトレ
ジストが接触するのを防ぐためであり、フォトレジスト
の開口部に庇の役割をさせるためである。 続いて図１
（ｆ）に示すように、ビニル系高分子フォトレジスト１
４の現像を行う。このビニル系フォトレジストの現像に
は、キシレン等の有機系の現像液を用いる。フォトレジ
スト１４は先の工程において全面露光されているため、
溶解が可能であり、現像する時間や現像液の濃度を変え
ることにより、現像量の制御を行うことができる。よっ
て後の工程で形成されるゲート電極の金属とこのフォト
レジスト１４が接触しない範囲まで、フォトレジスト１
４を除去する。
が行われたフォトレジスト２１をアルカリ系の現像液で
現像し、第一の露光において露光されなかったゲート電
極を形成する部分のフォトレジスト２１を除去する。フ
ォトレジスト２１には均一の濃度で染料が含有されてお
り、露光光はフォトレジスト内で減衰する。よって半導
体基板１１表面に近づくに従って露光される範囲が狭ま
り、現像された後のフォトレジストの形状は逆テーパ形
状となる。フォトレジストを逆テーパ形状に形成するの
は、後の工程で形成されるゲート電極と、このフォトレ
ジストが接触するのを防ぐためであり、フォトレジスト
の開口部に庇の役割をさせるためである。 続いて図１
（ｆ）に示すように、ビニル系高分子フォトレジスト１
４の現像を行う。このビニル系フォトレジストの現像に
は、キシレン等の有機系の現像液を用いる。フォトレジ
スト１４は先の工程において全面露光されているため、
溶解が可能であり、現像する時間や現像液の濃度を変え
ることにより、現像量の制御を行うことができる。よっ
て後の工程で形成されるゲート電極の金属とこのフォト
レジスト１４が接触しない範囲まで、フォトレジスト１
４を除去する。
【００２１】続いて図１（ｇ）に示すように、ゲート電
極を形成するためにＡｕ膜２３をフォトレジスト１４が
除去されたＴｉＷ１３表面上にＴｉＷ１３表面からの高
さが０．８μｍ程度となるように蒸着する。
極を形成するためにＡｕ膜２３をフォトレジスト１４が
除去されたＴｉＷ１３表面上にＴｉＷ１３表面からの高
さが０．８μｍ程度となるように蒸着する。
【００２２】続いて図１（ｈ）に示すように、フォトレ
ジスト１４、２１をレジスト剥離液により除去する。以
上の工程により半導体基板１１表面上のＴｉＷ膜１３表
面上にゲート電極２４を形成する。
ジスト１４、２１をレジスト剥離液により除去する。以
上の工程により半導体基板１１表面上のＴｉＷ膜１３表
面上にゲート電極２４を形成する。
【００２３】
【発明の効果】本発明においては、従来のように半導体
基板表面に近い部分のフォトレジストにおいて、感光部
分と非感光部分がぼやけることがなく、よってフォトレ
ジストの断面形状がＴｉＷ膜表面上で裾を引いた形状と
なることがない。また、半導体基板上に形成されるフォ
トレジストは所定の現像液によって溶解可能となってお
り、その開口幅の制御が可能である。
基板表面に近い部分のフォトレジストにおいて、感光部
分と非感光部分がぼやけることがなく、よってフォトレ
ジストの断面形状がＴｉＷ膜表面上で裾を引いた形状と
なることがない。また、半導体基板上に形成されるフォ
トレジストは所定の現像液によって溶解可能となってお
り、その開口幅の制御が可能である。
【００２４】よって、ゲート電極の接触不良やゲート抵
抗の上昇、ゲート電極のフォトレジストによる変質等の
問題点を解決することができ、ゲート電極の信頼性が向
上する。
抗の上昇、ゲート電極のフォトレジストによる変質等の
問題点を解決することができ、ゲート電極の信頼性が向
上する。
【図１】本発明の実施例を説明する断面図。
【図２】従来の製造方法を説明する断面図。
【図３】従来の製造方法を説明する断面図。
【図４】従来の製造方法を説明する断面図。
１１、１０１ ＧａＡｓ半導体基板 １２、１０２ ＳｉＮ １３、１０３、１１２、１２２ ＴｉＷ膜 １４ ビニル系高分子フォトレジスト ２１、１０４ ノボラック系フォトレジスト ２２、１２４ アンモニア雰囲気 ２３、１０５ Ａｕ膜 ２４、１０６ ゲート電極 １０７ フォトレジストの変質層 １１１ ＡＲＣ（Anti Reflective Coating ）膜 １１３、１２３ フォトレジスト １２１ ＳｉＮ膜、ＳｉＯ２膜
Claims (6)
- 【請求項１】 表面上に所定の膜が形成された半導体基
板を用意する工程と、 前記所定の膜表面上にポジ型フォトレジストを成膜する
工程と、 前記ポジ型フォトレジストを第一の露光により露光する
工程と、 露光された前記ポジ型フォトレジスト表面上に第一領域
と第二領域を有するネガ型フォトレジストを成膜する工
程と、 前記ネガ型フォトレジストの第一領域を第二の露光によ
り露光し、前記ネガ型フォトレジストの第二領域を第一
の現像液を用いて除去し前記ネガ型フォトレジストに第
一の開口を形成する工程と、 前記第一の開口を通して前記ポジ型フォトレジストの所
定領域を第二の現像液を用いて除去し前記ポジ型フォト
レジストに第二の開口を形成する工程と、 前記第一の開口と、前記第二の開口内の前記所定の膜表
面上に導電膜を形成する工程とを有する事を特徴とする
半導体装置の製造方法。 - 【請求項２】 請求項１記載の半導体装置の製造方法に
おいて、 前記ネガ型フォトレジストには染料を含有することを特
徴とする半導体装置の製造方法。 - 【請求項３】 請求項１記載の半導体装置の製造方法に
おいて、 前記ネガ型フォトレジストはノボラック系のフォトレジ
ストであり、前記第一の領域を第二の露光の後に所定雰
囲気中で熱処理し、前記第一の現像液に対し溶解速度を
遅くした後、前記第二領域を前記第一の現像液により除
去する事を特徴とする半導体装置の製造方法。 - 【請求項４】 請求項１記載の半導体装置の製造方法に
おいて、 前記ポジ型フォトレジストは高分子ビニル系フォトレジ
ストであり、前記第二の現像液は有機系の現像液である
事を特徴とする半導体装置の製造方法。 - 【請求項５】 請求項１記載の半導体装置の製造方法に
おいて、 前記第二の開口の幅を、前記第一の開口の幅よりも大き
く形成することを特徴とする半導体装置の製造方法。 - 【請求項６】 請求項１記載の半導体装置の製造方法に
おいて、 前記半導体基板表面上に形成されている前記所定の膜の
最上層にはＴｉＷ膜が形成されている事を特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6074689A JPH07283239A (ja) | 1994-04-13 | 1994-04-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6074689A JPH07283239A (ja) | 1994-04-13 | 1994-04-13 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07283239A true JPH07283239A (ja) | 1995-10-27 |
Family
ID=13554442
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6074689A Pending JPH07283239A (ja) | 1994-04-13 | 1994-04-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07283239A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007194641A (ja) * | 2006-01-20 | 2007-08-02 | Palo Alto Research Center Inc | 電子デバイス製造プロセス |
| CN110429028A (zh) * | 2019-08-01 | 2019-11-08 | 福建省福联集成电路有限公司 | 一种晶体管器件增强型和耗尽型栅极集成制作方法及器件 |
-
1994
- 1994-04-13 JP JP6074689A patent/JPH07283239A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007194641A (ja) * | 2006-01-20 | 2007-08-02 | Palo Alto Research Center Inc | 電子デバイス製造プロセス |
| CN110429028A (zh) * | 2019-08-01 | 2019-11-08 | 福建省福联集成电路有限公司 | 一种晶体管器件增强型和耗尽型栅极集成制作方法及器件 |
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