JPH07285246A - プリンタ用メモリ制御装置 - Google Patents

Abstract

(57)【要約】 【目的】 副走査方向への画像データのリード／ライト
の高速化を図ること。 【構成】 １アドレスに対して２ビットの領域が対応す
る画像メモリ９−１ａ，９−１ｂと、この画像メモリへ
の画像データの書き込みのタイミングを制御するタイミ
ング制御部１０と、このタイミング制御部１０からのタ
イミング信号に同期して書き込みアドレスを発生するア
ドレスカウンタ１１と、このアドレスカウンタ１１が発
生した書き込みアドレスに対応する画像メモリ上の２ビ
ットの領域に対して個別に書き込み信号を発生してビッ
ト毎に書き込みの可否を決定するマルチプレクサ７と、
指定された書き込み方向に基づいてマルチプレクサ７に
より書き込み可状態となっている画像メモリ上の各ビッ
トに書き込むためのビットデータを選択するビット制御
回路８−１とを有する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数の記録素子が主走
査方向に対して直角に配置されているマルチノズルイン
クジェットプリンタや、サーマル転写プリンタのような
シリアルプリンタにおいて使用されるプリンタ用メモリ
制御装置に関する。

【０００２】

【従来の技術】たとえば、マルチノズルインクジェット
プリンタにおいては、プリントヘッド上に複数の記録素
子が主走査方向に対して直角に配置されており、１回の
主走査で記録素子数分の幅の記録が行われる。１回の主
走査が終了すると、記録媒体は副走査方向に記録幅分だ
け移動され、次の主走査が行われる。このように、主走
査と副走査が繰り返されることにより、１枚分の画像が
形成される。

【０００３】この画像を形成する際には、１枚分の画像
データが格納された画像メモリから順次画像データが読
み出され、プリントヘッドの複数の記録素子に供給され
る。しかしながら、この場合に画像メモリ内の画像デー
タをアドレス順に連続的に読み出してプリントヘッドへ
供給することができない。なぜならば、一般に画像デー
タは画像メモリの領域の左側から右側に向かって、ま
た、上から下に向かって画像の１ライン分づつ記憶され
ているのに対して、プリントヘッドでは１回の主走査で
複数ライン分の画像を同時に記録しなければならないか
らである。

【０００４】このため、特開昭５８−１９５３５７号公
報に記載されているように、画像を形成する際には、画
像メモリを記録幅に対応した幾つかのブロックに分割
し、各ブロック毎に画像データを読み出して一旦小容量
のバッファメモリに格納し、このバッファメモリからプ
リントヘッドの複数の記録素子の位置に対応する画像デ
ータを読み出してプリントヘッドに供給することが行わ
れている。

【０００５】

【発明が解決しようとする課題】図１１は、上記公報に
記載の従来のメモリ制御装置により制御される画像メモ
リのメモリマップを示す模式図である。同公報に記載の
従来のメモリ制御装置においては、画像メモリに格納さ
れているライン方向、すなわち、主走査方向に連続して
いる画像のアドレスは連続しているので、主走査方向へ
のリード／ライトの高速化を行うことができる。すなわ
ち、１回上位アドレス（行アドレス）が指定されれば、
オフセットカウンタ等のハードウェアにより下位アドレ
ス（列アドレス）を変化させることにより容易に連続し
たアドレスを生成することができる。このような１回の
アドレス指定で連続した複数のアドレスにアクセスする
モードは高速ページモードと呼ばれ、この高速ページモ
ードにより主走査方向へ高速でリード／ライト動作が可
能となる。しかしながら、副走査方向に関しては、画像
のアドレスは連続していないので高速ページモードを使
用することはできず、通常モードによる処理しかできな
い。したがって、１バイト８ビットの画像データをＹ方
向に処理する場合、８ビットの処理のためには８回のア
クセスが必要であり、リード／ライトの高速化を行うこ
とは困難であった。なお、図中の「ページの切り替わ
り」は、上位アドレス（行アドレス）を設定しなおすタ
イミングを示す。また、図１の例では、プリントヘッド
がＹ方向に１２８個のノズルを有する場合を想定してい
る。

【０００６】例えば、画像の回転を行う処理の場合、副
走査方向への画像データの書き込みは１画素づつしか書
き込めない為、書き込みによる画像編集処理に時間がか
かるという欠点があった。

【０００７】そこで本発明は、前記した従来技術の欠点
を除去・改良するために、画像メモリのメモリ制御回路
を改良することで、副走査方向への画像データのリード
／ライトの高速化をはかり、画像回転等の画像編集処理
及び記録素子へのデータ転送速度の向上を行うものであ
る。

【０００８】

【課題を解決するための手段】本発明のプリンタ用メモ
リ制御装置は、前記目的を達成するため、１アドレスに
対して２ビットの領域が対応する画像メモリと、該画像
メモリへの画像データの書き込み方向を指定する書き込
み条件指定手段と、前記画像メモリへの画像データの書
き込みのタイミングを制御するためにタイミング信号を
発生するタイミング発生手段と、該タイミング発生手段
からのタイミング信号に同期して画像データを書き込む
ための書き込みアドレスを発生するアドレス発生手段
と、該アドレス発生手段が発生した書き込みアドレスに
対応する前記画像メモリ上の２ビットの領域に対して個
別に書き込み信号を発生して、ビット毎に書き込みの可
否を決定するビット制御手段と、前記書き込み条件指定
手段により指定された書き込み方向に基づいて、前記ビ
ット制御手段により書き込み可状態となっている前記画
像メモリ上の各ビットに書き込むためのビットデータを
選択するデータ選択手段とを有することを特徴とする。

【０００９】

【作用】画像データを画像メモリにＹ方向に書き込むに
際しては、同じアドレスの２ビットの領域に同時に書き
込まれる。したがって、副走査方向への画像データの書
き込み動作が高速化される。

【００１０】

【実施例】以下、図面を参照しながら実施例に基づいて
本発明の特徴を具体的に説明する。

【００１１】図１は、本発明のプリンタ用メモリ制御回
路の実施例の全体構成を示すブロック図である。本実施
例のプリンタ用メモリ制御回路は、入力された画像デー
タを、出力すべき画像の向きや表裏、編集すべき画像の
範囲等に従って並び変えて、複数の記録素子が主走査方
向に対して直角に配置されているプリントヘッドに供給
するためのものである。このプリンタ用メモリ制御回路
により、入力画像を所定の形態に編集した状態で用紙上
に記録することが可能となる。

【００１２】図１に示される制御回路は、ＣＰＵ (図示
せず) からの制御信号に基づいて書き込み方向及び編集
モード、Ｘ，Ｙ領域指定などが設定されるＣＰＵ (中央
処理装置) インタフェース１（図中、ＣＰＵ Ｉ／Ｆ１
で示す）、１色づつのパラレル入力又は４色同時のシリ
アル入力が可能であり入力された画像データを書き込み
方向に従って並べ換えるデータ変換部２、書き込み／読
み出しメモリの切替え等を行うポート制御回路３、書き
込み方向及び編集モードに従いメモリの書き込み制御を
行う書き込み制御部４、画像メモリから記録素子列分の
位置ずれ補正を行いながら画像データを読み出す読み出
し制御部５、読み出されたデータを記録素子列の入力順
序に従いシリアルデータに変換するシリアル変換回路
６、書き込みと読み出しの状態を切替えるマルチプレク
サ（図中、ＭＵＸで示す）７、画像データの１バイト中
の書き込み位置及び書き込み方向とスタート位置（奇数
／偶数）の条件から書き込むデータを選択して切替える
と共に各ビットの編集処理を行うビット制御回路８−
１，８−２、１バンド分、すなわち、プリントヘッドの
１回の主走査により記録される幅の画像データを貯える
画像メモリ９−１，９−２等から構成されている。これ
らの画像メモリ９−１，９−２は、ＤＲＡＭ（ダイナミ
ック・ランダムアクセスメモリ）から構成されている。
各画像メモリ９−１，９−２は、後述するように、それ
ぞれ同一アドレス上に存在する上側メモリ及び下側メモ
リの二つのメモリを有している。また、画像メモリ９−
１，９−２は、黒（Ｋ）、シアン（Ｃ）、マゼンタ
（Ｍ）、イエロー（Ｙ）の各色毎に、それぞれ設けられ
ている。

【００１３】本実施例においては、画像データの画像メ
モリへの書き込み方向は、図２（ａ）〜（ｈ）に示すよ
うに、画像の向きの回転や表裏の反転に応じて８通りあ
る。また、編集モードとは、画像間で行われる上記ＮＯ
Ｔ、ＡＮＤ，ＯＲ，ＥＸＯＲ等の論理演算による編集処
理の種類を示すものである。更に、画像メモリに対する
書き込み領域がＸ，Ｙ座標で指定される。

【００１４】図３は、図１に示される書き込み制御部４
及びその周辺回路の構成例を示すブロック図である。書
き込み制御部４は、ＣＰＵインタフェース１（図１参
照）からの偶奇信号ＥＶＥＮ／ＯＤＤ及びデータ変換部
２からの書き込み開始信号ＳＴＡＲＴが供給され書き込
みタイミングを制御するタイミング制御部１０と、この
タイミング制御部１０からの信号により書き込みアドレ
スを変えるアドレスカウンタ１１とから構成されてい
る。

【００１５】図４は、タイミング制御部１０の内部構成
を示すブロック図である。タイミング制御部１０は、ア
ドレスカウンタ１１のアップ／ダウン制御や、ビット制
御回路８−１のビット選択制御や、画像メモリ９−１，
９−２を構成するＤＲＡＭの書き込み／読み出しの制御
を行うものである。タイミング制御部１０は、書き込み
／読み出しのモードの選択や、奇数／偶数アドレス検出
等を行うＤＲＡＭアクセス制御部１０ａと、ＤＲＡＭに
対する各種の制御信号及びアドレス信号を作成するＤＲ
ＡＭ制御信号作成部１０ｂ、ＤＲＡＭに対するリフレッ
シュ信号を生成するためのリフレッシュカウンタ１０
ｃ、書き込み回数カウンタ１０ｄ、及び、メモリセレク
タ１０ｅとから構成されている。なお、図中のαは、マ
ルチプレクサ７を通してビット制御回路８−１に供給さ
れる３ビットの信号であり、画像メモリ９−１，９−２
に書き込むデータを選択する信号である。また、βは、
メモリ切替ビット信号であり、前記データ選択信号α等
を作成するために使用される信号である。

【００１６】図５は、図１に示されるビット制御回路８
−１，８−２の構成例を示すブロック図である。なお、
ビット制御回路８−１とビット制御回路８−２は同一構
成を有しているので、ここでは共通のビット制御回路８
として説明する。

【００１７】ビット制御回路８は、それぞれデータ変換
部２からのビット０とビット８を入力信号としワード信
号ＷＯＲＤを選択信号とする２ｔｏ１セレクタ１２ａ，
１２ｂと、画像データ及び奇数／偶数信号ＯＤＤ／ＥＶ
ＥＮが供給されるビットセレクトデコーダ１３ａ〜１３
ｄと、ビットセレクトデコーダ１３ａ〜１３ｄの出力が
供給される８ｔｏ１セレクタ１４ａ，１４ｂと、セレク
タ１４ａ，１４ｂからの出力が供給される２ｔｏ１セレ
クタ１５ａ，１５ｂと、セレクタ１５ａ，１５ｂに選択
信号を供給するＡＮＤ回路１６と、反転回路１７と、Ｅ
ＯＲ回路１８ａ，１８ｂとから構成されている。

【００１８】以下、図５に示されるビット制御回路の動
作について説明する。

【００１９】画像データは、外部からパラレル又はシリ
アルにて入力される。入力されたデータは、データ変換
部２に設けられた上側レジスタ２ａと下側レジスタ２ｂ
に取り込まれる。パラレルインタフェース時は、８ビッ
ト及び１６ビットワードのインタフェースが可能であ
り、８ビットワードインタフェース時は、上側（Ｄ１５
〜Ｄ８）のレジスタ２ａに取り込まれ、１６ビットワー
ドインタフェース時は、上側（Ｄ１５〜Ｄ８）及び下側
（Ｄ７〜Ｄ０）のレジスタ２ａ，２ｂに取り込まれる。
また、シリアルインタフェース時は、８ビット単位で転
送され、上側と下側のレジスタ２ａ，２ｂを切り替えな
がらシリアルデータを取り込む。この画像データを取り
込むレジスタ２ａ，２ｂは、パラレル入力とシリアル入
力の両方が入力可能な回路構成になっている。

【００２０】入力された画像データは、ＬＳＢ（下位ビ
ット）から順番に画像メモリ９−１，９−２に書き込ま
れる。本回路では、まず、Ｙ方向書き込み時のスタート
位置補正を行なうためのセレクタ１２ａ，１２ｂ，１３
ａ〜１３ｄによりデータの補正を行なう。セレクタ１２
ａにおいては、Ｙ方向書き込み時でＯＤＤ（奇数）スタ
ート時にワード数（８／１６ビット）によって、０ビッ
トと８ビットの割り当て位置を切り替え、８ビット間で
シフトするのか、１６ビット間でシフトするのかを切り
替えている。セレクタ１３ａ〜１３ｄにおいては、Ｙ方
向書き込み時でＯＤＤ（奇数）スタート時にデータをシ
フトする処理を行なわせる。

【００２１】セレクタ１４ａ，１５ａまたは１４ｂ，１
５ｂは、以下に示す真理値表の３〜０の４ビットの信号
により書き込みデータを選択し、上側／下側の各メモリ
に出力する。

【００２２】ＡＮＤ回路１６、反転回路１７、ＥＯＲ回
路１８は、Ｘ方向書き込み時にどちら側が有効になるか
を判断するための回路である。

【００２３】上記書き込みデータを選択するための４ビ
ットの信号は、パラレル入力時にタイミング制御部１０
の書き込み回数カウンタ１０（図４参照）の値と、ＸＹ
（書き込み方向）、ＷＯＲＤ（ワード幅）、ＤＩＲ（転
送順序）、ＳＰＳＥＬ（入力方法：シリアル／パラレ
ル）により、以下に示す真理値表１９を完成させる。

【００２４】シリアル入力時は、上記した条件に加え
て、データ変換部２に設けられたシリアルデータ入力カ
ウンタ２ｃの値も使用し、真理値表を完成させ、書き込
み回数に従った書き込みデータを選択する。

【００２５】以下、真理値表について説明する。

【００２６】表１は、８ビットパラレルでＸ方向に書き
込みを行う場合の真理値表である。なお、これはアップ
・ダウン方向で共通である。

【００２７】

【表１】 画像データは、データ変換部２の上側レジスタ２ａ（Ｄ
１５〜Ｄ８）に取り込まれており、表１に示す真理値表
のビット３〜０をセレクタ１４ａ，１５ａまたは１４
ｂ，１５ｂに供給することにより、書き込みデータが選
択される。真理値表のビット３は「１」に固定されてお
り、ビット２〜０は、書き込み回数カウンタ１０ｄのビ
ット２〜０が接続されることにより、表１の真理値表が
完成され、書き込み回数に従ったデータが選択されるこ
とになる。上側メモリと下側メモリのどちらが有効にな
るかは、Ｙ方向のアドレスカウンタのビット０の値であ
るＹ０により決定される。

【００２８】表２は、１６ビットパラレルでＸ方向に書
き込みを行う場合の真理値表である。なお、これはアッ
プ・ダウン方向で共通である。

【００２９】

【表２】 画像データは、データ変換部２の上側レジスタ２ａ（Ｄ
１５〜Ｄ８）と下側レジスタ２ｂ（Ｄ７〜Ｄ０）に取り
込まれており、表２に示す真理値表のビット３〜０をセ
レクタ１４ａ，１５ａまたは１４ｂ，１５ｂに供給する
ことにより、書き込みデータが選択される。真理値表の
ビット３〜０は、書き込み回数カウンタ１０ｄのビット
２〜０が接続されることにより、表２の真理値表が完成
され、書き込み回数に従ったデータが選択されることに
なる。上側メモリと下側メモリのどちらが有効になるか
は、Ｙ方向のアドレスカウンタのビット０の値であるＹ
０により決定される。

【００３０】表３は、８ビットパラレルでＹアップ方向
に書き込みを行う場合の真理値表である。

【００３１】

【表３】 画像データは、データ変換部２の上側レジスタ２ａ（Ｄ
１５〜Ｄ８）に取り込まれており、表３に示す真理値表
のビット３〜０をセレクタ１４ａ，１５ａまたは１４
ｂ，１５ｂに供給することにより、書き込みデータが選
択される。真理値表のビット３は「１」に固定され、ビ
ット２〜１は、書き込み回数カウンタ１０ｄのビット１
〜０が接続され、ビット０はＤＩＲ（転送順序信号）
を、セレクタ１５ａ，１５ｂ間で反転した信号を接続す
ることにより、表３の真理値表が完成され、書き込み回
数に従ったデータが選択されることになる。このとき、
上側メモリと下側メモリは、上下で連続したデータが選
択されることになる。

【００３２】表４は、８ビットパラレルでＹダウン方向
に書き込みを行う場合の真理値表である。

【００３３】

【表４】 表４と前述の表３との相違点は、ビット０の値が表３と
逆になっていることである。表４の真理値表により、書
き込み回数に従ったデータが選択されることになる。こ
のとき、上側メモリと下側メモリは、上下で連続したデ
ータが選択されることになる。

【００３４】表５は、１６ビットパラレルでＹアップ方
向に書き込みを行う場合の真理値表である。

【００３５】

【表５】 表５は、表３において説明した真理値表を１６ビット用
に拡張したものである。表３との相違点は、ビット３の
値を固定値「１」から書き込み回数カウンタ１０ｄのビ
ット２の値の変更した点である。表５の真理値表によ
り、書き込み回数に従ったデータが選択されることにな
る。このとき、上側メモリと下側メモリは、上下で連続
したデータが選択されることになる。

【００３６】表６は、１６ビットパラレルでＹダウン方
向に書き込みを行う場合の真理値表である。

【００３７】

【表６】 表６は、表４において説明した真理値表を１６ビット用
に拡張したものである。表４との相違点は、ビット３の
値を固定値「１」から書き込み回数カウンタ１０ｄのビ
ット２の値の変更した点である。表６の真理値表によ
り、書き込み回数に従ったデータが選択されることにな
る。このとき、上側メモリと下側メモリは、上下で連続
したデータが選択されることになる。

【００３８】表７は、シリアル入力でＸ方向に書き込み
を行う場合の真理値表である。なお、これはアップ・ダ
ウン方向で共通である。

【００３９】

【表７】 画像データのシリアル入力は、データ変換部２の上側レ
ジスタ２ａ（Ｄ１５〜Ｄ８）と下側レジスタ２ｂ（Ｄ７
〜Ｄ０）に８ビット単位で交互に取り込まれる。どちら
のレジスタに取り込まれたは、シリアルデータ入力カウ
ンタ２ｃのビット３で検出する。ビット３が「０」のと
きは下側レジスタ２ｂ、「１」のときは上側レジスタ２
ａに書き込まれたものと判定される。

【００４０】表７に示す真理値表のビット３〜０を、セ
レクタ１４ａ，１５ａまたは１４ｂ，１５ｂに供給する
ことにより、書き込みデータが選択される。真理値表の
ビット３は、シリアルデータ入力カウンタ２ｃのビット
３が接続され、ビット２〜０は、書き込み回数カウンタ
１０ｄのビット２〜０が接続されることにより、表７の
真理値表が完成され、書き込み回数に従ったデータが選
択されることになる。なお、レジスタが上側用と下側用
に二つ有ることから、真理値表も上側用と下側用に二つ
の状態がある。

【００４１】表８は、シリアル入力でＹアップ方向に書
き込みを行う場合の真理値表である。

【００４２】

【表８】 画像データのシリアル入力は、データ変換部２の上側レ
ジスタ２ａ（Ｄ１５〜Ｄ８）と下側レジスタ２ｂ（Ｄ７
〜Ｄ０）に８ビット単位で交互に取り込まれる。どちら
のレジスタに取り込まれたは、シリアルデータ入力カウ
ンタ２ｃのビット３で検出する。ビット３が「０」のと
きは下側レジスタ２ｂ、「１」のときは上側レジスタ２
ａに書き込まれたものと判定される。

【００４３】表８に示す真理値表のビット３〜０を、セ
レクタ１４ａ，１５ａまたは１４ｂ，１５ｂに供給する
ことにより、書き込みデータが選択される。真理値表の
ビット３は、シリアルデータ入力カウンタ２ｃのビット
３が接続され、ビット２〜１は、書き込み回数カウンタ
１０ｄのビット１〜０が接続され、ビット０は、ＤＩＲ
（転送順序信号）を、セレクタ１５ａ，１５ｂ間で反転
した信号を接続することにより、表８の真理値表が完成
され、書き込み回数に従ったデータが選択されることに
なる。このとき、上側メモリと下側メモリは上下で連続
したデータが選択されることになる。なお、レジスタが
上側用と下側用に二つ有ることから、真理値表も上側用
と下側用に二つの状態がある。

【００４４】表９は、シリアル入力でＹアップ方向に書
き込みを行う場合の真理値表である。

【００４５】

【表９】 表９と表８との相違点は、ビット０の値が表８と逆にな
っていることである。この真理値表により、書き込み回
数に従ったデータが選択されることになる。

【００４６】上述した真理値表は、書き込みの方向がＸ
方向であるかＹ方向であるか、書き込み開始位置が偶数
ラインであるか奇数ラインであるか、アドレスの変化方
向がアップ方向であるかダウン方向であるかに応じて、
４ビットカウンタ１２のカウント値が変化したときにビ
ットセレクトデコーダ１３の出力がどのように変化する
のかを示している。

【００４７】図６は、本実施例において入力画像データ
を画像メモリに書き込む場合の様子を模式的に示す説明
図である。画像メモリは、１ライン目が０番地から０Ｆ
ＦＦ（但し、１６進数表示。以下アドレスは１６進数表
示とする。）番地まで、２ライン目が１０００番地から
１ＦＦＦ番地までというように、主走査方向すなわちＸ
方向に１２ビットの幅を有しており、全体として０番地
から３ＦＦＦＦ番地までのアドレス領域を有している。
そして、８ビットの入力画像データが指定された書き込
み方向に従って書き込まれる。ここでは、主走査方向を
Ｘ方向と呼び、副走査方向をＹ方向と呼ぶ。また、アド
レスが増加する方向をアップ方向と呼び、減少する方向
をダウン方向と呼ぶ。

【００４８】次に上述した図１に示すメモリ制御回路の
動作の概略について説明する。

【００４９】パラレル或いはシリアル形態の画像データ
はデータ変換部２に入力される。データ変換部２は、８
ビットパラレル、或いは、１６ビットパラレル、或い
は、シリアルで入力された画像データを画像メモリに送
ることができるように、書き込み方向に従って並べ換
え、画像データを同一のレジスタ（図示せず）に蓄積す
る。データ変換部２の出力は、ビット制御回路８−１，
８−２に１ブロック毎に交互に供給される。すなわち、
ビット制御回路８−１，８−２の一方が読み出し状態に
あるとき、他方へデータを供給するようにする。これ
は、一方のメモリにデータを書き込んでいる最中に、も
う一方のメモリからデータを読み出すことで印字スピー
ドを上げるためである。ビット制御回路８−１，８−２
では、指定された条件に応じて画像データの選択及び編
集処理が行われ、処理後の画像データが画像メモリ９−
１，９−２に書き込まれる。

【００５０】次に、上記した書き込み制御部４の動作を
図３を参照して説明する。

【００５１】まず、ＣＰＵより設定された書き込み方向
データと編集モードデータからデコードされた書き込み
モード信号により、メモリ制御タイミング及びアドレス
変化タイミングのモードが選択される。なお、これらの
処理は、タイミング制御部１０により行われる。

【００５２】表１０は、書き込み方向と、アドレスのア
ップ／ダウン方向と、ＤＲＡＭの動作モードとの関係を
示すものである。なお、表中のノーマルとは、編集を行
わない状態を示す。

【００５３】

【表１０】 その後、画像データがデータ変換部２（図１参照）に入
力され、その画像データの１バイト入力終了を検出する
前記データ変換部２に内蔵されている回路 (図示せず)
から送られてくる書き込み開始信号ＳＴＡＲＴを、タイ
ミング制御回路１０に送ることで画像メモリ９−１への
書き込みが開始される。これと同時に、画像メモリ９−
１への書き込み状態、すなわち、１バイト中のどのビッ
トを書き込んでいるかをチェックし、ビット制御部８−
１で所要の画像データを選択出力する。

【００５４】このように、ビット書き込み位置をチェッ
クするのは、本実施例のメモリ構成の場合、メモリへの
データの書き込みはＸ方向時には、１ビットづつしか書
き込めず、また、Ｙ方向時には２ビット同時に書き込む
ことが必要であり、１バイトまたは１ワードのデータが
入ってきたときに、そのデータ量に応じた回数の書き込
みを行う必要があり、これに伴い、データも１ビットま
たは２ビット単位で出力を切り換える必要があるからで
ある。なお、ビット書き込み位置をチェックは、図４に
示すタイミング制御部１０に設けられた書き込み回数カ
ウンタ１０ｄの書き込み位置を検出することにより行っ
ている。また、データの選択は、図１に示すビット制御
回路８−１，８−２により行われる。

【００５５】先に述べたように、画像メモリ９−１は、
同一アドレス上に存在する上側メモリ９−１ａと下側メ
モリ９−１ｂの二つのメモリから構成されている。画像
メモリ９−１へのデータの取り込みは、アドレスとライ
トイネーブル信号ＷＥにより制御され、同一アドレスで
上側或いは下側のどちら側のライトイネーブル信号ＷＥ
を出力するかによって、一方のメモリにデータを取り込
むかを選択できる。また、両方のライトイネーブル信号
ＷＥを出力すれば両方のメモリにデータを取り込むこと
ができる。

【００５６】Ｘ方向すなわち主走査方向への画像データ
の取り込みは、書き込みスタート信号ＳＴＡＲＴの発生
後に入力された８ビットの画像データ（図６参照）のＬ
ＳＢから画像メモリに１ビットずつ書き込むことにより
行われる。なお、図６中の記号Ｓ０〜Ｓ７は、書き込み
回数カウンタ１０ｄの値を示している。また、その下の
数値０〜７は画像データのビット位置を示している。ま
た記号Ｕは上側画像メモリ９−１ａの状態を、記号Ｌは
下側画像メモリ９−１ｂの状態を示している。この場
合、入力データはバイト又はワード単位で入力される
が、これを１ビット単位で変換して書き込みを行うの
で、１バイトの書き込みを８回で行うことになる。そし
て、その中の書き込み毎に書き込みアドレスと書き込み
ビットを１づつ切替えて書き込みを行っていく。その
際、上側及び下側の画像メモリ９−１ａ，９−１ｂの片
方のライトイネーブル信号ＷＥを選択して出力すること
で、１アドレス１ビットの書き込みを達成する。

【００５７】図７は、Ｘ方向、偶数ライン，アップ方向
書き込み時のアドレス及びライトイネーブル信号ＷＥの
変化を示すタイミングチャートである。すなわち、下側
の画像メモリ９−１ｂに対するライトイネーブル信号Ｗ
Ｅ−Ｌのみがアドレスが変化する毎にローレベルとな
り、下側の画像メモリ９−１ｂに対して書き込みが行わ
れる。この時のビットセレクト状態は、前述の図６の部
分Ａに示されている。

【００５８】但し、メモリクリア時等は、両方のＷＥを
出力することで１アドレス２ビットの書き込みを行い、
書き込み処理速度の高速化を行う。

【００５９】次に、Ｙ方向への画像データの取り込み
は、書き込みスタート信号ＳＴＡＲＴの発生後に入力さ
れた画像データのＬＳＢから画像メモリに、基本的には
２ビットずつ書き込むことにより行われる。Ｙ方向で偶
数ラインスタートでカウントアップの時は、１バイトの
書き込みを４回で行うが、その中の書き込み毎に書き込
みアドレスは１づつ、書き込みビットは２づつ切替え、
書き込みを行っていく。その際、上側及び下側の画像メ
モリ９−１ａ，９−１ｂの両方のライトイネーブル信号
ＷＥ−Ｕ，ＷＥ−Ｌを出力することで、１アドレス２ビ
ットの書き込みを達成する。

【００６０】この時のビットセレクト状態は図６の部分
Ｂに示される。また、図８は、このときのアドレス及び
上側及び下側の画像メモリ９−１ａ，９−１ｂに対する
ライトイネーブル信号ＷＥ−Ｕ，ＷＥ−Ｌの変化を示す
タイミングチャートである。

【００６１】次に、Ｙ方向で奇数スタートでカウトアッ
プの時は１バイトの書き込みを５回で行うが、その際は
まず、入力された画像データのＬＳＢの０ビット目が割
り当てられている側の画像メモリのライトイネーブル信
号ＷＥを発行し、０ビット目の書き込みが行われる。そ
の後の３回は、２ビットづつの書き込みを行い、最後の
１ビットは、ＭＳＢ側の７ビット目が割り当てられてい
る側の画像メモリのライトイネーブル信号ＷＥを発行し
７ビット目を書き込み、１バイトの書き込みが終了す
る。この時、アドレスは４回目迄はアドレスを１づつ変
化させ、最後の１回はアドレスを変化させず終了する。

【００６２】この時のビットセレクト状態を図６の部分
Ｃに示される。また、図９は、このときのアドレス及び
上側及び下側の画像メモリ９−１ａ，９−１ｂに対する
ライトイネーブル信号ＷＥ−Ｕ，ＷＥ−Ｌの変化を示す
タイミングチャートである。

【００６３】上記のように、図７，図８，図９に示すタ
イミングチャートに示されるアドレス及びライトイネー
ブル信号ＷＥのように、書き込みタイミングを制御する
ことにより、Ｘアップ方向及びＹアップ方向への書き込
みが達成される。なお、Ｘダウン方向（図６の部分Ｄ参
照）及びＹダウン方向（図６の部分Ｅ，Ｆ参照）への書
き込みも同様にして行われる。

【００６４】また、書き込みビットの選択は、図５に示
すビット制御回路８及び前述の真理値表に従って行われ
る。

【００６５】図１０は、図１１に示される従来の画像メ
モリのメモリマップと比較できるように図１１の模式図
と同様な形態で表された本実施例における画像メモリの
メモリマップを示す模式図である。図１０に示すよう
に、本実施例においては画像メモリの同一アドレスに二
つの画像メモリ、すなわち、上側画像メモリ９−１ａと
下側画像メモリ９−１ｂが存在している。なお、図中の
記号Ｕは上側画像メモリを意味し、記号Ｌは下側メモリ
を意味する。

【００６６】Ｘ方向に書き込むときには、連続したアド
レスに１ビットづつ順次書き込めばよいので、先に説明
した高速ページモードを使用して書き込みを行うことが
できる。また、Ｙ方向に書き込むときに、２ビットづつ
書き込むことができる。

【００６７】この結果、まず、主走査方向への書き込み
速度は通常動作では変わらず、メモリクリア等の動作時
は、１／２の速度で実行することができ、さらに副走査
方向では、１／２〜２／３の速度でリード／ライトの処
理を実行することができる。

【００６８】

【発明の効果】本発明においては、メモリの同一アドレ
スに二つの画像メモリを割り当てて、副走査方向へは２
ビットづつ書き込みを行うようにしたので、副走査方向
の処理速度を速めることができる。

【図面の簡単な説明】

【図１】 本発明のプリンタ用メモリ制御回路の実施例
の全体構成を示すブロック図である。

【図２】 画像データの画像メモリへの 書き込み方向
を説明するための模式図である。

【図３】 図１に示される書き込み制御部及びその周辺
回路の構成例を示すブロック図である。

【図４】 タイミング制御部の内部構成を示すブロック
図である。

【図５】 図１に示されるビット制御回路の構成例を示
すブロック図である。

【図６】 本実施例において入力画像データを画像メモ
リに書き込む場合の様子を模式的に示す説明図である。

【図７】 Ｘ方向、偶数ライン，アップ方向書き込み時
のアドレス及びライトイネーブル信号ＷＥの変化を示す
タイミングチャートである。

【図８】 Ｙ方向、偶数開始，アップ方向書き込み時の
アドレス及びライトイネーブル信号ＷＥの変化を示すタ
イミングチャートである。

【図９】 Ｙ方向、奇数開始，アップ方向書き込み時の
アドレス及びライトイネーブル信号ＷＥの変化を示すタ
イミングチャートである。

【図１０】 本実施例における画像メモリのメモリマッ
プを示す模式図である。

【図１１】 従来の画像メモリのメモリマップを示す模
式図である。

【符号の説明】

１…ＣＰＵ Ｉ／Ｆ回路、２…データ変換回路、３…ポ
ート制御回路、４…書き込み制御部、５…読み出し制御
部、６…シリアル変換回路、７…マルチプレクサ、８…
ビット制御、９…画像メモリ、１０…書き込みタイミン
グ制御部、１１…書き込みアドレスカウンタ、１２…２
ｔｏ１セレクタ、１３…ビットセレクトデコーダ、１４
…８ｔｏ１セレクタ、１５…２ｔｏ１セレクタ、１６…
ＡＮＤ回路、１７…反転回路、１８…ＥＯＲ回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】 １アドレスに対して２ビットの領域が対
   応する画像メモリと、 該画像メモリへの画像データの書き込み方向を指定する
   書き込み条件指定手段と、 前記画像メモリへの画像データの書き込みのタイミング
   を制御するためにタイミング信号を発生するタイミング
   発生手段と、 該タイミング発生手段からのタイミング信号に同期して
   画像データを書き込むための書き込みアドレスを発生す
   るアドレス発生手段と、 該アドレス発生手段が発生した書き込みアドレスに対応
   する前記画像メモリ上の２ビットの領域に対して個別に
   書き込み信号を発生して、ビット毎に書き込みの可否を
   決定するビット制御手段と、 前記書き込み条件指定手段により指定された書き込み方
   向に基づいて、前記ビット制御手段により書き込み可状
   態となっている前記画像メモリ上の各ビットに書き込む
   ためのビットデータを選択するデータ選択手段とを有す
   ることを特徴とするプリンタ用メモリ制御装置。
2. 【請求項２】 前記書き込み条件指定手段は、書き込み
   方向を互いに直交する２方向のそれぞれについて正また
   は負の方向に更に指定可能であることを特徴とする請求
   項１記載のプリンタ用メモリ制御装置。