JPS6258911B2 - - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はインクジエツト記録装置に関するもの
で、特に１ドツトライン（以下「１ライン」とい
う）分の画像信号を１個のメモリで記憶・読み出
しするようにした安価で、集積化に適したインク
ジエツト記録装置に関するものである。

（従来の技術） 一般に、偏向型インクジエツト記録装置を複写
機等に用いた場合、原稿の画像はラインスキヤナ
ーによつて読み取られ、１ラインシリアル信号と
して記録装置に送られてくる。このため、１ライ
ンシリアル信号を記録装置のヘツド構成に応じた
データ配列に直した上でヘツドに信号を供給して
印写する必要がある。例えば、ラインスキヤナー
によつて読み取られた１ラインのシリアル信号
D₁，D₂，…，D₂₅₆₀が記録装置に送られてきて、
これを第６図に示すように、各々が64段（一般的
にはｎ段）偏向の40個（一般的にはｍ個）のイン
クジエツトヘツドH₁，H₂，…，H₄₀を用いて、
210mmに2560個（64×40）のドツトからなる印
写ドツトラインとして記録する場合には、インク
ジエツトヘツドH₁でD₁〜D₆₄を、H₂でD₆₅〜D₁₂₈
を、…，H₄₀でD₂₄₉₇〜D₂₅₆₀をそれぞれ受け持たせ
て一列に印写を行う。その際同じ偏向段のドツト
は40個のインクジエツトヘツドで同時に印写され
る。即ち、まず（D₁，D₆₅，…D₂₄₉₇）のグループ
が同時に印写され、次の偏向位置にきたとき
（D₂，D₆₆，…D₂₄₉₈）のグループが印写され、とい
うように同じ偏向位置ごとに40個ずつ印写され
る。そのように一般的にｍ×ｎ個のドツトからな
る直列入力信号をｍ個ずつの並列信号に変換する
ために、従来は、ｎ段（64段）のシフトレジスタ
をｍ個（40個）シリーズに接続し、１ラインの画
像信号をいつたんシフトレジスタに記憶させ、各
ヘツドに対応したｍ個（40個）のシフトレジスタ
の各出力からデータを並列に読み出し、それぞれ
ｍ個（40個）のヘツドに供給して印写させてい
た。

（従来技術の問題点） しかしこのような従来の方法によると、シフト
レジスタに画像信号を記憶させるサイクルと、シ
フトレジスタより画像信号を読み出し、記録させ
るサイクルとが必要となる。すなわち、１ライン
分の画像信号をシフトレジスタに記憶させる間印
写が行われないため、印写スピードが低下すると
いう欠点を有していた。また、出力の数が多いた
め、パツケージのピン数が多くなり、集積化をは
かる場合、著しく不利であつた。そして、印写ス
ピードを向上させるために、シフトレジスタを２
組用い、交互に記憶・読み出しさせるようにする
ことも考えられるが、装置が複雑となり高価とな
つてしまうばかりでなく、集積化にも不利とな
る。

本発明は、１ライン分のメモリ１個で２組のシ
フトレジスタを用いた場合と同等のスピードで印
写可能であり、通常の１パツケージのRAMを用
いることにより実現可能で、メモリおよび周辺の
集積化に有利かつ安価な記録装置を提供しようと
するものである。

（問題点を解決するための手段） 本発明は、偏向段数がｎであるｍ個（但し、ｍ
≠ｎ）のヘツドを１ドツトラインのドツト配列方
向に一定の間隔で配列し、そのドツト配列方向と
直角方向に記録紙を相対的に送るインクジエツト
記録装置において、 少なくとも１ドツトライン分の画像信号を記憶
する記憶容量を持ち、各記憶サイクルが読み出し
期間とそれに続く書き込み期間とからなる記憶手
段と、 記憶手段のｍ行ｎ列の記憶素子からなる領域
に、読み出し時には列方向（縦方向）に、書き込
み時には行方向（横方向）に、それぞれ順次アド
レス指定する第１のアドレス指定手段と、 記憶手段のｎ行ｍ列の記憶素子からなる領域
に、読み出し時には行方向に、書き込み時には列
方向に、それぞれ順次アドレス指定する第２のア
ドレス指定手段と、 記憶手段における各記憶サイクルの読み出し期
間には、第１および第２のアドレス指定手段の一
方のアドレス指定手段が使用され、書き込み期間
には他方のアドレス指定手段が使用されるよう第
１および第２のアドレス指定手段を交互に選択す
る選択手段と、 読み出した画像信号をｍ個のヘツドに供給する
手段と を備えたことを特徴とする。

（作用） 本発明は、各メモリサイクルが読み出しサイク
ルとそれに続く書き込みサイクルからなる記憶手
段を第１および第２のアドレス指定手段を用いて
順次的にアドレス指定をして１ドツトライン分の
シリアルな画像信号を書き込みおよび読み出しを
行う。そして、本発明では、記憶手段のアドレス
指定の方向を１ドツトライン毎に縦方向と横方向
とに交互に切り換える。また、各メモリサイクル
の読み出し期間のアドレス指定とそれに続く書き
込み期間のアドレス指定を異なるアドレス指定手
段により行う。即ち、すでに１ドツトラインの画
像信号ａが行方向に順に書き込まれているものと
仮定し、第２のアドレス指定手段により記憶手段
の行方向に順次アドレス指定して各メモリサイク
ルの読み出し期間に上記１ドツトラインの画像信
号ａの各ドツトを順次読み出しを行う時に、同じ
メモリサイクルの書き込み期間には第１のアドレ
ス指定手段により記憶手段の行方向に順次アドレ
ス指定して次の１ドツトラインの画像信号ｂの各
ドツトを書き込む。次にそのように書き込まれた
１ドツトラインの画像信号ｂの読み出しにおいて
は、第１のアドレス指定手段により記憶手段の列
方向に順次アドレス指定してその１ドツトライン
の画像信号ｂの各ドツトを各メモリサイクルの読
み出し期間に順次読み出しを行うとともに、同じ
メモリサイクルの書き込み期間には第２のアドレ
ス指定手段により記憶手段の列方向に順次アドレ
ス指定して更に次の１ドツトラインの画像信号ｃ
の各ドツトを書き込む。

このように、１ドツトライン毎に読み出しおよ
び書き込みアドレス指定の方向を交互に変えるよ
うにすることにより、あるラインの信号の読み出
しとその次のラインの信号の書き込みを同時的に
行うことができるので、記憶手段の小型高速化を
実現し、印写速度を高速化することができるもの
である。

（実施例） 以下図面と共に本発明の実施例を説明する。

まず、本発明の原理をｎ段偏向のｍ個（前述の
例では64段偏向の40個）のインクジエツトヘツド
による１ラインがｍ×ｎドツト（2560ドツト）か
らなる例について説明する。ｍ×ｎ個のドツトの
１ラインの直列の画像信号は、第３図ａに示すよ
うにメモリのｎ行ｍ列の領域に縦方向に順次書き
込まれる。このように書き込まれた画像信号を第
３図ｂに示すように、１列ずつ横方向に読み出
し、各１列のｍ個の読み出し信号をｍ個のインク
ジエツトヘツドに並列に供給して印写する。

この第３図ｂの読み出しにおいて、メモリ技術
において周知のように各メモリサイクルには読み
出し半サイクルに続いて書き込みの半サイクルが
あるので、その書き込みの半サイクルを利用して
第３図ｃに示すように、次のラインの入力画像信
号を書き込む。

これを次に第３図ｄに示すように縦方向に読み
出すと、ｍ個のヘツドによる印写信号が順次得ら
れる。その読み出しにおいて、第３図ｂの場合と
同様に、後半の書き込みの半サイクルを利用して
第３図ａに示すように、入力された次のラインの
画像信号を縦方向に書き込む。

このように、縦方向のアクセスと横方向のアク
セスを交互に行うことにより、あるラインの記憶
信号の読み取りと、次のラインの書き込みを同時
に（即ち同じメモリサイクルの前半と後半で）行
うことができ、印写速度を高速化することができ
るものである。

第１図は、本発明によるインクジエツト記録装
置のヘツド駆動システムの一実施例の全体構成図
で、１は1.6MHzのクロツク発生器、２_１〜２_４
はセレクタ、３は行指定用の40進行カウンタ３１
および列指定用の64進列カウンタ３２からなる第
１のアドレスカウンタ、４は行指定用の64進行カ
ウンタ４１および列指定用の40進列カウンタ４２
からなる第２のアドレスカウンタ、５はセレク
タ、６はメモリユニツト、７は一致回路、８は反
転フリツプフロツプ、９は切換回路、１０は40段
シフトレジスタ、１１はラツチ回路、１２はそれ
ぞれ64段の偏向を行う40個のヘツドからなるヘツ
ドユニツト、１３，１４はそれぞれ1/32，1/2分
周器である。

反転フリツプフロツプ８は第４図に示すように
データ数が2560になる毎に、即ち１ライン毎に、
一致回路７の出力によつて反転するフリツプフロ
ツプである。

反転フリツプフロツプ８がHighであると、切
換回路９とセレクタ５によつて、アドレスカウン
タ４は読み出しのアドレスを、アドレスカウンタ
３は書き込みのアドレスを示す。また反転フリツ
プフロツプ８がLowであると、切換回路９とセレ
クタ５によつて、アドレスカウンタ３は読み出し
のアドレスを、アドレスカウンタ４は書き込みの
アドレスをそれぞれ示す。

アドレスカウンタ３は、読み出しのときは40進
行カウンタ３１がセレクタ２_１によつて、そのカ
ウント入力端子にクロツク発生器１のクロツクが
印加されるよう接続され、また、64進列カウンタ
３２のカウント入力端子にはセレクタ２_２によつ
て40進行カウンタ３１の出力（キヤリーCa）が
入力される。

アドレスカウンタ４は、読み出しのときは40進
列カウンタ４２がセレクタ２_４によつて、そのカ
ウント入力端子にクロツク発生器１のクロツクが
印加されるよう接続され、また、64進行カウンタ
４１のカウント入力端子にはセレクタ２_３によつ
て40進列カウンタ４２の出力（キヤリーCa）が
入力される。なお、第４図にはクロツクが入力さ
れるカウンタをLOWER、カウンタLOWERのキ
ヤリーCaが入力される他のカウンタをUPPERと
表示している。

また、第１および第２のアドレスカウンタ３，
４は書き込みのときは、上記読み出しのときはと
はLOWERとUPPERとが入れ替わる。

周知のようにメモリの各記憶サイクルは読み出
し期間とそれに続く書き込み期間とからなり、こ
れらの期間はメモリユニツト６のＲ／Ｗ端子に加
えられるクロツクにより切り換えられる。

本実施例においては、1.6MHzのクロツク発生
器１がメモリユニツト６のＲ／Ｗ端子に接続され
ており、第５図に示すように、これによつて該ク
ロツクのHighの期間にメモリユニツト６の読み
出しが、Lowの期間にメモリユニツト６への書き
込みが行われる。セレクタ５はＡ入力とＢ入力と
があり、Ａ入力に第２のアドレスカウンタ４の出
力が、Ｂ入力には第１のアドレスカウンタ３の出
力がそれぞれ供給されている。そして、切換回路
９のＡ出力がHighのときセレクタ５はＡ入力を
出力し、切換回路９のＢ出力がHighのときセレ
クタ５はＢ入力を出力する。セレクタ５の出力は
メモリユニツト６のアドレスラインに接続されて
いる。

今、反転フリツプフロツプ８の出力がHighで
あるとすれば、クロツクがHighのとき（即ち、
メモリユニツト６が読み出しのとき）、アンド回
路９１の出力がHighとなり、切換回路９の出力
ＡがHighとなる。これによりセレクタ５のＡ入
力がメモリのアドレスラインに供給される。クロ
ツクがLOWのとき（メモリユニツト６が書き込
みのとき）、アンド回路９３の出力がHighとな
り、切換回路９の出力ＢがHighとなる。これに
よりセレクタ５のＢ入力がメモリユニツト６のア
ドレスラインに供給される。

以上により、反転フリツプフロツプ８がHigh
のとき、メモリユニツト６の書き込みアドレス
は、アドレスカウンタ３により生成され、メモリ
ユニツト６の読み出し時のアドレスはアドレスカ
ウンタ４により生成されることとなる。

次に、反転フリツプフロツプ８がLowであると
すると、クロツクがHighのとき（即ち、メモリ
ユニツト６が読み出しのとき）、アンド回路９４
がHighとなり、切換回路９の出力ＢがHighとな
る。これにより、セレクタ５のＢ入力がメモリユ
ニツト６のアドレスラインに供給される。クロツ
クがLowのとき（メモリが書き込みのとき）、ア
ンド回路９２がHighとなり、切換回路９の出力
ＡがHighとなる。これにより、セレクタ５のＡ
入力がメモリユニツト６のアドレスラインに供給
される。

以上により反転フリツプフロツプ８がLowのと
き、メモリユニツト６の書き込みアドレスは、ア
ドレスカウンタ４により生成され、メモリユニツ
ト６の読み出しアドレスは、アドレスカウンタ３
により生成される。

第２図は、第１図におけるメモリユニツト６の
構成を示す図で、２１は行をセレクトする行アド
レスデコーダ、２２は列をセレクトする列アドレ
スデコーダ、２３は64×64ビツトのメモリアレ
イ、２４，２５はゲート、R₀〜R₅は行アドレス
デコーダ２１の入力線、C₀〜C₅は列アドレスデ
コーダ２２の入力線である。

次に第１図、第２図についてその作用を第４図
および第５図のタイムチヤートを参照しながら説
明する。

（） 印写に先立つて、１ライン分の画像信号
がゲート２４を通してメモリユニツト６に記憶
される。このとき画像信号は先頭から順に のように記憶される。

即ち、アドレスカウンタ４が書き込みのアド
レスカウンタとなり、64進行カウンタ４１がク
ロツク発生器１のクロツクをカウントアツプ
し、６ビツト目のキヤリー即ち64発目のパルス
で40進列カウンタ４２がカウントアツプして行
くことにより、第２図のメモリアレイ２３の縦
方向に順次記憶し、64個のデータを記憶し終わ
ると次の列に順次記憶し、これを繰り返すこと
により縦方向に64個のデータが、横方向に40個
のデータがそれぞれ第３図ａに示すように、記
憶される。即ち64×40＝2560のデータが格納さ
れることとなり、2560個のデータが格納される
と、一致回路７より出力が得られ、反転フリツ
プフロツプ８が第５図に示すように反転し、セ
レクタ２_１〜２_４、切換回路９への信号が反転
する。

（） メモリユニツト６に2560個のデータを記
憶すると次に印写動作に移る。（）において
縦方向に記憶されたが、各行の64個のデータ
は、各ヘツドの64段の偏向を与える信号であ
り、各ヘツドのＮ段目の偏向を与えるデータは
Ｎ行目に記憶されているので、各ヘツドを同時
に印写させて行くために、読み出しを横方向に
順次行う。即ち、アドレスカウンタ４の40進列
カウンタ４２がクロツク発生器１のクロツクを
カウントアツプし、４０をカウントする毎に発
生するキヤリーを64進行カウンタ４１がカウン
トアツプして行く。これにより読み出しは、 の順、即ち40個の各ヘツドの偏向第１段目印写
用データ、各ヘツドの偏向第２段目印写用デー
タ、……各ヘツドの偏向第64番目印写用データ
の順で読み出される（第３図ｂ参照）。

（） 読み出された信号は、ゲート２５を通し
て出力され、40段のシフトレジスタ１０に送ら
れ、シリアル信号からパラレル信号に変換さ
れ、ラツチ回路１１へ送られる。ラツチ回路
は、シリアル信号の64ビツトおきの画像信号を
40個パラレル出力し、これがヘツドユニツト１
２に加えられるので、各ヘツドのそれぞれの偏
向段の印写が同時に行われる。この読み出しの
アドレス制御と同時に書き込みのアドレス制御
も行われる。

このとき切換回路９により書き込みのアドレ
ス制御は、カウンタ３が選択されて行う。即ち
メモリユニツトのＲ／Ｗ（リードライト）端子
には、クロツク発生器１からのクロツクが供給
されており、このクロツクのHighの部分で切
換回路９によりカウンタ４が選択され、その出
力がメモリユニツト６に送られ読み出しが行わ
れる。

次にクロツクがLowになるとカウンタ３が選
択され、その出力はメモリユニツト６に送られ
書き込みが行われる。即ち、この時の書き込み
の順序は、 となり、第２図のメモリアレイ２３の横方向に
順次行われる（第３図Ｃ参照）。

この時、クロツクHighの部分で行われる読
み出しは、（横方向40）×（縦方向64）＝2560ビツ
トであり、クロツクLowの部分で行われる書き
込みは、（横方向64）×（縦方向40）＝2560ビツト
となるように制御されている。そして、カウン
タ３は64進列カウンタ３２がクロツクを64回カ
ウントする毎に生ずるキヤリーを40進行カウン
タ３１がカウントして行くことになる。

（），（）において、画像信号が横方向へ
の読み出しと同時に順次書き込まれたので、40
個の各ヘツドのそれぞれの偏向段の印写を同時
に行うために次の読み出し（同時書き込み）は
縦方向に行われる（第３図ｄ，ａ参照）。この
時は切換回路９により、アドレスカウンタ３が
読み出しに、アドレスカウンタ４が書き込みに
選択されて使用される。そしてこの場合は、読
み出しが（縦方向40）×（横方向64）＝2560ビツ
ト、書き込みが（縦方向64）×（横方向40）＝
2560ビツトとなるようにアドレス制御される。
この時は、行カウンタ３１，４１がLOWERカ
ウンタとなり、列カウンタ３２，４２が
UPPERカウンタとなる。

以上、（），（）を繰り返すことによりメモ
リユニツト１個により記録紙全面の印写が可能と
なる。なお、シフトレジスタ１０の出力は、励振
クロツク50KHzを1/2分周した25KHzのクロツク
の立上りでラツチ回路１１に読み込まれ、滴の発
生と同期がとられており、励振クロツク周波数に
対して1/2のサイクルになつているのは、ガード
ドロツプを発生させるためであつて、ガードドロ
ツプを必要としない場合は、クロツク発生器の周
波数を倍にし、1/64分周して、これを励振クロツ
クとして、そのままラツチ回路に送ることにより
全滴印写が可能となる。

以上の実施例におけるアドレスカウンタ３，４
において、例えばアドレスカウンタ３を読み出し
専用、アドレスカウンタ４を書き込み専用とし、
それぞれ行カウンタを40進から64進に、列カウン
タを64進から40進にそれぞれライン毎に切り換え
ることによつても実現可能である。また、メモリ
ユニツトを行列構成としたが、これはハード的に
このように構成されている必要はなく、仮想的構
成でよい。また、アドレスカウンタも順次カウン
トアツプする構成としたが、これに限定されるも
のではない。

（発明の効果） 以上に説明したように、本発明は、ｎ段の偏向
を行うｍ個のヘツドを１ドツトラインのドツト配
列方向に一定の間隔で配列し、そのドツト配列方
向と直角方向に記録紙を相対的に送るインクジエ
ツト記録装置において、各メモリサイクルが読み
出しサイクルとそれに続く書き込みサイクルから
なる１個のメモリを用い、メモリの行方向（列方
向）に順次アドレス指定して書き込まれた１ライ
ンシリアル信号を列方向（行方向）にアドレス指
定して読み出すようにすることにより、ヘツド構
成に応じた印写データ配列に変換する。その際メ
モリのあるドツトラインの信号の読み出しとその
次のドツトラインの信号の書き込みを同じメモリ
サイクルのアドレス指定により行うようにしたの
で、１個のシフトレジスタを１ドツトラインの画
像信号の記憶に用いた従来の装置のようにあるド
ツトラインの信号の読み出しがすべて終わるのを
待つて次のラインの画像信号の書き込みを行わな
ければならないものに比べて、印写スピードを向
上させることができる。また、それぞれ１ドツト
ラインの画像信号分の記憶容量を持つた２個のシ
フトレジスタを交互に用いることにより印写スピ
ードを向上させた従来装置に比べて、スピードは
同等であつても、メモリ容量が半分ですみ、構成
が簡単となるので、メモリおよび周辺の集積化に
有利となり、安価となる利点がある。

【図面の簡単な説明】

第１図は、本発明によるインクジエツト記録装
置のヘツド駆動システムの全体構成図、第２図
は、第１図におけるメモリユニツトの構成図、第
３図は本発明の原理を説明するためのメモリの書
き込み読み出し順序を示す図、第４図および第５
図は本発明の動作を説明するためのタイムチヤー
ト、第６図はヘツドと印写ドツトラインとの関係
を示す図である。 １……クロツク発生器、２_１〜２_４……セレク
タ、３，４……アドレスカウンタ、５……セレク
タ、６……メモリユニツト、７……一致回路、８
……反転フリツプフロツプ、９……切換回路、１
０……シフトレジスタ、１１……ラツチ回路、１
２……ヘツドユニツト、１３，１４………分周
器、２１……行アドレスデコーダ、２２……列ア
ドレスデコーダ、２３……メモリアレイ、２４，
２５……ゲート。

Claims (1)

1. 【特許請求の範囲】 １ 偏向段数がｎであるｍ個（但し、ｍ≠ｎ）の
   ヘツドを１ドツトラインのドツト配列方向に一定
   の間隔で配列し、そのドツト配列方向と直角方向
   に記録紙を相対的に送るインクジエツト記録装置
   において、 少なくとも１ドツトライン分の画像信号を記憶
   する記憶容量を持ち、各記憶サイクルが読み出し
   期間とそれに続く書き込み期間とからなる記憶手
   段と、 記憶手段のｍ行ｎ列の記憶素子からなる領域
   に、読み出し時には列方向（縦方向）に、書き込
   み時には行方向（横方向）に、それぞれ順次アド
   レス指定する第１のアドレス指定手段と、 記憶手段のｎ行ｍ列の記憶素子からなる領域
   に、読み出し時には行方向に、書き込み時には列
   方向に、それぞれ順次アドレス指定する第２のア
   ドレス指定手段と、 記憶手段における各記憶サイクルの読み出し期
   間には、第１および第２のアドレス指定手段の一
   方のアドレス指定手段が使用され、書き込み期間
   には他方のアドレス指定手段が使用されるよう第
   １および第２のアドレス指定手段を交互に選択す
   る選択手段と、 読み出した画像信号をｍ個のヘツドに供給する
   手段と を備えたことを特徴とするインクジエツト記録
   装置。