JPH0728659A - 記憶制御装置 - Google Patents

Abstract

(57)【要約】 【目的】 ＳＥＣＤＥＣ方式のエラー訂正機構の機能診
断を、他の通常の処理を妨げることなく実行することを
可能にする。 【構成】 記憶装置３の指定された診断用アドレスに対
し、データと診断用チェックビットを書き込む場合に
は、チェックビットセレクタ８が診断用チェックビット
供給部７の出力を選択する。一方、診断対象となってい
ないその他のアドレスへ何らかのデータが書き込まれる
ような場合には、チェックビットセレクタ８はチェック
ビットレジスタ６の出力を選択し、通常の状態での書き
込み処理が実行される。従って、機能診断実行中、割り
込み処理等によって、通常のデータ書き込みが行なわれ
ても、誤ったチェックビットが記憶装置３に書き込まれ
ることがない。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、記憶装置に書き込まれ
るデータの読み出しの際に、データのエラーを自動的に
修正するエラー訂正機構を持つ記憶制御装置に関する。

【０００２】

【従来の技術】情報処理装置の記憶装置に書き込まれる
プログラムやデータは、処理の誤りを防止するために高
い信頼性が要求される。この要求を満たすために、記憶
装置に書き込まれるデータの読み出しの際に、その点検
を行ない、必要に応じてデータのエラーを訂正する方法
が採用されている。図２に、このようなエラー訂正機構
を持つ従来の記憶制御装置ブロック図を示す。この装置
は、ＳＥＣＤＥＣ（Single error correct and double
error detect）方式を採用したエラー訂正機構１０を持
つ。

【０００３】この装置は、プロセッサ１がデータバス２
を介して記憶装置３にデータを書き込み、その書き込ま
れたデータを読み出す際に、エラー訂正機構１０がデー
タの点検を行なう構成となっている。なお、プロセッサ
１から記憶装置３にはアドレスバス４を介してリード／
ライトアドレスが供給される。エラー訂正機構１０は、
データセレクタ１１、コントローラ１２、シンドローム
ジェネレータ１３、チェックビットジェネレータ１４及
びデータ訂正部１５を備えている。また、このエラー訂
正機構１０の出力はデータレジスタ５とチェックビット
レジスタ６に入力し、記憶装置３に書き込まれる。な
お、このようなエラー訂正機構１０の機能診断のため
に、この他に診断用チェックビット供給部７と、チェッ
クビットセレクタ８と、診断モード設定部９が設けられ
ている。

【０００４】上記の装置は次のように動作する。まず、
プロセッサ１が記憶装置３に対し書き込みデータ２１を
書き込むモードでは、書き込みデータ２１がデータセレ
クタ１１を通り、チェックビットジェネレータ１４とデ
ータ訂正部１５に供給される。即ち、データセレクタ１
１にはプロセッサ１から書き込みデータ２１が供給さ
れ、記憶装置３から読み出しデータ２２が供給される。
このとき、コントローラ１２はデータセレクタ１１に対
しプロセッサ１から出力される書き込みデータ２１を選
択するよう制御する。書き込みデータ２１がチェックビ
ットジェネレータ１４に入力すると、ここでチェックビ
ットが生成される。この書き込みデータ２１とチェック
ビットとがデータ訂正部１５を通過し、データレジスタ
５とチェックビットレジスタ６にそれぞれ格納される。

【０００５】通常の書き込みモードでは、チェックビッ
トセレクタ８はチェックビットレジスタ６の出力を記憶
装置３にそのまま供給する。従って、書き込みモードに
おいては、記憶装置３に書き込みデータ２１とチェック
ビット２３とが書き込まれる。通常、例えば書き込みデ
ータが３２ビットの場合、７ビット程度のチェックビッ
トが付加され、記憶装置３に一体に書き込まれる。

【０００６】次に読み出しモードでは、プロセッサ１か
らアドレスバス４を通じて所定の読み出しアドレスが供
給されると、記憶装置３から読み出しデータ２２及びチ
ェックビット２３が同時に読み出される。読み出しモー
ドでは、データセレクタ１１は読み出しデータ２２を選
択するよう制御されており、この読み出しデータ２２は
データセレクタ１１を通過してデータ訂正部１５に供給
される。一方、読み出しデータ２２とチェックビット２
３とはシンドロームジェネレータ１３に供給される。そ
して、ここで読み出しデータ２２の誤りのビットを訂正
することができる信号が生成される。シンドロームジェ
ネレータ１３の出力がデータ訂正部１５に供給される
と、読み出しデータ２２に誤りがなければそのまま、誤
りがあれば訂正後のデータがデータレジスタ５に供給さ
れる。これによって、プロセッサ１は読み出しの際訂正
後のデータを読み出し、更に記憶装置３には訂正された
読み出しデータが再び書き込まれる。なお、この訂正は
１ビット誤りのみに対して行なわれ、２ビット以上の誤
りがあれば障害処理が実行される。

【０００７】上記のようにして、従来、記憶装置３に書
き込まれるデータのチェックと訂正が行なわれていた。
ここで、上記のようなエラー訂正機構１０がもし正常に
動作しなければ、正しく読み出されたデータを誤った形
に訂正し、本来の目的を損なうことになる。そこで、適
当なタイミングでエラー訂正機構１０の診断が行なわれ
る。この診断は、通常、例えば装置の立ち上げ時や、何
らかの障害が発生してシステムがダウンしたとき等に実
行される。この診断にあたっては、予め診断用チェック
ビット供給部７に任意のチェックビットを格納してお
く。そして、プロセッサ１により、例えばオール“０”
のデータを記憶装置３に書き込み、診断用チェックビッ
ト供給部７から供給されるチェックビット２３によっ
て、その読み出しデータ２２の内容が正常に書き換えら
れるかどうかを点検する。

【０００８】診断モード設定部９はこのような診断の
際、チェックビットセレクタ８を動作させ、診断用チェ
ックビット供給部７から出力されるチェックビットを記
憶装置３に送り込むよう制御する。診断用チェックビッ
ト供給部７から所定のチェックビットを供給しながら、
プロセッサ１が必要なデータの書き込みや読み出し等を
実行し、所定の診断処理が完了すると、再び診断モード
設定部９はチェックビットセレクタ８を制御し、チェッ
クビットレジスタ６の出力を選択して記憶装置３に出力
させる。こうして、その後再び通常の動作が継続可能に
なる。

【０００９】

【発明が解決しようとする課題】ところで、上記のよう
な記憶制御装置には次のような解決すべき課題があっ
た。上記のようなエラー訂正機構１０の機能診断の際に
は、オペレータが強制的に診断用チェックビット供給部
７から任意のチェックビットを供給しながらデータの記
憶装置３への書き込みを行なう。従って、そのチェック
ビットは書き込まれたデータには全く依存しない。こう
することによって、既知のデータに対しチェックビット
がどのように作用し、どのビットの訂正が行なわれるか
を点検できる。これにより、記憶装置３の所定の領域に
障害があったか、あるいはエラー訂正機構１０を構成す
る各回路のどこに障害があったか等を具体的に診断でき
る。

【００１０】しかしながら、このような診断を実行して
いる際には、プロセッサ１を用いて記憶装置３に通常の
プログラムやデータの書き込みを行なうことができな
い。即ち、チェックビットセレクタ８が診断用チェック
ビット供給部７の出力を選択している間は、書き込むべ
きデータを元に生成されたチェックビットが記憶装置３
に書き込まれないからである。

【００１１】従って、上記のような診断は、この記憶制
御装置が通常の処理を実行していないときにのみ可能と
なる。即ち、プロセッサ１に対する割り込み処理等は受
け付けられない。また、マルチプロセッサシステムにお
いて、記憶装置３やデータバス２及びアドレスバス４が
共有されているような場合、別のプロセッサもその動作
を停止しなければならない。これでは、機能診断実行の
機会が制限され、早期診断による障害の早期復旧を妨げ
るおそれがある。また、診断を強制的に実施すれば、シ
ステムの動作を長時間中断させ、システムの稼働効率を
悪くするといった問題もあった。

【００１２】本発明は以上の点に着目してなされたもの
で、エラー訂正機構の機能診断を他の通常の処理を妨げ
ることなく実行することを可能にした記憶制御装置を提
供することを目的とするものである。

【００１３】

【課題を解決するための手段】本発明の記憶制御装置
は、記憶装置に書き込まれるデータとともに、そのデー
タをもとに生成したチェックビットを書き込み、そのデ
ータ読み出しの際に、前記チェックビットを参照してデ
ータのエラーを修正するエラー訂正機構と、前記エラー
訂正機構の機能診断のために任意のチェックビットを生
成する診断用チェックビット供給部と、前記エラー訂正
機構で生成されたチェックビットと、前記診断用チェッ
クビット供給部で生成されたチェックビットの何れか一
方を選択して前記記憶装置に供給するチェックビットセ
レクタと、前記機能診断の実行中、予め指定された診断
用アドレスと記憶装置へのデータ書き込みのためのアド
レスとを比較して、診断用アドレスと一致した場合の
み、前記チェックビットセレクタによる、前記診断用チ
ェックビット供給部で生成されたチェックビットの選択
を許容するアドレス比較部とを備えたことを特徴とする
ものである。

【００１４】

【作用】この装置が記憶装置の指定された診断用アドレ
スに対しデータと診断用チェックビットを書き込む場合
には、チェックビットセレクタが診断用チェックビット
供給部の出力を選択する。一方、診断対象となっていな
いその他のアドレスへ何らかのデータが書き込まれるよ
うな場合には、チェックビットセレクタはチェックビッ
トレジスタの出力を選択し、通常の状態での書き込み処
理が実行される。この目的のために、診断用アドレス指
定部で診断用アドレスを指定し、アドレス比較部は書き
込みアドレスと診断用アドレスを比較して、チェックビ
ットセレクタの選択動作をその都度制御する。従って、
機能診断実行中、割り込み処理等によって、通常のデー
タ書き込みが行なわれる場合にも、誤ったチェックビッ
トが記憶装置に書き込まれることがない。

【００１５】

【実施例】以下、本発明を図の実施例を用いて詳細に説
明する。図１は、本発明の記憶制御装置実施例を示すブ
ロック図である。この装置は、図２で説明した装置と同
様ＳＥＣＤＥＣ方式を採用したエラー訂正機構１０を持
つ。図のプロセッサ１は、記憶装置３に対しデータバス
２及びアドレスバス４を介して接続されており、この記
憶装置３に対しデータの読み書きを行なう。通常、この
記憶装置３はダイナミック・ランダム・アクセス・メモ
リ等から構成される。

【００１６】エラー訂正機構１０は従来装置と同様、デ
ータセレクタ１１、コントローラ１２、シンドロームジ
ェネレータ１３、チェックビットジェネレータ１４及び
データ訂正部１５を備えている。コントローラ１２はプ
ロセッサ１による書き込みモードの際、データセレクタ
１１に対し書き込みデータ２１を選択する制御信号を出
力し、プロセッサ１の読み出しモードの際には、データ
セレクタ１１に対し記憶装置３から出力される読み出し
データ２２を選択するよう制御する信号を出力する。チ
ェックビットジェネレータ１４は、入力する書き込みデ
ータからチェックビットを生成するためのデコーダ等か
ら構成される。シンドロームジェネレータ１３は読み出
しデータ２２とチェックビット２３とを記憶装置３から
受け入れて、データ訂正用の信号を生成するデコーダ等
から構成される。データ訂正部１５は、データセレクタ
１１から受け入れた書き込みデータをそのまま通過さ
せ、読み出しデータについては、シンドロームジェネレ
ータ１３から出力される信号に基づき必要な訂正を行な
って、データレジスタ５に向け出力する回路である。こ
れも所定のゲート群から構成される。

【００１７】チェックビットレジスタ６は、チェックビ
ットジェネレータ１４から出力され、データ訂正部１５
を通過したチェックビットを一時的に格納し、データレ
ジスタ５に格納されたデータとともに記憶装置３に書き
込むための回路である。チェックビットセレクタ８は、
診断用チェックビット供給部７とチェックビットレジス
タ６の出力を受け入れて、いずれか一方を選択して記憶
装置３に向け出力する回路である。このチェックビット
セレクタ８の選択動作は、アドレス比較部１９により行
なわれる。

【００１８】即ち、本発明においては、診断モード設定
部９の出力によってアドレス比較部１９の出力が制御さ
れ、チェックビットセレクタ８の選択が制御される。即
ち、エラー訂正機構１０の診断等を行なわない通常の動
作モードでは、アドレス比較部１９からチェックビット
セレクタ８に対しチェックビットレジスタ６の出力を選
択する制御信号が出力されている。そして、診断モード
が開始されると、アドレス比較部１９の出力は、アドレ
スバス４を介して入力する書き込みアドレスと、診断用
アドレス指定部１８により指定された診断用アドレスと
の比較結果によって変化する。

【００１９】図３に、記憶装置の領域説明図を示す。エ
ラー訂正機構１０の機能診断開始の際には、予め記憶装
置３に所定の診断対象領域２５が設定される。これは、
記憶装置３の記憶領域の中で、特に診断を必要とされる
領域である。通常のデータ読み書き処理の際には、エラ
ー訂正機構の動作を監視して、エラー訂正を実行した記
憶装置のアドレスが記録される。このようなエラー訂正
の集中した記憶領域が診断対象領域とされる。

【００２０】一方、記憶装置３のその他の領域について
は、正常にデータの読み書きが可能である。従って、こ
れをプログラム書き込み領域２６に設定する。いずれの
場合にも、データ２７とチェックビット２８とが書き込
まれるが、診断対象領域２５におけるチェックビット２
８は、先に説明したように診断用チェックビット供給部
７において指定された任意の内容のものとなる。従っ
て、データ２７とは無関係のチェックビットとなる。こ
れに対して、プログラム書き込み領域２６に書き込まれ
るチェックビット２８は、データ２７をもとに生成され
たものである。

【００２１】本発明の装置は、任意のタイミングで記憶
装置３を図のように使い分けるために、図１に示したチ
ェックビットセレクタ８とアドレス比較部１９を設けて
いる。即ち、図１に設けたアドレス比較部１９は、デー
タとチェックビットとが診断対象領域２５に書き込まれ
る場合には、診断用チェックビット供給部７の出力を選
択し、それ以外のアドレスにデータが書き込まれる場合
には、チェックビットセレクタ８がチェックビットレジ
スタ６の出力を選択するように制御する。診断用アドレ
ス指定部１８は、この目的のために診断用アドレスを指
定する。例えば、アドレス信号が３２ビットで供給され
る場合、診断用領域が１個のアドレスであれば、３２ビ
ットの診断用アドレスが診断用アドレス指定部１８にセ
ットされる。従って、アドレス比較部１９は、その診断
用アドレスと一致した書き込みアドレスがアドレスバス
４を通じて供給された場合にのみ、チェックビットセレ
クタ８が、診断用チェックビット供給部７の出力を選択
するよう制御する。

【００２２】また、診断用アドレスが一定の連続した領
域に広がっているような場合には、例えば診断用アドレ
ス指定部１８から、その領域を指定する上位数ビットの
アドレス信号を供給する。アドレス比較部１９はアドレ
スバス４を通じて入力するアドレス信号の上位ビットと
診断用アドレス指定部１８の指定する上位ビットを比較
し、これが一致した場合にのみ、チェックビットセレク
タ８が、診断用チェックビット供給部７の出力を選択す
るよう制御する。この他に、診断用アドレス指定部１８
を構成するレジスタ等を複数設けて、複数の領域につい
て診断を可能とする構成としてもよい。

【００２３】上記のような本発明の装置は具体的に次の
ように動作する。図４に、本発明の装置の動作フローチ
ャートを示す。まず、ステップＳ１において、この装置
が診断モードかどうかが判断される。診断モードかどう
かは診断モード設定部９の設定による。この診断モード
設定部９は、例えばディップスイッチ等から構成され
る。また、診断モードである場合には、図４のステップ
Ｓ２において、アドレス信号が比較され、診断対象領域
かどうかが判断される。そして、診断対象領域である場
合には、ステップＳ３において、診断用チェックビット
供給部７の出力が選択され、記憶装置３に対し診断用の
チェックビットが書き込まれる。一方、診断対象領域で
ない場合にはステップＳ４に移り、チェックビットレジ
スタ６の出力が選択され、通常のデータ書き込み処理が
実行される。

【００２４】本発明は以上の実施例に限定されない。上
記実施例では記憶装置３をプロセッサ１の主記憶装置と
して構成したものを例にとって説明したが、補助記憶装
置であっても差し支えない。また、診断用チェックビッ
ト供給部７とチェックビットレジスタ６の出力を選択す
るチェックビットセレクタ８は、アドレス比較部１９と
別の構成にしたが、チェックビットセレクタ８とアドレ
ス比較部１９とをまとめた１つの論理回路を構成するよ
うにしても差し支えない。また、エラー訂正機構１０等
の構成は、従来よく知られた同様の機能を持つ各種の構
成に変形しても差し支えない。

【００２５】

【発明の効果】以上説明した本発明の記憶制御装置は、
エラー訂正機構の機能診断実行中、診断用アドレス指定
部により診断対象となるアドレスを指定し、記憶装置へ
の通常のデータ書き込みのためのアドレスが、この診断
用アドレスと一致した場合のみ診断用チェックビット供
給部で生成されたチェックビットを選択して記憶装置に
書き込むようにしたので、診断用アドレスに対するアク
セス以外のアクセスについては通常のデータ読み書き処
理が許容される。従って、エラー訂正機構の機能診断を
通常の処理と並行して実行することができる。これによ
り、通常の処理を妨げることなくエラー訂正機構の機能
診断を行ない、システムの稼働効率を高めることができ
る。また、記憶装置中の指定された診断用アドレス以外
の領域には、診断用チェックビットの書き込みが行なわ
れないため、診断用アドレス以外の領域におけるデータ
の破壊を防止することができる。これにより、記憶装置
の任意の領域を自由に選択して、その診断を行なうこと
が可能になる。

【図面の簡単な説明】

【図１】本発明の記憶制御装置実施例を示すブロック図
である。

【図２】従来の記憶制御装置ブロック図である。

【図３】記憶装置の領域説明図である。

【図４】本発明の装置の動作フローチャートである。

【符号の説明】

１ プロセッサ ２ データバス ３ 記憶装置 ４ アドレスバス ５ データレジスタ ６ チェックビットレジスタ ７ 診断用チェックビット供給部 ８ チェックビットセレクタ ９ 診断モード設定部 １０ エラー訂正機構 １８ 診断用アドレス指定部 １９ アドレス比較部 ２１ 書き込みデータ ２２ 読み出しデータ ２３ チェックビット

Claims (1)

【特許請求の範囲】
1. 【請求項１】 記憶装置に書き込まれるデータととも
   に、そのデータをもとに生成したチェックビットを書き
   込み、そのデータ読み出しの際に、前記チェックビット
   を参照してデータのエラーを修正するエラー訂正機構
   と、 前記エラー訂正機構の機能診断のために任意のチェック
   ビットを生成する診断用チェックビット供給部と、 前記エラー訂正機構で生成されたチェックビットと、前
   記診断用チェックビット供給部で生成されたチェックビ
   ットの何れか一方を選択して前記記憶装置に供給するチ
   ェックビットセレクタと、 前記機能診断の実行中、予め指定された診断用アドレス
   と記憶装置へのデータ書き込みのためのアドレスとを比
   較して、診断用アドレスと一致した場合のみ、前記チェ
   ックビットセレクタによる、前記診断用チェックビット
   供給部で生成されたチェックビットの選択を許容するア
   ドレス比較部とを備えたことを特徴とする記憶制御装
   置。