JPH07288460A - Ｃｍｏｓ出力回路 - Google Patents
Ｃｍｏｓ出力回路Info
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- JPH07288460A JPH07288460A JP6075856A JP7585694A JPH07288460A JP H07288460 A JPH07288460 A JP H07288460A JP 6075856 A JP6075856 A JP 6075856A JP 7585694 A JP7585694 A JP 7585694A JP H07288460 A JPH07288460 A JP H07288460A
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- channel transistor
- output
- output circuit
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Abstract
(57)【要約】 （修正有）
【目的】 出力波形の立ち上がり立ち下がりが急峻でバ
ウンシングの小さい出力回路を提供する。 【構成】 ＣＭＯＳインバータを並列接続し、並列接続
した一方のインバータのＰチャネルＴｒ２０３のソース
側にＰチャネルＴｒ２０２を挿入し、ＮチャネルＴｒ２
０６のソース側にＮチャネルＴｒ２０５を挿入し、挿入
したＴｒ２０２,２０５のゲートを出力に接続する回路
構成をとる。 【効果】 波形の立ち上がり立ち下がり時の前半は高駆
動で、後半は低駆動で負荷を駆動することができるた
め、立ち上がり立ち下がりは急峻でバウンシングの少な
い波形を得ることができる。
ウンシングの小さい出力回路を提供する。 【構成】 ＣＭＯＳインバータを並列接続し、並列接続
した一方のインバータのＰチャネルＴｒ２０３のソース
側にＰチャネルＴｒ２０２を挿入し、ＮチャネルＴｒ２
０６のソース側にＮチャネルＴｒ２０５を挿入し、挿入
したＴｒ２０２,２０５のゲートを出力に接続する回路
構成をとる。 【効果】 波形の立ち上がり立ち下がり時の前半は高駆
動で、後半は低駆動で負荷を駆動することができるた
め、立ち上がり立ち下がりは急峻でバウンシングの少な
い波形を得ることができる。
Description
【０００１】
【産業上の利用分野】本発明は、大容量負荷の駆動が必
要とされるＬＳＩの出力回路や、ＬＳＩ内部の大容量負
荷を駆動する出力回路に関するものである。
要とされるＬＳＩの出力回路や、ＬＳＩ内部の大容量負
荷を駆動する出力回路に関するものである。
【０００２】
【従来の技術】図６を参照しながら、従来のＣＭＯＳ出
力回路について説明する。図６においてＰチャネルトラ
ンジスタ（以下Ｔｒと略す）６１のソースは電源に接続
され、ＮチャネルＴｒ６２のソースはグラウンドに接続
される。ＰチャネルＴｒ６１とＮチャネルＴｒ６２のゲ
ートを互いに接続して入力信号を印加し、ＰチャネルＴ
ｒ６１とＮチャネルＴｒ６２のドレインを互いに接続し
て出力信号とする。これは最も単純なＣＭＯＳインバー
タ構成の出力回路である。
力回路について説明する。図６においてＰチャネルトラ
ンジスタ（以下Ｔｒと略す）６１のソースは電源に接続
され、ＮチャネルＴｒ６２のソースはグラウンドに接続
される。ＰチャネルＴｒ６１とＮチャネルＴｒ６２のゲ
ートを互いに接続して入力信号を印加し、ＰチャネルＴ
ｒ６１とＮチャネルＴｒ６２のドレインを互いに接続し
て出力信号とする。これは最も単純なＣＭＯＳインバー
タ構成の出力回路である。
【０００３】近年のＬＳＩの高速化にともない、信号波
形は急峻な立ち上がり立ち下がりが要求される。大容量
負荷に対して急峻な波形を与えるには大きな駆動力の出
力回路が必要となる。従来は出力回路の駆動力を大きく
するために図６のＣＭＯＳインバータを図７のように並
列接続していた。こうすることで波形は急峻になるが、
立ち上がり立ち下がり時の電流変化が大きくなり図８に
示すように配線のインダクタンスの影響、つまり波形の
バウンシングによる乱れが大きくなり、安定した信号伝
達が困難になってくる。
形は急峻な立ち上がり立ち下がりが要求される。大容量
負荷に対して急峻な波形を与えるには大きな駆動力の出
力回路が必要となる。従来は出力回路の駆動力を大きく
するために図６のＣＭＯＳインバータを図７のように並
列接続していた。こうすることで波形は急峻になるが、
立ち上がり立ち下がり時の電流変化が大きくなり図８に
示すように配線のインダクタンスの影響、つまり波形の
バウンシングによる乱れが大きくなり、安定した信号伝
達が困難になってくる。
【０００４】
【発明が解決しようとする課題】以上述べたように、従
来の出力回路では大容量負荷を高速に駆動しようとする
と図８のように波形のバウンシングが増大し、正確な信
号伝達を安定して行うことが困難となる。
来の出力回路では大容量負荷を高速に駆動しようとする
と図８のように波形のバウンシングが増大し、正確な信
号伝達を安定して行うことが困難となる。
【０００５】本発明は上記問題点に鑑み、バウンシング
が小さく、波形の立ち上がり立ち下がりが急峻な出力回
路を提供することを目的とする。
が小さく、波形の立ち上がり立ち下がりが急峻な出力回
路を提供することを目的とする。
【０００６】
【課題を解決するための手段】上記問題点を解決するた
めに本発明では、並列接続した一方のインバータのＰチ
ャネルトランジスタのソース側かドレイン側にＰチャネ
ルトランジスタを挿入し、Ｎチャネルトランジスタのソ
ース側かドレイン側にＮチャネルトランジスタを挿入
し、挿入したトランジスタのゲートを出力に接続する回
路構成をとる。
めに本発明では、並列接続した一方のインバータのＰチ
ャネルトランジスタのソース側かドレイン側にＰチャネ
ルトランジスタを挿入し、Ｎチャネルトランジスタのソ
ース側かドレイン側にＮチャネルトランジスタを挿入
し、挿入したトランジスタのゲートを出力に接続する回
路構成をとる。
【０００７】
【作用】本発明は上記した構成によって、波形の立ち上
がり立ち下がり時の前半は高駆動で、後半は定駆動で負
荷を駆動し、立ち上がり立ち下がり時の波形の急峻さを
損なわずに波形のバウンシングの抑制を図る。
がり立ち下がり時の前半は高駆動で、後半は定駆動で負
荷を駆動し、立ち上がり立ち下がり時の波形の急峻さを
損なわずに波形のバウンシングの抑制を図る。
【０００８】
【実施例】以下、本発明のＣＭＯＳ出力回路の実施例に
ついて説明する。以下の説明では、電源電圧レベルをＶ
ＤＤ、グラウンドレベルをＶＳＳ、ＰチャネルＴｒのス
レッシュホールド電圧をＶｔｈｐ、ＮチャネルＴｒのス
レッシュホールド電圧をＶｔｈｎとして説明を行う。
ついて説明する。以下の説明では、電源電圧レベルをＶ
ＤＤ、グラウンドレベルをＶＳＳ、ＰチャネルＴｒのス
レッシュホールド電圧をＶｔｈｐ、ＮチャネルＴｒのス
レッシュホールド電圧をＶｔｈｎとして説明を行う。
【０００９】（実施例１）本発明の第１の実施例を図１
に示す。図１において１０１は第１のＰチャネルＴｒ、
１０２は第２のＰチャネルＴｒ、１０３は第３のＰチャ
ネルＴｒ、１０４は第１のＮチャネルＴｒ、１０５は第
２のＮチャネルＴｒ、１０６は第３のＮチャネルＴｒ、
１０７は入力、１０８は出力、１０９は第１のノードで
ある。
に示す。図１において１０１は第１のＰチャネルＴｒ、
１０２は第２のＰチャネルＴｒ、１０３は第３のＰチャ
ネルＴｒ、１０４は第１のＮチャネルＴｒ、１０５は第
２のＮチャネルＴｒ、１０６は第３のＮチャネルＴｒ、
１０７は入力、１０８は出力、１０９は第１のノードで
ある。
【００１０】以下図１を用いて動作を説明する。初期状
態として入力１０７がＶＤＤ、出力１０８がＶＳＳの場
合を考える。この状態でＰチャネルＴｒ１０３、Ｎチャ
ネルＴｒ１０４、１０５は導通しており、他のＴｒは非
導通状態である。入力１０７がＶＤＤからＶＳＳに変化
すると、ＰチャネルＴｒ１０１、１０２が導通し、Ｎチ
ャネルＴｒ１０４、１０５は非導通となる。出力１０８
は、ＰチャネルＴｒ１０１、１０２、１０３により駆動
され始め、ＶＳＳからＶＤＤへと変化していく。この変
化の途中、出力１０８がＶＤＤ−Ｖｔｈｐとなった時点
で、ＰチャネルＴｒ１０３は非導通となるため、出力１
０８の駆動は途中からＰチャネルＴｒ１０１だけで行わ
れる。このように、出力１０８のＶＳＳからＶＤＤへの
変化は、前半は高駆動で、後半は低駆動で行われ、ＶＤ
Ｄに近づくと駆動力が弱まるため、図２に示すように、
立ち上がりは急峻で、オーバーシュートの少ない波形が
得られる。
態として入力１０７がＶＤＤ、出力１０８がＶＳＳの場
合を考える。この状態でＰチャネルＴｒ１０３、Ｎチャ
ネルＴｒ１０４、１０５は導通しており、他のＴｒは非
導通状態である。入力１０７がＶＤＤからＶＳＳに変化
すると、ＰチャネルＴｒ１０１、１０２が導通し、Ｎチ
ャネルＴｒ１０４、１０５は非導通となる。出力１０８
は、ＰチャネルＴｒ１０１、１０２、１０３により駆動
され始め、ＶＳＳからＶＤＤへと変化していく。この変
化の途中、出力１０８がＶＤＤ−Ｖｔｈｐとなった時点
で、ＰチャネルＴｒ１０３は非導通となるため、出力１
０８の駆動は途中からＰチャネルＴｒ１０１だけで行わ
れる。このように、出力１０８のＶＳＳからＶＤＤへの
変化は、前半は高駆動で、後半は低駆動で行われ、ＶＤ
Ｄに近づくと駆動力が弱まるため、図２に示すように、
立ち上がりは急峻で、オーバーシュートの少ない波形が
得られる。
【００１１】次に、初期状態として入力１０７がＶＳ
Ｓ、出力１０８がＶＤＤの場合を考える。この状態でＰ
チャネルＴｒ１０１、１０２、ＮチャネルＴｒ１０６は
導通しており、他のＴｒは非導通状態である。入力１０
７がＶＳＳからＶＤＤに変化すると、ＮチャネルＴｒ１
０４、１０５が導通し、ＰチャネルＴｒ１０１、１０２
は非導通となる。出力１０８は、ＮチャネルＴｒ１０
４、１０５、１０６により駆動され始め、ＶＤＤからＶ
ＳＳへと変化していく。この変化の途中、出力１０８が
ＶＳＳ＋Ｖｔｈｎとなった時点で、ＮチャネルＴｒ１０
６は非導通となるため、出力１０８の駆動は途中からＮ
チャネルＴｒ１０４だけで行われる。このように、出力
１０８のＶＤＤからＶＳＳへの変化は、前半は高駆動
で、後半は低駆動で行われ、ＶＳＳに近づくと駆動力が
弱まるため、図２に示すように、立ち下がりは急峻で、
アンダーシュートの少ない波形が得られる。
Ｓ、出力１０８がＶＤＤの場合を考える。この状態でＰ
チャネルＴｒ１０１、１０２、ＮチャネルＴｒ１０６は
導通しており、他のＴｒは非導通状態である。入力１０
７がＶＳＳからＶＤＤに変化すると、ＮチャネルＴｒ１
０４、１０５が導通し、ＰチャネルＴｒ１０１、１０２
は非導通となる。出力１０８は、ＮチャネルＴｒ１０
４、１０５、１０６により駆動され始め、ＶＤＤからＶ
ＳＳへと変化していく。この変化の途中、出力１０８が
ＶＳＳ＋Ｖｔｈｎとなった時点で、ＮチャネルＴｒ１０
６は非導通となるため、出力１０８の駆動は途中からＮ
チャネルＴｒ１０４だけで行われる。このように、出力
１０８のＶＤＤからＶＳＳへの変化は、前半は高駆動
で、後半は低駆動で行われ、ＶＳＳに近づくと駆動力が
弱まるため、図２に示すように、立ち下がりは急峻で、
アンダーシュートの少ない波形が得られる。
【００１２】（実施例２）本発明の第２の実施例を図３
に示す。図３において２０１は第１のＰチャネルＴｒ、
２０２は第２のＰチャネルＴｒ、２０３は第３のＰチャ
ネルＴｒ、２０４は第１のＮチャネルＴｒ、２０５は第
２のＮチャネルＴｒ、２０６は第３のＮチャネルＴｒ、
２０７は入力、２０８は出力、２０９は第１のノードで
ある。
に示す。図３において２０１は第１のＰチャネルＴｒ、
２０２は第２のＰチャネルＴｒ、２０３は第３のＰチャ
ネルＴｒ、２０４は第１のＮチャネルＴｒ、２０５は第
２のＮチャネルＴｒ、２０６は第３のＮチャネルＴｒ、
２０７は入力、２０８は出力、２０９は第１のノードで
ある。
【００１３】以下図３を用いて動作を説明する。初期状
態として入力２０７がＶＤＤ、出力２０８がＶＳＳの場
合を考える。この状態でＰチャネルＴｒ２０２、Ｎチャ
ネルＴｒ２０４、２０６は導通しており、他のＴｒは非
導通状態である。入力２０７がＶＤＤからＶＳＳに変化
すると、ＰチャネルＴｒ２０１、２０３が導通し、Ｎチ
ャネルＴｒ２０４、２０６は非導通となる。出力２０８
は、ＰチャネルＴｒ２０１、２０２、２０３により駆動
され始め、ＶＳＳからＶＤＤへと変化していく。この変
化の途中、出力２０８がＶＤＤ−Ｖｔｈｐとなった時点
で、ＰチャネルＴｒ２０２は非導通となるため、出力２
０８の駆動は途中からＰチャネルＴｒ２０１だけで行わ
れる。このように、出力２０８のＶＳＳからＶＤＤへの
変化は、前半は高駆動で、後半は低駆動で行われ、ＶＤ
Ｄに近づくと駆動力が弱まるため、立ち上がりは急峻
で、オーバーシュートの少ない波形が得られる。また、
実施例１では入力がＶＤＤからＶＳＳに変化したときＰ
チャネルＴｒ１０２を通して第１のノード１０９を充電
し、その後ＰチャネルＴｒ１０３を通して出力１０８を
充電するのに対して、実施例２では入力がＶＤＤからＶ
ＳＳに変化したときには既に第１のノード２０９は充電
されているので実施例１よりも入力の変化に対する出力
の立ち上がりの反応が速いＣＭＯＳ出力回路を実現する
ことができる。
態として入力２０７がＶＤＤ、出力２０８がＶＳＳの場
合を考える。この状態でＰチャネルＴｒ２０２、Ｎチャ
ネルＴｒ２０４、２０６は導通しており、他のＴｒは非
導通状態である。入力２０７がＶＤＤからＶＳＳに変化
すると、ＰチャネルＴｒ２０１、２０３が導通し、Ｎチ
ャネルＴｒ２０４、２０６は非導通となる。出力２０８
は、ＰチャネルＴｒ２０１、２０２、２０３により駆動
され始め、ＶＳＳからＶＤＤへと変化していく。この変
化の途中、出力２０８がＶＤＤ−Ｖｔｈｐとなった時点
で、ＰチャネルＴｒ２０２は非導通となるため、出力２
０８の駆動は途中からＰチャネルＴｒ２０１だけで行わ
れる。このように、出力２０８のＶＳＳからＶＤＤへの
変化は、前半は高駆動で、後半は低駆動で行われ、ＶＤ
Ｄに近づくと駆動力が弱まるため、立ち上がりは急峻
で、オーバーシュートの少ない波形が得られる。また、
実施例１では入力がＶＤＤからＶＳＳに変化したときＰ
チャネルＴｒ１０２を通して第１のノード１０９を充電
し、その後ＰチャネルＴｒ１０３を通して出力１０８を
充電するのに対して、実施例２では入力がＶＤＤからＶ
ＳＳに変化したときには既に第１のノード２０９は充電
されているので実施例１よりも入力の変化に対する出力
の立ち上がりの反応が速いＣＭＯＳ出力回路を実現する
ことができる。
【００１４】次に、初期状態として入力２０７がＶＳ
Ｓ、出力２０８がＶＤＤの場合を考える。この状態でＰ
チャネルＴｒ２０１、２０３、ＮチャネルＴｒ２０５は
導通しており、他のＴｒは非導通状態である。入力２０
７がＶＳＳからＶＤＤに変化すると、ＮチャネルＴｒ２
０４、２０６が導通し、ＰチャネルＴｒ２０１、２０３
は非導通となる。出力２０８は、ＮチャネルＴｒ２０
４、２０５、２０６により駆動され始め、ＶＤＤからＶ
ＳＳへと変化していく。この変化の途中、出力２０８が
ＶＳＳ＋Ｖｔｈｎとなった時点で、ＮチャネルＴｒ２０
５は非導通となるため、出力２０８の駆動は途中からＮ
チャネルＴｒ２０４だけで行われる。このように、出力
２０８のＶＤＤからＶＳＳへの変化は、前半は高駆動
で、後半は低駆動で行われ、ＶＳＳに近づくと駆動力が
弱まるため、立ち下がりは急峻で、アンダーシュートの
少ない波形が得られる。
Ｓ、出力２０８がＶＤＤの場合を考える。この状態でＰ
チャネルＴｒ２０１、２０３、ＮチャネルＴｒ２０５は
導通しており、他のＴｒは非導通状態である。入力２０
７がＶＳＳからＶＤＤに変化すると、ＮチャネルＴｒ２
０４、２０６が導通し、ＰチャネルＴｒ２０１、２０３
は非導通となる。出力２０８は、ＮチャネルＴｒ２０
４、２０５、２０６により駆動され始め、ＶＤＤからＶ
ＳＳへと変化していく。この変化の途中、出力２０８が
ＶＳＳ＋Ｖｔｈｎとなった時点で、ＮチャネルＴｒ２０
５は非導通となるため、出力２０８の駆動は途中からＮ
チャネルＴｒ２０４だけで行われる。このように、出力
２０８のＶＤＤからＶＳＳへの変化は、前半は高駆動
で、後半は低駆動で行われ、ＶＳＳに近づくと駆動力が
弱まるため、立ち下がりは急峻で、アンダーシュートの
少ない波形が得られる。
【００１５】（実施例３）本発明の第３の実施例を図４
に示す。図４において３０１は第１のＰチャネルＴｒ、
３０２は第２のＰチャネルＴｒ、３０３は第３のＰチャ
ネルＴｒ、３１１は第４のＰチャネルＴｒ、３０４は第
１のＮチャネルＴｒ、３０５は第２のＮチャネルＴｒ、
３０６は第３のＮチャネルＴｒ、３１２は第４のＮチャ
ネルＴｒ、３０７は入力、３０８は出力である。
に示す。図４において３０１は第１のＰチャネルＴｒ、
３０２は第２のＰチャネルＴｒ、３０３は第３のＰチャ
ネルＴｒ、３１１は第４のＰチャネルＴｒ、３０４は第
１のＮチャネルＴｒ、３０５は第２のＮチャネルＴｒ、
３０６は第３のＮチャネルＴｒ、３１２は第４のＮチャ
ネルＴｒ、３０７は入力、３０８は出力である。
【００１６】以下図４を用いて動作を説明する。初期状
態として入力３０７がＶＤＤ、出力３０８がＶＳＳの場
合を考える。この状態でＰチャネルＴｒ３０２、３１
１、ＮチャネルＴｒ３０４、３０６、３１２は導通して
おり、他のＴｒは非導通状態である。入力３０７がＶＤ
ＤからＶＳＳに変化すると、ＰチャネルＴｒ３０１、３
０３が導通し、ＮチャネルＴｒ３０４、３０６は非導通
となる。出力３０８は、ＰチャネルＴｒ３０１、３０
２、３０３、３１１により駆動され始め、ＶＳＳからＶ
ＤＤへと変化していく。この変化の途中、出力３０８が
ＶＤＤ−２×Ｖｔｈｐとなった時点で、ＰチャネルＴｒ
３０２は非導通となるため、出力３０８の駆動は途中か
らＰチャネルＴｒ３０１だけで行われる。このように、
出力３０８のＶＳＳからＶＤＤへの変化は、前半は高駆
動で、後半は低駆動で行われ、ＶＤＤに近づくと駆動力
が弱まるため、立ち上がりは急峻で、オーバーシュート
の少ない波形が得られる。
態として入力３０７がＶＤＤ、出力３０８がＶＳＳの場
合を考える。この状態でＰチャネルＴｒ３０２、３１
１、ＮチャネルＴｒ３０４、３０６、３１２は導通して
おり、他のＴｒは非導通状態である。入力３０７がＶＤ
ＤからＶＳＳに変化すると、ＰチャネルＴｒ３０１、３
０３が導通し、ＮチャネルＴｒ３０４、３０６は非導通
となる。出力３０８は、ＰチャネルＴｒ３０１、３０
２、３０３、３１１により駆動され始め、ＶＳＳからＶ
ＤＤへと変化していく。この変化の途中、出力３０８が
ＶＤＤ−２×Ｖｔｈｐとなった時点で、ＰチャネルＴｒ
３０２は非導通となるため、出力３０８の駆動は途中か
らＰチャネルＴｒ３０１だけで行われる。このように、
出力３０８のＶＳＳからＶＤＤへの変化は、前半は高駆
動で、後半は低駆動で行われ、ＶＤＤに近づくと駆動力
が弱まるため、立ち上がりは急峻で、オーバーシュート
の少ない波形が得られる。
【００１７】次に、初期状態として入力３０７がＶＳ
Ｓ、出力３０８がＶＤＤの場合を考える。この状態でＰ
チャネルＴｒ３０１、３０３、３１１、ＮチャネルＴｒ
３０５、３１２は導通しており、他のＴｒは非導通状態
である。入力３０７がＶＳＳからＶＤＤに変化すると、
ＮチャネルＴｒ３０４、３０６が導通し、ＰチャネルＴ
ｒ３０１、３０３は非導通となる。出力３０８は、Ｎチ
ャネルＴｒ３０４、３０５、３０６、３１２により駆動
され始め、ＶＤＤからＶＳＳへと変化していく。この変
化の途中、出力３０８がＶＳＳ＋２×Ｖｔｈｎとなった
時点で、ＮチャネルＴｒ３０５は非導通となるため、出
力３０８の駆動は途中からＮチャネルＴｒ３０４だけで
行われる。このように、出力３０８のＶＤＤからＶＳＳ
への変化は、前半は高駆動で、後半は低駆動で行われ、
ＶＳＳに近づくと駆動力が弱まるため、立ち下がりは急
峻で、アンダーシュートの少ない波形が得られる。実施
例２と比較すると、ＰチャネルＴｒ３０２とＮチャネル
Ｔｒ３０５が速く非導通になるため、立ち上がり下がり
は少しなまるがバウンシングの抑制効果の大きいＣＭＯ
Ｓ出力回路を実現することができる。
Ｓ、出力３０８がＶＤＤの場合を考える。この状態でＰ
チャネルＴｒ３０１、３０３、３１１、ＮチャネルＴｒ
３０５、３１２は導通しており、他のＴｒは非導通状態
である。入力３０７がＶＳＳからＶＤＤに変化すると、
ＮチャネルＴｒ３０４、３０６が導通し、ＰチャネルＴ
ｒ３０１、３０３は非導通となる。出力３０８は、Ｎチ
ャネルＴｒ３０４、３０５、３０６、３１２により駆動
され始め、ＶＤＤからＶＳＳへと変化していく。この変
化の途中、出力３０８がＶＳＳ＋２×Ｖｔｈｎとなった
時点で、ＮチャネルＴｒ３０５は非導通となるため、出
力３０８の駆動は途中からＮチャネルＴｒ３０４だけで
行われる。このように、出力３０８のＶＤＤからＶＳＳ
への変化は、前半は高駆動で、後半は低駆動で行われ、
ＶＳＳに近づくと駆動力が弱まるため、立ち下がりは急
峻で、アンダーシュートの少ない波形が得られる。実施
例２と比較すると、ＰチャネルＴｒ３０２とＮチャネル
Ｔｒ３０５が速く非導通になるため、立ち上がり下がり
は少しなまるがバウンシングの抑制効果の大きいＣＭＯ
Ｓ出力回路を実現することができる。
【００１８】本実施例では、実施例２のＣＭＯＳ出力回
路の電源と第２のＰチャネルＴｒのソース間に第４のＰ
チャネルＴｒを挿入し、グラウンドと第２のＮチャネル
Ｔｒ間に第４のＮチャネルＴｒを挿入する構成をとった
が、同様に、実施例１のＣＭＯＳ出力回路の電源と第２
のＰチャネルＴｒのソース間に第４のＰチャネルＴｒを
挿入し、グラウンドと第２のＮチャネルＴｒ間に第４の
ＮチャネルＴｒを挿入するという構成にしても本実施例
と同じ効果が得られる。
路の電源と第２のＰチャネルＴｒのソース間に第４のＰ
チャネルＴｒを挿入し、グラウンドと第２のＮチャネル
Ｔｒ間に第４のＮチャネルＴｒを挿入する構成をとった
が、同様に、実施例１のＣＭＯＳ出力回路の電源と第２
のＰチャネルＴｒのソース間に第４のＰチャネルＴｒを
挿入し、グラウンドと第２のＮチャネルＴｒ間に第４の
ＮチャネルＴｒを挿入するという構成にしても本実施例
と同じ効果が得られる。
【００１９】（実施例４）本発明の第４の実施例を図５
に示す。図５において４０１は実施例２のＣＭＯＳ出力
回路、４０２は実施例３のＣＭＯＳ出力回路である。そ
れぞれの入力を接続して入力４０３とし、それぞれの出
力を接続して出力４０４としている。以下図５を用いて
動作を説明する。
に示す。図５において４０１は実施例２のＣＭＯＳ出力
回路、４０２は実施例３のＣＭＯＳ出力回路である。そ
れぞれの入力を接続して入力４０３とし、それぞれの出
力を接続して出力４０４としている。以下図５を用いて
動作を説明する。
【００２０】初期状態として入力４０３がＶＤＤ、出力
４０４がＶＳＳの場合を考える。この状態で入力４０３
がＶＤＤからＶＳＳに変化すると、出力４０４は、実施
例２のＣＭＯＳ出力回路４０１と実施例３のＣＭＯＳ出
力回路４０２により充電され始める。出力４０４の電位
がＶＤＤ−２×Ｖｔｈｐになると実施例３のＣＭＯＳ出
力回路４０２の駆動力が弱まり、さらに、出力４０４の
電位がＶＤＤ−Ｖｔｈｐになると実施例２のＣＭＯＳ出
力回路４０１の駆動力が弱まる。このように、段階的に
駆動力が減衰するので電流変化がなだらかになり、オー
バーシュートの抑制効果が向上し、立ち上がりは急峻
で、アンダーシュートの少ない波形が得られる。
４０４がＶＳＳの場合を考える。この状態で入力４０３
がＶＤＤからＶＳＳに変化すると、出力４０４は、実施
例２のＣＭＯＳ出力回路４０１と実施例３のＣＭＯＳ出
力回路４０２により充電され始める。出力４０４の電位
がＶＤＤ−２×Ｖｔｈｐになると実施例３のＣＭＯＳ出
力回路４０２の駆動力が弱まり、さらに、出力４０４の
電位がＶＤＤ−Ｖｔｈｐになると実施例２のＣＭＯＳ出
力回路４０１の駆動力が弱まる。このように、段階的に
駆動力が減衰するので電流変化がなだらかになり、オー
バーシュートの抑制効果が向上し、立ち上がりは急峻
で、アンダーシュートの少ない波形が得られる。
【００２１】次に、初期状態として入力４０３がＶＳ
Ｓ、出力４０４がＶＤＤの場合を考える。この状態で入
力がＶＳＳからＶＤＤに変化すると、出力４０４は、実
施例２のＣＭＯＳ出力回路４０１と実施例３のＣＭＯＳ
出力回路４０２により放電され始める。出力４０４の電
位がＶＳＳ＋２×Ｖｔｈｐになると実施例３のＣＭＯＳ
出力回路４０２の駆動力が弱まり、さらに、出力４０４
の電位がＶＳＳ＋Ｖｔｈｐになると実施例２のＣＭＯＳ
出力回路４０１の駆動力が弱まる。このように、段階的
に駆動力が減衰するので電流変化がなだらかになり、ア
ンダーシュートの抑制効果が向上し、立ち下がりは急峻
で、アンダーシュートの少ない波形が得られる。
Ｓ、出力４０４がＶＤＤの場合を考える。この状態で入
力がＶＳＳからＶＤＤに変化すると、出力４０４は、実
施例２のＣＭＯＳ出力回路４０１と実施例３のＣＭＯＳ
出力回路４０２により放電され始める。出力４０４の電
位がＶＳＳ＋２×Ｖｔｈｐになると実施例３のＣＭＯＳ
出力回路４０２の駆動力が弱まり、さらに、出力４０４
の電位がＶＳＳ＋Ｖｔｈｐになると実施例２のＣＭＯＳ
出力回路４０１の駆動力が弱まる。このように、段階的
に駆動力が減衰するので電流変化がなだらかになり、ア
ンダーシュートの抑制効果が向上し、立ち下がりは急峻
で、アンダーシュートの少ない波形が得られる。
【００２２】このように、実施例２のＣＭＯＳ出力回路
４０１と実施例３のＣＭＯＳ出力回路４０２を組み合わ
せることで、さらに最適なＣＭＯＳ出力回路を実現する
ことができる。ここでは、実施例２と実施例３のＣＭＯ
Ｓ出力回路を組み合わせたが、実施例１と実施例３のＣ
ＭＯＳ出力回路を組み合わせてもよい。
４０１と実施例３のＣＭＯＳ出力回路４０２を組み合わ
せることで、さらに最適なＣＭＯＳ出力回路を実現する
ことができる。ここでは、実施例２と実施例３のＣＭＯ
Ｓ出力回路を組み合わせたが、実施例１と実施例３のＣ
ＭＯＳ出力回路を組み合わせてもよい。
【００２３】
【発明の効果】以上の実施例で説明したように、本発明
によれば、波形の立ち上がり立ち下がり時の波形の急峻
さを損なわずにバウンシングを抑制することができるＣ
ＭＯＳ出力回路が簡単な構成で実現可能となる。
によれば、波形の立ち上がり立ち下がり時の波形の急峻
さを損なわずにバウンシングを抑制することができるＣ
ＭＯＳ出力回路が簡単な構成で実現可能となる。
【図１】本発明の実施例１のＣＭＯＳ出力回路図
【図２】本発明の実施例の出力波形図
【図３】本発明の実施例２のＣＭＯＳ出力回路図
【図４】本発明の実施例３のＣＭＯＳ出力回路図
【図５】本発明の実施例４のＣＭＯＳ出力回路図
【図６】従来の技術のＣＭＯＳ出力回路図
【図７】従来の技術のＣＭＯＳ出力回路図
【図８】従来の技術の出力波形図
１０１、２０１、３０１ 第１のＰチャネルＴｒ １０２、２０２、３０２ 第２のＰチャネルＴｒ １０３、２０３、３０３ 第３のＰチャネルＴｒ ３１１ 第４のＰチャネルＴｒ １０４、２０４、３０４ 第１のＮチャネルＴｒ １０５、２０５、３０５ 第２のＮチャネルＴｒ １０６、２０６、３０６ 第３のＮチャネルＴｒ ３１２ 第４のＮチャネルＴｒ １０７、２０７、３０７、４０３ 入力 １０８、２０８、３０８、４０４ 出力 １０９、２０９ 第１のノード ４０１ 実施例２のＣＭＯＳ出力回路 ４０２ 実施例３のＣＭＯＳ出力回路
Claims (5)
- 【請求項１】ＣＭＯＳインバータを並列接続し、並列接
続した一方のインバータのＰチャネルＴｒのソース側ま
たはドレイン側にＰチャネルＴｒを挿入し、Ｎチャネル
Ｔｒのソース側またはドレイン側にＮチャネルＴｒを挿
入し、挿入したＴｒのゲートを出力に接続するＣＭＯＳ
出力回路。 - 【請求項２】入力信号に応じて負荷を駆動するＣＭＯＳ
出力回路であって、３個のＰチャネルトランジスタと３
個のＮチャネルトランジスタを備え、第１と第２のＰチ
ャネルトランジスタのソースを電源に接続し、第１と第
２のＮチャネルトランジスタのソースをグラウンドに接
続し、第２のＰチャネルトランジスタのドレインを第３
のＰチャネルトランジスタのソースに接続し、第２のＮ
チャネルトランジスタのドレインを第３のＮチャネルト
ランジスタのソースに接続し、第１のＰチャネルトラン
ジスタのゲートと第１のＮチャネルトランジスタのゲー
トと第２のＰチャネルトランジスタのゲートと第２のＮ
チャネルトランジスタのゲートを接続して入力信号を印
加し、第１のＰチャネルトランジスタのドレインと第１
のＮチャネルトランジスタのドレインと第３のＰチャネ
ルトランジスタのドレインと第３のＮチャネルトランジ
スタのドレインと第３のＰチャネルトランジスタのゲー
トと第３のＮチャネルトランジスタのゲートとを接続し
て出力を得るＣＭＯＳ出力回路。 - 【請求項３】入力信号に応じて負荷を駆動するＣＭＯＳ
出力回路であって、３個のＰチャネルトランジスタと３
個のＮチャネルトランジスタを備え、第１と第２のＰチ
ャネルトランジスタのソースを電源に接続し、第１と第
２のＮチャネルトランジスタのソースをグラウンドに接
続し、第２のＰチャネルトランジスタのドレインを第３
のＰチャネルトランジスタのソースに接続し、第２のＮ
チャネルトランジスタのドレインを第３のＮチャネルト
ランジスタのソースに接続し、第１のＰチャネルトラン
ジスタのゲートと第１のＮチャネルトランジスタのゲー
トと第３のＰチャネルトランジスタのゲートと第３のＮ
チャネルトランジスタのゲートを接続して入力信号を印
加し、第１のＰチャネルトランジスタのドレインと第１
のＮチャネルトランジスタのドレインと第３のＰチャネ
ルトランジスタのドレインと第３のＮチャネルトランジ
スタのドレインと第２のＰチャネルトランジスタのゲー
トと第２のＮチャネルトランジスタのゲートとを接続し
て出力を得るＣＭＯＳ出力回路。 - 【請求項４】電源と第２のＰチャネルトランジスタのソ
ース間に第４のＰチャネルトランジスタを挿入し、グラ
ウンドと第２のＮチャネルトランジスタのソース間に第
４のＮチャネルトランジスタを挿入し、第４のＰチャネ
ルトランジスタのソースを電源に接続し、第４のＰチャ
ネルトランジスタのゲートとドレインを第２のＰチャネ
ルトランジスタのソースに接続し、第４のＮチャネルト
ランジスタのソースをグラウンドに接続し、第４のＮチ
ャネルトランジスタのゲートとドレインを第２のＮチャ
ネルトランジスタのソースに接続した請求項２または請
求項３記載のＣＭＯＳ出力回路。 - 【請求項５】請求項２または請求項３のＣＭＯＳ出力回
路と請求項４のＣＭＯＳ出力回路を組み合わせ、それぞ
れの入力をすべて接続して入力とし、それぞれの出力を
すべて接続して出力としたＣＭＯＳ出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6075856A JPH07288460A (ja) | 1994-04-14 | 1994-04-14 | Ｃｍｏｓ出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6075856A JPH07288460A (ja) | 1994-04-14 | 1994-04-14 | Ｃｍｏｓ出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07288460A true JPH07288460A (ja) | 1995-10-31 |
Family
ID=13588299
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6075856A Pending JPH07288460A (ja) | 1994-04-14 | 1994-04-14 | Ｃｍｏｓ出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07288460A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013042222A (ja) * | 2011-08-11 | 2013-02-28 | Fujitsu Semiconductor Ltd | 半導体装置 |
-
1994
- 1994-04-14 JP JP6075856A patent/JPH07288460A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013042222A (ja) * | 2011-08-11 | 2013-02-28 | Fujitsu Semiconductor Ltd | 半導体装置 |
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