JPH0729370A - スタティックｒａｍのデータライン等化回路およびその等化方法 - Google Patents
スタティックｒａｍのデータライン等化回路およびその等化方法Info
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- JPH0729370A JPH0729370A JP3121802A JP12180291A JPH0729370A JP H0729370 A JPH0729370 A JP H0729370A JP 3121802 A JP3121802 A JP 3121802A JP 12180291 A JP12180291 A JP 12180291A JP H0729370 A JPH0729370 A JP H0729370A
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
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- Static Random-Access Memory (AREA)
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Abstract
(57)【要約】
【目的】 スタティックＲＡＭにおいて、データライン
の等化を迅速にし、等化レベルを安定にし得る回路およ
び方法を提供する。 【構成】 ライトエネイブルバッファーから出力される
信号に応じて動作する手段をデータライン対間に連結
し、そして、ノーマルＯＮ状態の電源電圧プルアップ用
のトランジスタを各データラインに連結して、書込み動
作が終了した後、読出し動作に入る前に、ライトエネイ
ブルバッファーから出力される信号を使用してデータラ
インを等化することを特徴としている。
の等化を迅速にし、等化レベルを安定にし得る回路およ
び方法を提供する。 【構成】 ライトエネイブルバッファーから出力される
信号に応じて動作する手段をデータライン対間に連結
し、そして、ノーマルＯＮ状態の電源電圧プルアップ用
のトランジスタを各データラインに連結して、書込み動
作が終了した後、読出し動作に入る前に、ライトエネイ
ブルバッファーから出力される信号を使用してデータラ
インを等化することを特徴としている。
Description
【０００１】
【産業上の利用分野】本発明はスタティックＲＡＭに関
するもので、特にライトエネイブル信号を利用してデー
タラインを等化（equalization）する回路および方法に
関するものである。
するもので、特にライトエネイブル信号を利用してデー
タラインを等化（equalization）する回路および方法に
関するものである。
【０００２】
【従来の技術】一般的に、スタティックＲＡＭはラッチ
形態に構成されたメモリーセルをもっており、ダイナミ
ックＲＡＭ（Dynamic RAM)と異なり、データを読出した
後のリフレッシュ（refresh)サイクルは必要ない。しか
し、他の種類のメモリーセルにおいてと同様に、メモリ
ーセルからのデータの読出しや書込みの前に、データが
伝送される経路であるデータラインをプリチャージおよ
び等化してやる必要がある。このプリチャージおよび等
化の必要性は、メモリー装置のデータアクセスタイムの
短縮に直接に影響する。
形態に構成されたメモリーセルをもっており、ダイナミ
ックＲＡＭ（Dynamic RAM)と異なり、データを読出した
後のリフレッシュ（refresh)サイクルは必要ない。しか
し、他の種類のメモリーセルにおいてと同様に、メモリ
ーセルからのデータの読出しや書込みの前に、データが
伝送される経路であるデータラインをプリチャージおよ
び等化してやる必要がある。このプリチャージおよび等
化の必要性は、メモリー装置のデータアクセスタイムの
短縮に直接に影響する。
【０００３】メモリー装置におけるデータは、一対のビ
ットラインとデータラインに現れ、これがセンスアンプ
等によって感知増幅されてから、データ出力バッファを
通じて伝送される。このとき、データが伝送されるビッ
トラインとデータラインは、データ伝送前に所定のレベ
ルにプリチャージおよび等化されなければならない。そ
の理由は、データが読出されるとき、ビットラインとデ
ータラインの電位がいきなり“ロウ”から“ハイ”状態
に、または“ハイ”から“ロウ”状態に変換されると、
データライン上の電圧は電源電圧の幅にスイングされる
ので、これに困るピーク電流が流れるためである。
ットラインとデータラインに現れ、これがセンスアンプ
等によって感知増幅されてから、データ出力バッファを
通じて伝送される。このとき、データが伝送されるビッ
トラインとデータラインは、データ伝送前に所定のレベ
ルにプリチャージおよび等化されなければならない。そ
の理由は、データが読出されるとき、ビットラインとデ
ータラインの電位がいきなり“ロウ”から“ハイ”状態
に、または“ハイ”から“ロウ”状態に変換されると、
データライン上の電圧は電源電圧の幅にスイングされる
ので、これに困るピーク電流が流れるためである。
【０００４】このような問題点を改善するために用いら
れた従来の技術は、アドレスが変換するときこれを感知
するアドレス変換感知回路（Address Transition Detec
tor;ATD）の出力信号を利用するものである。アドレス
変換感知回路を利用してデータラインをプリチャージお
よび等化する装置が、１９８９年１２月発行のIEEE JOU
RNAL OF SOLID-STATE CIRCUITS(Vo124、No.6) の１７０
９ページに開示された論文（題目：AO,IμA Standby Cu
rrent, Ground-Bounce-Immune 1-Mbit CMOS SRAM）に図
示されている。
れた従来の技術は、アドレスが変換するときこれを感知
するアドレス変換感知回路（Address Transition Detec
tor;ATD）の出力信号を利用するものである。アドレス
変換感知回路を利用してデータラインをプリチャージお
よび等化する装置が、１９８９年１２月発行のIEEE JOU
RNAL OF SOLID-STATE CIRCUITS(Vo124、No.6) の１７０
９ページに開示された論文（題目：AO,IμA Standby Cu
rrent, Ground-Bounce-Immune 1-Mbit CMOS SRAM）に図
示されている。
【０００５】図５に、この論文に開示された従来のデー
タラインプリチャージおよび等化回路図を示す。図５を
参照すると、従来の回路は、ビットライン対３００、３
０１と電源電圧端Ｖｃｃとの間に、ビットラインをプリ
チャージさせるためのビットラインプリチャージ回路１
が連結されている。前記ビットラインプリチャージ回路
１を構成しているＮ型の絶縁ゲートトランジスタのゲー
トには、前述のＡＴＤから出力されるアドレス変換感知
信号φATD が印加されている。ロウデコーダー２に連結
されたワードラインＷＬと前記ビットライン対にはメモ
リーセル４が連結されている。ビットライン対にカラム
選択トランジスタ６、７を通じて連結されたデータライ
ン対３１０、３１１には、ライトドライバー２０とセン
スアンプ３０とが連結されている。カラム選択トランジ
スタ６、７のゲートにはカラムデコーダー３の出力が連
結されている。前記ライトドライバー２０は、外部ライ
トエネイブル信号４０および外部入力データ４２を各々
整形して、ライトドライビング用のライトエネイブル信
号４１および入力データ４３、４４を出力するライトエ
ネイブルバッファー３１およびデータ入力バッファー３
２の出力をドライビングして、前記データライン対３１
０、３１１に供給する。前記センスアンプ３０は、デー
タライン対を通じて出るデータを感知増幅した出力デー
タ４６、４７をデータ出力バッファー３３に送る。デー
タ出力バッファー３３は前記出力データ４６、４７を出
力する。
タラインプリチャージおよび等化回路図を示す。図５を
参照すると、従来の回路は、ビットライン対３００、３
０１と電源電圧端Ｖｃｃとの間に、ビットラインをプリ
チャージさせるためのビットラインプリチャージ回路１
が連結されている。前記ビットラインプリチャージ回路
１を構成しているＮ型の絶縁ゲートトランジスタのゲー
トには、前述のＡＴＤから出力されるアドレス変換感知
信号φATD が印加されている。ロウデコーダー２に連結
されたワードラインＷＬと前記ビットライン対にはメモ
リーセル４が連結されている。ビットライン対にカラム
選択トランジスタ６、７を通じて連結されたデータライ
ン対３１０、３１１には、ライトドライバー２０とセン
スアンプ３０とが連結されている。カラム選択トランジ
スタ６、７のゲートにはカラムデコーダー３の出力が連
結されている。前記ライトドライバー２０は、外部ライ
トエネイブル信号４０および外部入力データ４２を各々
整形して、ライトドライビング用のライトエネイブル信
号４１および入力データ４３、４４を出力するライトエ
ネイブルバッファー３１およびデータ入力バッファー３
２の出力をドライビングして、前記データライン対３１
０、３１１に供給する。前記センスアンプ３０は、デー
タライン対を通じて出るデータを感知増幅した出力デー
タ４６、４７をデータ出力バッファー３３に送る。デー
タ出力バッファー３３は前記出力データ４６、４７を出
力する。
【０００６】そして、データライン対３１０、３１１間
にはデータラインプリチャージおよび等化回路１０が連
結されている。前記データラインプリチャージおよび等
化回路１０は、電源電圧端とデータライン間にチャンネ
ルが連結され、上記アドレス変換感知信号φATD にゲー
トが接続されたプリチャージ用ＮＭＯＳトランジスタ１
１、１２と、データライン対間にチャンネルが連結さ
れ、上記アドレス変換感知信号φATD にゲートが接続さ
れた等化用のＮＭＯＳトランジスタ１３とから構成され
ている。
にはデータラインプリチャージおよび等化回路１０が連
結されている。前記データラインプリチャージおよび等
化回路１０は、電源電圧端とデータライン間にチャンネ
ルが連結され、上記アドレス変換感知信号φATD にゲー
トが接続されたプリチャージ用ＮＭＯＳトランジスタ１
１、１２と、データライン対間にチャンネルが連結さ
れ、上記アドレス変換感知信号φATD にゲートが接続さ
れた等化用のＮＭＯＳトランジスタ１３とから構成され
ている。
【０００７】図６は図５のライトドライバー２０の内部
回路を図示したもので、図５のライトエネイブルバッフ
ァー３１から出力されるライトドライビング用のライト
エネイブル信号４１と入力データ４３、４４とを入力と
する四つのＮＯＲゲート２１〜２４と、前記ＮＯＲゲー
ト２１〜２４の出力に各々ゲートが接続された四つのＮ
ＭＯＳトランジスタ２５〜２８とから構成されている。
前記ＮＭＯＳトランジスタ２５〜２８は、２５、２６お
よび２７、２８の対になっており、各々のチャンネルは
電源電圧端と接地電圧端に二つずつ直列に連結されてお
り、直列連結されたトランジスタ間のノードは、各々デ
ータラインに接続されている。
回路を図示したもので、図５のライトエネイブルバッフ
ァー３１から出力されるライトドライビング用のライト
エネイブル信号４１と入力データ４３、４４とを入力と
する四つのＮＯＲゲート２１〜２４と、前記ＮＯＲゲー
ト２１〜２４の出力に各々ゲートが接続された四つのＮ
ＭＯＳトランジスタ２５〜２８とから構成されている。
前記ＮＭＯＳトランジスタ２５〜２８は、２５、２６お
よび２７、２８の対になっており、各々のチャンネルは
電源電圧端と接地電圧端に二つずつ直列に連結されてお
り、直列連結されたトランジスタ間のノードは、各々デ
ータラインに接続されている。
【０００８】図７は、図５の回路による、書込み後デー
タ読出し前にデータラインをプリチャージおよび等化す
る過程を説明するための動作タイミング図である。ここ
で、図７（Ａ）は外部のライトエネイブル信号４０、図
７（Ｂ）は外部アドレス信号、図７（Ｃ）はアドレス変
換感知信号φATD 、図７（Ｄ）はワードラインＷＬの電
位、図７（Ｅ）はライトドライビング用のライトエネイ
ブル信号４１、図７（Ｆ）はデータライン対３１０、３
１１の電位、図７（Ｇ）は出力データ４６、４７の状態
を各々示す。
タ読出し前にデータラインをプリチャージおよび等化す
る過程を説明するための動作タイミング図である。ここ
で、図７（Ａ）は外部のライトエネイブル信号４０、図
７（Ｂ）は外部アドレス信号、図７（Ｃ）はアドレス変
換感知信号φATD 、図７（Ｄ）はワードラインＷＬの電
位、図７（Ｅ）はライトドライビング用のライトエネイ
ブル信号４１、図７（Ｆ）はデータライン対３１０、３
１１の電位、図７（Ｇ）は出力データ４６、４７の状態
を各々示す。
【０００９】上記図５乃至図７を参照して従来のデータ
ラインプリチャージおよび等化動作を説明する。先ず、
メモリーチップの書込み動作期間が終了した後、メモリ
ーセルに記憶された情報を読出すための動作に入る前
に、データラインおよびビットラインをプリチャージお
よび等化させてやらなければならない。このとき、外部
のライトエネイブル信号４０〔図７（Ａ）〕がディスエ
ーブルされ、メモリーセル選択のための外部アドレス
〔図７（Ｂ）〕が変換し、これを感知したアドレス変換
感知信号φATD 〔図７（Ｃ）〕が短い周期の間“ハイ”
状態のパルスを発生する。その間に、アドレス信号に応
じて選択されたワードラインＷＬの電位〔図７（Ｄ）〕
は“ハイ”状態になる。ライトドライバー２０のＮＯＲ
ゲート２１〜２４の一入力に印加されるライトドライビ
ング用のライトエネイブル信号４１〔図７（Ｅ）〕は、
前記ディスエーブルされたライトエネイブル信号〔図７
（Ａ）〕によって“ハイ”状態であるので、前記ＮＯＲ
ゲート２１〜２４の出力をすべてディスエーブルする。
したがって、ＮＭＯＳトランジスタ２５〜２８が全てタ
ーンオフ状態であるので、結果的に、このときには前記
ライトドライバー２０はデータラインに何等の影響も与
えない。
ラインプリチャージおよび等化動作を説明する。先ず、
メモリーチップの書込み動作期間が終了した後、メモリ
ーセルに記憶された情報を読出すための動作に入る前
に、データラインおよびビットラインをプリチャージお
よび等化させてやらなければならない。このとき、外部
のライトエネイブル信号４０〔図７（Ａ）〕がディスエ
ーブルされ、メモリーセル選択のための外部アドレス
〔図７（Ｂ）〕が変換し、これを感知したアドレス変換
感知信号φATD 〔図７（Ｃ）〕が短い周期の間“ハイ”
状態のパルスを発生する。その間に、アドレス信号に応
じて選択されたワードラインＷＬの電位〔図７（Ｄ）〕
は“ハイ”状態になる。ライトドライバー２０のＮＯＲ
ゲート２１〜２４の一入力に印加されるライトドライビ
ング用のライトエネイブル信号４１〔図７（Ｅ）〕は、
前記ディスエーブルされたライトエネイブル信号〔図７
（Ａ）〕によって“ハイ”状態であるので、前記ＮＯＲ
ゲート２１〜２４の出力をすべてディスエーブルする。
したがって、ＮＭＯＳトランジスタ２５〜２８が全てタ
ーンオフ状態であるので、結果的に、このときには前記
ライトドライバー２０はデータラインに何等の影響も与
えない。
【００１０】一方、図５のデータラインプリチャージお
よび等化回路１０は、上記アドレス変換感知信号〔図７
（Ｃ）〕が“ハイ”状態にある間、データライン対３１
０、３１１をプリチャージし等化する。この場合、出力
データ〔図７（Ｇ）〕はデータラインが等化されてから
出力される。すなわち、データラインが等化されてか
ら、選択されたワードライン〔図７（Ｄ）〕に応じて、
メモリーセルに記憶された情報がビットラインをへてデ
ータラインに伝送される。この読出された情報の電圧に
応じてデータラインがスプリット（split)され、そし
て、この電圧差が図５のセンスアンプ３０によって感知
増幅されて、データ出力バッファー３３を通じて出力さ
れる。したがって、データラインの等化動作が遅延した
り雑音が発生したりすると、全体的なアクセスタイムが
遅延してしまうのは当然のことである。
よび等化回路１０は、上記アドレス変換感知信号〔図７
（Ｃ）〕が“ハイ”状態にある間、データライン対３１
０、３１１をプリチャージし等化する。この場合、出力
データ〔図７（Ｇ）〕はデータラインが等化されてから
出力される。すなわち、データラインが等化されてか
ら、選択されたワードライン〔図７（Ｄ）〕に応じて、
メモリーセルに記憶された情報がビットラインをへてデ
ータラインに伝送される。この読出された情報の電圧に
応じてデータラインがスプリット（split)され、そし
て、この電圧差が図５のセンスアンプ３０によって感知
増幅されて、データ出力バッファー３３を通じて出力さ
れる。したがって、データラインの等化動作が遅延した
り雑音が発生したりすると、全体的なアクセスタイムが
遅延してしまうのは当然のことである。
【００１１】上記の従来の方式においては、ライトドラ
イビング用のライトエネイブル信号〔図７（Ｅ）〕が
“ハイ”状態となり、ライトドライバー２０の出力がデ
ィスエーブルされ、データラインがアドレス変換感知信
号〔図７（Ｃ）〕に応じて等化される間の時間ＴＥＱ
が、外部アドレス〔図７（Ａ）〕が変換されてから出力
データ〔図７（Ｇ）〕が出るまでの時間であるアドレス
アクセスタイムＴＡＡの、約４０％を占める。すなわ
ち、ＴＡＡが１００ｎｓ(nano second) であるとする
と、ＴＥＱは４０ｎｓになる。実際問題としては、アド
レスが変換された後にＡＴＤ回路から出るアドレス変換
感知信号φATD に応じて、データラインがプリチャージ
および等化されるため、ＴＥＱを減らすには限界があ
り、さらに、複数個のデータラインが配列されたメモリ
ー装置で、その集積度乃至面積が増加する場合にはデー
タアクセスタイムも増加してしまい、非常に望ましくな
い。そこで、早い動作速度（等化時間２５ｎｓ程度）を
要する装置においては新規な対策が必要である。
イビング用のライトエネイブル信号〔図７（Ｅ）〕が
“ハイ”状態となり、ライトドライバー２０の出力がデ
ィスエーブルされ、データラインがアドレス変換感知信
号〔図７（Ｃ）〕に応じて等化される間の時間ＴＥＱ
が、外部アドレス〔図７（Ａ）〕が変換されてから出力
データ〔図７（Ｇ）〕が出るまでの時間であるアドレス
アクセスタイムＴＡＡの、約４０％を占める。すなわ
ち、ＴＡＡが１００ｎｓ(nano second) であるとする
と、ＴＥＱは４０ｎｓになる。実際問題としては、アド
レスが変換された後にＡＴＤ回路から出るアドレス変換
感知信号φATD に応じて、データラインがプリチャージ
および等化されるため、ＴＥＱを減らすには限界があ
り、さらに、複数個のデータラインが配列されたメモリ
ー装置で、その集積度乃至面積が増加する場合にはデー
タアクセスタイムも増加してしまい、非常に望ましくな
い。そこで、早い動作速度（等化時間２５ｎｓ程度）を
要する装置においては新規な対策が必要である。
【００１２】また、図５に示すデータラインプリチャー
ジおよび等化回路１０においては、三つのＮＭＯＳトラ
ンジスタ１１〜１３のゲートが共通してアドレス変換感
知信号φATD に接続されているので、前記信号がエネイ
ブルされると“ロウ”状態にあるデータライン（３１０
または３１１）だけが“ハイ”レベルの方（スタティッ
クＲＡＭで等化レベルは通常Ｖｃｃ−Ｖｔｈ）に変換さ
れる。このため、一対のデータラインを等化する時間は
遅延されてしまう。
ジおよび等化回路１０においては、三つのＮＭＯＳトラ
ンジスタ１１〜１３のゲートが共通してアドレス変換感
知信号φATD に接続されているので、前記信号がエネイ
ブルされると“ロウ”状態にあるデータライン（３１０
または３１１）だけが“ハイ”レベルの方（スタティッ
クＲＡＭで等化レベルは通常Ｖｃｃ−Ｖｔｈ）に変換さ
れる。このため、一対のデータラインを等化する時間は
遅延されてしまう。
【００１３】
【発明が解決しようとする課題】したがって、本発明の
目的は、スタティックＲＡＭにおいて、データラインの
等化を迅速にし、等化レベルを安定にし得る回路および
方法を提供することにある。
目的は、スタティックＲＡＭにおいて、データラインの
等化を迅速にし、等化レベルを安定にし得る回路および
方法を提供することにある。
【００１４】
【課題を解決するための手段】このような目的を達成す
るために、本発明は、ライトエネイブルバッファーから
出力される信号に応じて動作する手段をデータライン対
間に連結し、そして、ノーマルＯＮ状態の電源電圧プル
アップ用のトランジスタを各データラインに連結して、
書込み動作が終了した後、読出し動作に入る前に、ライ
トエネイブルバッファーから出力される信号を使用して
データラインを等化することを特徴としている。
るために、本発明は、ライトエネイブルバッファーから
出力される信号に応じて動作する手段をデータライン対
間に連結し、そして、ノーマルＯＮ状態の電源電圧プル
アップ用のトランジスタを各データラインに連結して、
書込み動作が終了した後、読出し動作に入る前に、ライ
トエネイブルバッファーから出力される信号を使用して
データラインを等化することを特徴としている。
【００１５】
【作用】上記のような手段を用いることで、スタティッ
クＲＡＭにおけるデータラインの書込み動作後から読出
し動作前に、迅速にデータラインを等化し得る効果があ
る。また、データラインの等化電圧の安定を確保しなが
ら等化時間を短縮できるため、半導体メモリー装置の動
作速度を改善し、信頼性を確保できるという利点があ
る。
クＲＡＭにおけるデータラインの書込み動作後から読出
し動作前に、迅速にデータラインを等化し得る効果があ
る。また、データラインの等化電圧の安定を確保しなが
ら等化時間を短縮できるため、半導体メモリー装置の動
作速度を改善し、信頼性を確保できるという利点があ
る。
【００１６】
【実施例】以下、本発明を添付図面を参照して詳細に説
明する。図１は、本発明による、スタティックＲＡＭの
一つのカラムに該当する部分の回路構成図である。図１
の回路におけるメモリーセルアレイ４４、ロウデコーダ
ー４３、カラムデコーダー４５、カラム選択トランジス
タ４７、４８、ライトドライバー７０、センスアンプ１
００、データ入力および出力バッファー９０、１１０
は、図５の構成および動作と同一である。ビットライン
２００、２０１には、電源電圧端とビットラインとの間
にチャンネルが連結された電源電圧プルアップ用（また
はクランプ用）のビットラインプリチャージトランジス
タ４１、４２が各々連結されてあり、ビットラインを常
にＶｃｃ−Ｖｔｈレベルの電圧にプリチャージする役割
をする。
明する。図１は、本発明による、スタティックＲＡＭの
一つのカラムに該当する部分の回路構成図である。図１
の回路におけるメモリーセルアレイ４４、ロウデコーダ
ー４３、カラムデコーダー４５、カラム選択トランジス
タ４７、４８、ライトドライバー７０、センスアンプ１
００、データ入力および出力バッファー９０、１１０
は、図５の構成および動作と同一である。ビットライン
２００、２０１には、電源電圧端とビットラインとの間
にチャンネルが連結された電源電圧プルアップ用（また
はクランプ用）のビットラインプリチャージトランジス
タ４１、４２が各々連結されてあり、ビットラインを常
にＶｃｃ−Ｖｔｈレベルの電圧にプリチャージする役割
をする。
【００１７】データライン２１０および２１１には、電
源電圧端とデータラインとの間にチャンネルが連結され
た第１および第２プリチャージトランジスタ４９、５０
のソースが、各々接続されている。前記データライン対
２１０、２１１間には、ライトエネイブルバッファー８
０から出力される等化用のライトエネイブル信号８３が
供給されるデータライン等化手段６０が、連結されてい
る。
源電圧端とデータラインとの間にチャンネルが連結され
た第１および第２プリチャージトランジスタ４９、５０
のソースが、各々接続されている。前記データライン対
２１０、２１１間には、ライトエネイブルバッファー８
０から出力される等化用のライトエネイブル信号８３が
供給されるデータライン等化手段６０が、連結されてい
る。
【００１８】図２は図１のデータライン等化手段６０の
一実施例を示す。本実施例において使用される等化手段
は、Ｎ型絶縁ゲート電界効果トランジスタであって、チ
ャンネルの両端がデータライン対２１０、２１１に接続
されており、ゲートにはライトエネイブルバッファー８
０から出力される等化用のライトエネイブル信号８３が
接続されている。
一実施例を示す。本実施例において使用される等化手段
は、Ｎ型絶縁ゲート電界効果トランジスタであって、チ
ャンネルの両端がデータライン対２１０、２１１に接続
されており、ゲートにはライトエネイブルバッファー８
０から出力される等化用のライトエネイブル信号８３が
接続されている。
【００１９】図３は図１のライトエネイブルバッファー
８０およびライトドライバー７０の連結を示す内部回路
図である。ライトドライバー７０は図６のものと同じ構
成となっているが、ライトエネイブルバッファー８０
は、ライトドライビング用のライトエネイブル信号８２
と一緒に、等化用のライトエネイブル信号８３を出力す
る。このライトドライビング用のライトエネイブル信号
および等化用のライトエネイブル信号は、外部のライト
エネイブル信号８１を単純に整形および遅延した信号で
ある。
８０およびライトドライバー７０の連結を示す内部回路
図である。ライトドライバー７０は図６のものと同じ構
成となっているが、ライトエネイブルバッファー８０
は、ライトドライビング用のライトエネイブル信号８２
と一緒に、等化用のライトエネイブル信号８３を出力す
る。このライトドライビング用のライトエネイブル信号
および等化用のライトエネイブル信号は、外部のライト
エネイブル信号８１を単純に整形および遅延した信号で
ある。
【００２０】図４は本発明によるデータライン等化動作
を示すタイミング図である。図４において、図４（Ａ）
は外部ライトエネイブル信号８１、図４（Ｂ）は外部ア
ドレス、図４（Ｃ）は選択されたワードラインの電位
（点線部分は非選択されたもの）、図４（Ｄ）はライト
ドライビング用のライトエネイブル信号８２、図４
（Ｅ）はデータライン等化用のライトエネイブル信号８
３、図４（Ｆ）はデータライン対２１０、２１１の電
位、図４（Ｇ）は出力データを各々示す。
を示すタイミング図である。図４において、図４（Ａ）
は外部ライトエネイブル信号８１、図４（Ｂ）は外部ア
ドレス、図４（Ｃ）は選択されたワードラインの電位
（点線部分は非選択されたもの）、図４（Ｄ）はライト
ドライビング用のライトエネイブル信号８２、図４
（Ｅ）はデータライン等化用のライトエネイブル信号８
３、図４（Ｆ）はデータライン対２１０、２１１の電
位、図４（Ｇ）は出力データを各々示す。
【００２１】では、上記図４のタイミング図により、本
発明によるデータライン等化動作を詳述する。ここで、
本発明が適用される実施例における動作モードは、書込
み動作が終了した後、読出し動作に入る前に行なわれる
データライン等化に関するものである。
発明によるデータライン等化動作を詳述する。ここで、
本発明が適用される実施例における動作モードは、書込
み動作が終了した後、読出し動作に入る前に行なわれる
データライン等化に関するものである。
【００２２】先ず、書込み期間が終了すると、外部のラ
イトエネイブル信号８１〔図４（Ａ）〕が“ハイ”状態
にディスエーブルされる。そして、図３のライトエネイ
ブルバッファー８０によって、等化用のライトエネイブ
ル信号８３〔図４（Ｅ）〕とライトドライビング用のラ
イトエネイブル信号８２〔図４（Ｄ）〕が出力される。
上記ライトドライビング用のライトエネイブル信号〔図
４（Ｄ）〕は、図６の回路においてのように、ライトド
ライバー７０に入力されてライトドライバー７０をディ
スエーブルする。書込み期間の間、前記ライトドライバ
ーの出力によって“ハイ”または“ロウ”状態の電位だ
ったデータライン２１０、２１１〔図４（Ｆ）〕は、前
記ライトドライバー７０の出力がディスエーブル状態に
されることにより、第１および第２プリチャージトラン
ジスタ４９、５０によるプリチャージ過程を踏む。そし
て、上記等化用のライトエネイブル信号８３〔図４
（Ｅ）〕が“ハイ”状態にエネイブルされることによ
り、データライン対がＶｃｃ−Ｖｔｈレベルにプリチャ
ージされると同時にＴＥＱ′の間等化が行なわれる。
イトエネイブル信号８１〔図４（Ａ）〕が“ハイ”状態
にディスエーブルされる。そして、図３のライトエネイ
ブルバッファー８０によって、等化用のライトエネイブ
ル信号８３〔図４（Ｅ）〕とライトドライビング用のラ
イトエネイブル信号８２〔図４（Ｄ）〕が出力される。
上記ライトドライビング用のライトエネイブル信号〔図
４（Ｄ）〕は、図６の回路においてのように、ライトド
ライバー７０に入力されてライトドライバー７０をディ
スエーブルする。書込み期間の間、前記ライトドライバ
ーの出力によって“ハイ”または“ロウ”状態の電位だ
ったデータライン２１０、２１１〔図４（Ｆ）〕は、前
記ライトドライバー７０の出力がディスエーブル状態に
されることにより、第１および第２プリチャージトラン
ジスタ４９、５０によるプリチャージ過程を踏む。そし
て、上記等化用のライトエネイブル信号８３〔図４
（Ｅ）〕が“ハイ”状態にエネイブルされることによ
り、データライン対がＶｃｃ−Ｖｔｈレベルにプリチャ
ージされると同時にＴＥＱ′の間等化が行なわれる。
【００２３】ここで、この本発明によるデータライン等
化時間ＴＥＱ′は、従来のＡＴＤ方式による場合より短
くなっている。この結果、短等化時間を実現した。要す
るに、書込み動作後、ライトドライバー７０が、ライト
ドライビング用のライトエネイブル信号８２〔図４
（Ｄ）〕によってディスエーブルされるのとほとんど同
時に、前記信号８２〔図４（Ｄ）〕と一緒にライトエネ
イブルバッファー８０から出力される等化用のライトエ
ネイブル信号８３〔図４（Ｅ）〕によって、データライ
ン〔図４（Ｆ）〕を等化するので、基調のパルスによる
データライン等化より早い時点で等化が開始されるとい
うことである。
化時間ＴＥＱ′は、従来のＡＴＤ方式による場合より短
くなっている。この結果、短等化時間を実現した。要す
るに、書込み動作後、ライトドライバー７０が、ライト
ドライビング用のライトエネイブル信号８２〔図４
（Ｄ）〕によってディスエーブルされるのとほとんど同
時に、前記信号８２〔図４（Ｄ）〕と一緒にライトエネ
イブルバッファー８０から出力される等化用のライトエ
ネイブル信号８３〔図４（Ｅ）〕によって、データライ
ン〔図４（Ｆ）〕を等化するので、基調のパルスによる
データライン等化より早い時点で等化が開始されるとい
うことである。
【００２４】上記データラインが、Ｖｃｃ−Ｖｔｈレベ
ルにプリチャージおよび等化された後には、選択された
ワードラインＷＬの電位〔図４（Ｃ）〕が“ハイ”状態
となり、選択されたメモリーセルに記憶されたデータ
〔図４（Ｇ）〕が、ビットライン２００、２０１、カラ
ム選択トランジスタ４７、４８、データライン２１０、
２１１、センスアンプ１００、そして、データ出力バッ
ファー１１０を経て出力される。
ルにプリチャージおよび等化された後には、選択された
ワードラインＷＬの電位〔図４（Ｃ）〕が“ハイ”状態
となり、選択されたメモリーセルに記憶されたデータ
〔図４（Ｇ）〕が、ビットライン２００、２０１、カラ
ム選択トランジスタ４７、４８、データライン２１０、
２１１、センスアンプ１００、そして、データ出力バッ
ファー１１０を経て出力される。
【００２５】
【発明による効果】上述のように、本発明は、ライトエ
ネイブルバッファーから出力される信号に応じて動作す
る手段をデータライン対間に連結し、そして、ノーマル
ＯＮ状態の電源電圧プルアップ用のトランジスタを各デ
ータラインに連結して、書込み動作が終了した後、読出
し動作に入る前に、ライトエネイブルバッファーから出
力される信号を使用してデータラインを等化するように
したことで、スタティックＲＡＭにおける、データライ
ンの書込み動作後から読出し動作前に、迅速にデータラ
インを等化し得る効果がある。また、データラインの等
化電圧の安定を確保しながら等化時間を短縮できるた
め、半導体メモリー装置の動作速度を改善し、信頼性を
確保できるという利点がある。
ネイブルバッファーから出力される信号に応じて動作す
る手段をデータライン対間に連結し、そして、ノーマル
ＯＮ状態の電源電圧プルアップ用のトランジスタを各デ
ータラインに連結して、書込み動作が終了した後、読出
し動作に入る前に、ライトエネイブルバッファーから出
力される信号を使用してデータラインを等化するように
したことで、スタティックＲＡＭにおける、データライ
ンの書込み動作後から読出し動作前に、迅速にデータラ
インを等化し得る効果がある。また、データラインの等
化電圧の安定を確保しながら等化時間を短縮できるた
め、半導体メモリー装置の動作速度を改善し、信頼性を
確保できるという利点がある。
【００２６】
【図１】本発明による回路を示す回路構成図である。
【図２】図１中の等化手段６０の一実施例を示す回路図
である。
である。
【図３】図１中のライトエネイブルバッファー８０およ
びライトドライバー７０の内部回路図である。
びライトドライバー７０の内部回路図である。
【図４】本発明による回路の動作タイミング図である。
【図５】従来の回路を示す回路構成図である。
【図６】図５中のライトドライバー２０の内部回路図で
ある。
ある。
【図７】従来の回路の動作タイミング図である。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年８月２５日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】図７
【補正方法】削除
Claims (7)
- 【請求項１】 ロウおよびカラムコーダー４３、４５
と、複数個のワードラインおよびビットライン対と、前
記ワードラインおよびビットライン対に接続されたメモ
リーセル４４と、前記ビットライン対と連結されたデー
タライン対と、前記ビットライン対およびデータライン
対との間に各々連結され前記カラムデコーダー４３の出
力によって制御されるカラム選択トランジスタ４７、４
８と、外部ライトエネイブル信号を入力するライトエネ
イブルバッファー８０と、前記データライン対に出力が
連結され内部ライトエネイブル信号と入力データを受け
るライトドライバー７０をもつ半導体メモリー装置にお
いて、 電源電圧端と上記一つのデータラインとの間にチャンネ
ル通路が連結され前記電源電圧端にゲートが接続された
第１プリチャージトランジスタ４９と、 電源電圧端と他の一つのデータラインとの間にチャンネ
ル通路が連結され前記電源電圧端にゲートが接続された
第２プリチャージトランジスタ５０と、 上記データライン対との間に連結され上記ライトエネイ
ブルバッファー８０から出力される所定の信号によって
制御される等化手段６０とから構成されることを特徴と
するデータライン等化回路。 - 【請求項２】 上記ライトエネイブルバッファーから出
力される所定の信号が、上記外部ライトエネイブル信号
の整形された信号であることを特徴とする請求項１記載
のデータライン等化回路。 - 【請求項３】 上記等化手段６０が、データライン対間
にチャンネル通路が連結され、上記ライトエネイブルバ
ッファーから出力される所定の信号にゲートが接続され
た、絶縁ゲート電界効果トランジスタであり得ることを
特徴とする請求項１記載のデータライン等化回路。 - 【請求項４】 複数個のビットライン対と、ビットライ
ン対と連結されたデータライン対と、前記ビットライン
対とデータライン対間に連結されカラムアドレス信号に
よって制御されるカラム選択トランジスタとを具備する
スタティックＲＡＭにおいて、 外部のライトエネイブル信号を入力して等化用およびラ
イトドライビング用のライトエネイブル信号８３、８２
を出力するライトエネイブルバッファーと、 上記ライトエネイブルバッファーとデータライン対との
間に連結され、上記ライトドライビング用のライトエネ
イブル信号と入力データを入力して、上記ライトドライ
ビング用のエネイブル信号の制御によって入力データを
上記データライン対に出力するライトドライバーと、 電源電圧端と一つのデータラインとの間にチャンネル通
路が連結され、電源電圧端にゲートが接続された第１プ
リチャージトランジスタと、 電源電圧端と他の一つのデータラインとの間にチャンネ
ル通路が連結され、電源電圧端にゲートが接続された第
２プリチャージトランジスタと、 上記データライン対間に連結され上記等化用のライトエ
ネイブル信号によって制御される等化手段とから構成さ
れることを特徴とするデータライン等化回路。 - 【請求項５】 上記等化手段が、データライン対間にチ
ャンネル通路が連結され、上記等化用のライトエネイブ
ル信号にゲートが接続された絶縁ゲート電界効果トラン
ジスタであり得ることを特徴とする請求項４記載のデー
タライン等化回路。 - 【請求項６】 書込み動作後読出し動作前にデータライ
ン等化機能をもつ半導体メモリー装置において、 上記一対のデータライン間に外部のライトエネイブル信
号によって制御される等化手段を連結し、書込み動作が
終了したときに前記信号によって前記等化手段が駆動さ
れることを特徴とするデータライン等化方法。 - 【請求項７】 上記一対のデータラインが電源電圧端に
ドレインおよびゲートが接続されたＮＭＯＳトランジス
タの各ソースと各々接続されて、上記書込み動作が終了
したときに、上記データラインを、電源電圧から前記Ｎ
ＭＯＳトランジスタのしきい電圧を減算した値によって
プリチャージすることを特徴とする請求項６記載のデー
タライン等化方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019900016435A KR920008763A (ko) | 1990-10-16 | 1990-10-16 | 스테어틱 램의 데이터 라인 등화회로 및 등화방법 |
| KR16435/1990 | 1990-10-16 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0729370A true JPH0729370A (ja) | 1995-01-31 |
Family
ID=19304727
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3121802A Pending JPH0729370A (ja) | 1990-10-16 | 1991-04-25 | スタティックｒａｍのデータライン等化回路およびその等化方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH0729370A (ja) |
| KR (1) | KR920008763A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100618787B1 (ko) * | 1998-06-24 | 2007-03-02 | 삼성전자주식회사 | 데이터가 라이트/리드되는 실시간을 증가시키는 반도체 메모리장치 및 이의 데이터 전송방법 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5613584A (en) * | 1979-07-11 | 1981-02-09 | Hitachi Ltd | Setting circuit for data line potential |
| JPS57169994A (en) * | 1981-03-31 | 1982-10-19 | Fujitsu Ltd | Semiconductor storage device |
| JPS6043296A (ja) * | 1983-08-17 | 1985-03-07 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS60182595A (ja) * | 1984-03-01 | 1985-09-18 | Toshiba Corp | ランダムアクセスメモリ |
-
1990
- 1990-10-16 KR KR1019900016435A patent/KR920008763A/ko not_active Abandoned
-
1991
- 1991-04-25 JP JP3121802A patent/JPH0729370A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5613584A (en) * | 1979-07-11 | 1981-02-09 | Hitachi Ltd | Setting circuit for data line potential |
| JPS57169994A (en) * | 1981-03-31 | 1982-10-19 | Fujitsu Ltd | Semiconductor storage device |
| JPS6043296A (ja) * | 1983-08-17 | 1985-03-07 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS60182595A (ja) * | 1984-03-01 | 1985-09-18 | Toshiba Corp | ランダムアクセスメモリ |
Also Published As
| Publication number | Publication date |
|---|---|
| KR920008763A (ko) | 1992-05-28 |
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