JPH05217378A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH05217378A JPH05217378A JP4308424A JP30842492A JPH05217378A JP H05217378 A JPH05217378 A JP H05217378A JP 4308424 A JP4308424 A JP 4308424A JP 30842492 A JP30842492 A JP 30842492A JP H05217378 A JPH05217378 A JP H05217378A
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- G11C—STATIC STORES
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
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- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】データ書込み又は読出しをより高速に実行で
き、動作速度の低下による誤動作を防止できるようなビ
ットライン対及び／又はデータ入出力ライン対の等化を
行える半導体メモリ装置の提供。 【構成】外部アドレス信号を入力バッファ１００Ａを介
して入力とし、該外部アドレスの遷移に応じて検出信号
ＳＰＧを出力する入力信号検出器１００Ｂと、検出信号
ＳＰＧに基づいて、センスアンプを制御するための制御
信号ＳＡＣＳを出力する制御信号発生器１００Ｃと、検
出信号ＳＰＧと制御信号ＳＡＣＳとを入力とし、ビット
ライン対及び／又はデータ入出力ライン対を等化するた
めの等化信号φｐｚｄを出力する等化信号発生器１００
Ｄとを備え、センスアンプが動作しないときに、ビット
ライン対及び／又はデータ入出力ライン対が常に等化さ
れるようにしてなる。
き、動作速度の低下による誤動作を防止できるようなビ
ットライン対及び／又はデータ入出力ライン対の等化を
行える半導体メモリ装置の提供。 【構成】外部アドレス信号を入力バッファ１００Ａを介
して入力とし、該外部アドレスの遷移に応じて検出信号
ＳＰＧを出力する入力信号検出器１００Ｂと、検出信号
ＳＰＧに基づいて、センスアンプを制御するための制御
信号ＳＡＣＳを出力する制御信号発生器１００Ｃと、検
出信号ＳＰＧと制御信号ＳＡＣＳとを入力とし、ビット
ライン対及び／又はデータ入出力ライン対を等化するた
めの等化信号φｐｚｄを出力する等化信号発生器１００
Ｄとを備え、センスアンプが動作しないときに、ビット
ライン対及び／又はデータ入出力ライン対が常に等化さ
れるようにしてなる。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置に関
し、特にデータ入出力動作を高速に行えるようにするビ
ットライン対及び／又はデータ入出力ライン対の等化回
路に関するものである。
し、特にデータ入出力動作を高速に行えるようにするビ
ットライン対及び／又はデータ入出力ライン対の等化回
路に関するものである。
【０００２】
【従来の技術】半導体メモリ装置においては、高集積化
と動作速度の高速化が同時に要求されている。一般に、
半導体メモリ装置における読出し或いは書込みという用
語はメモリセルとチップ外部との間でのデータ伝送動作
のことを示し、この動作はメモリセルとチップ外部との
間に介在するビットライン対及びデータ入出力ライン対
を通じて行われるが、このビットライン対及びデータ入
出力ライン対には各種の寄生的負荷、すなわち配線抵抗
や寄生容量等が存在し、これがデータ伝送動作に悪影響
を及ぼす。このような問題は、メモリセルのサイズが小
さくなり、また、より低い動作電源電圧が使用される高
集積半導体メモリ装置で顕著となるため、その対策が多
面的に研究されている。そのうちの一つの方法として、
ビットライン対及びデータ入出力ライン対を、入出力動
作の前に電源電圧（Ｖｃｃ）レベル又は電源電圧の１／
２レベルに充電する方法がある。このような従来技術を
図５、図６、及び図７に示す。図５、図６に示す回路は
Toshihiko Hirose等によって提案されたもので、これは
“A 20−ns 4−Mb CMOS SRAM with Hierarchical Word
Decoding Architecture ”, IEEE JOURNAL OF SOLID-ST
ATE CIRCUITS,VOL.25,NO.5,OCTOBER 1990 に開示されて
いるものである。
と動作速度の高速化が同時に要求されている。一般に、
半導体メモリ装置における読出し或いは書込みという用
語はメモリセルとチップ外部との間でのデータ伝送動作
のことを示し、この動作はメモリセルとチップ外部との
間に介在するビットライン対及びデータ入出力ライン対
を通じて行われるが、このビットライン対及びデータ入
出力ライン対には各種の寄生的負荷、すなわち配線抵抗
や寄生容量等が存在し、これがデータ伝送動作に悪影響
を及ぼす。このような問題は、メモリセルのサイズが小
さくなり、また、より低い動作電源電圧が使用される高
集積半導体メモリ装置で顕著となるため、その対策が多
面的に研究されている。そのうちの一つの方法として、
ビットライン対及びデータ入出力ライン対を、入出力動
作の前に電源電圧（Ｖｃｃ）レベル又は電源電圧の１／
２レベルに充電する方法がある。このような従来技術を
図５、図６、及び図７に示す。図５、図６に示す回路は
Toshihiko Hirose等によって提案されたもので、これは
“A 20−ns 4−Mb CMOS SRAM with Hierarchical Word
Decoding Architecture ”, IEEE JOURNAL OF SOLID-ST
ATE CIRCUITS,VOL.25,NO.5,OCTOBER 1990 に開示されて
いるものである。
【０００３】図５はビットライン対周辺回路、図６は図
５の回路の出力信号を電圧増幅してチップ外部に出力す
るセンスアンプ（Ｓ／Ａ）に関するものである。図５中
の信号ＳＰＧＢは外部アドレス信号の遷移を検出するア
ドレス遷移検出回路（ＡＴＤ：address transition det
ection回路）によって発生される信号であり、信号φＢ
ＬＳｉは、メモリセルが属するメモリセルブロックのい
ずれかを選択するための信号である。
５の回路の出力信号を電圧増幅してチップ外部に出力す
るセンスアンプ（Ｓ／Ａ）に関するものである。図５中
の信号ＳＰＧＢは外部アドレス信号の遷移を検出するア
ドレス遷移検出回路（ＡＴＤ：address transition det
ection回路）によって発生される信号であり、信号φＢ
ＬＳｉは、メモリセルが属するメモリセルブロックのい
ずれかを選択するための信号である。
【０００４】図５、図６の回路の動作タイミングを示す
図７を参照して図５、図６の回路の動作を説明する。所
定の外部アドレス信号が遷移し始めるとＡＴＤ回路がこ
れを検出し、ショートパルスとして信号ＳＰＧＢを発生
させ、該信号ＳＰＧＢによりビットライン対等化のため
にショートパルスとして信号ＢＥＱが発生される。そし
てショートパルスとしての信号ＢＥＱの“ハイ”レベル
のパルス区間Ａで、ビットライン対ＢＬ、ＢＬＢ及びデ
ータ入出力ライン対Ｉ／Ｏ、Ｉ／ＯＢがそれぞれ等化さ
れる。ビットライン対ＢＬ、ＢＬＢとデータ入出力ライ
ン対Ｉ／Ｏ、Ｉ／ＯＢとが等化されることによって、図
６のセンスアンプＳ／Ａ１、Ｓ／Ａ２は図５のメモリセ
ル２０のデータを迅速にセンシングする。このようにし
てメモリセル２０から読み出されたデータはデータ出力
バッファ４０を経てチップ外部に出力される。
図７を参照して図５、図６の回路の動作を説明する。所
定の外部アドレス信号が遷移し始めるとＡＴＤ回路がこ
れを検出し、ショートパルスとして信号ＳＰＧＢを発生
させ、該信号ＳＰＧＢによりビットライン対等化のため
にショートパルスとして信号ＢＥＱが発生される。そし
てショートパルスとしての信号ＢＥＱの“ハイ”レベル
のパルス区間Ａで、ビットライン対ＢＬ、ＢＬＢ及びデ
ータ入出力ライン対Ｉ／Ｏ、Ｉ／ＯＢがそれぞれ等化さ
れる。ビットライン対ＢＬ、ＢＬＢとデータ入出力ライ
ン対Ｉ／Ｏ、Ｉ／ＯＢとが等化されることによって、図
６のセンスアンプＳ／Ａ１、Ｓ／Ａ２は図５のメモリセ
ル２０のデータを迅速にセンシングする。このようにし
てメモリセル２０から読み出されたデータはデータ出力
バッファ４０を経てチップ外部に出力される。
【０００５】このように、ビットライン対ＢＬ、ＢＬＢ
及びデータ入出力ライン対Ｉ／Ｏ、Ｉ／ＯＢは、メモリ
セル２０のデータ読出し（又は書込み）が実行されない
ときには電源電圧（Ｖｃｃ）に相応する電圧までプリチ
ャージされており、一方、メモリセル２０のデータ読出
し（又は書込み）が実行されるときには、読出し（又は
書込み）が実行される直前に信号ＢＥＱによってそれぞ
れ等化されるようになっている。このとき、ビットライ
ン対ＢＬ、ＢＬＢとデータ入出力ライン対Ｉ／Ｏ、Ｉ／
ＯＢとの等化に必要な時間は、図７に示すように信号Ｂ
ＥＱが“ハイ”レベルの状態にあるパルス区間Ａの長さ
により決定される。もし、ビットライン対ＢＬ、ＢＬＢ
とデータ入出力ライン対Ｉ／Ｏ、Ｉ／ＯＢとの寄生負荷
が大きいと、信号ＢＥＱの“ハイ”レベルのパルス区間
Ａを長くとらなければビットライン対ＢＬ、ＢＬＢ及び
データ入出力ライン対Ｉ／Ｏ、Ｉ／ＯＢを円滑に等化す
ることはできない。したがって、低い動作電源電圧を使
用し、メモリセルのサイズ（すなわち、メモリセルを構
成するトランジスタのサイズ）が非常に小さくされた高
集積半導体メモリ装置の場合には、信号ＢＥＱが“ハ
イ”レベルの状態にあるパルス区間Ａを長くとらなけれ
ばならなくなり、このため、データ出力始点が遅延する
等の動作速度の低下を招いてしまう。これは、高速動作
を要求される高集積半導体メモリ装置においては深刻な
問題であるうえ、このチップの動作速度低下が、低い電
源電圧（Ｖｃｃ）で動作するチップの誤動作の原因とな
り得る。
及びデータ入出力ライン対Ｉ／Ｏ、Ｉ／ＯＢは、メモリ
セル２０のデータ読出し（又は書込み）が実行されない
ときには電源電圧（Ｖｃｃ）に相応する電圧までプリチ
ャージされており、一方、メモリセル２０のデータ読出
し（又は書込み）が実行されるときには、読出し（又は
書込み）が実行される直前に信号ＢＥＱによってそれぞ
れ等化されるようになっている。このとき、ビットライ
ン対ＢＬ、ＢＬＢとデータ入出力ライン対Ｉ／Ｏ、Ｉ／
ＯＢとの等化に必要な時間は、図７に示すように信号Ｂ
ＥＱが“ハイ”レベルの状態にあるパルス区間Ａの長さ
により決定される。もし、ビットライン対ＢＬ、ＢＬＢ
とデータ入出力ライン対Ｉ／Ｏ、Ｉ／ＯＢとの寄生負荷
が大きいと、信号ＢＥＱの“ハイ”レベルのパルス区間
Ａを長くとらなければビットライン対ＢＬ、ＢＬＢ及び
データ入出力ライン対Ｉ／Ｏ、Ｉ／ＯＢを円滑に等化す
ることはできない。したがって、低い動作電源電圧を使
用し、メモリセルのサイズ（すなわち、メモリセルを構
成するトランジスタのサイズ）が非常に小さくされた高
集積半導体メモリ装置の場合には、信号ＢＥＱが“ハ
イ”レベルの状態にあるパルス区間Ａを長くとらなけれ
ばならなくなり、このため、データ出力始点が遅延する
等の動作速度の低下を招いてしまう。これは、高速動作
を要求される高集積半導体メモリ装置においては深刻な
問題であるうえ、このチップの動作速度低下が、低い電
源電圧（Ｖｃｃ）で動作するチップの誤動作の原因とな
り得る。
【０００６】
【発明が解決しようとする課題】したがって本発明の目
的は、動作速度を低下させることなくビットライン対及
び／又はデータ入出力ライン対を等化できるような半導
体メモリ装置を提供することにある。
的は、動作速度を低下させることなくビットライン対及
び／又はデータ入出力ライン対を等化できるような半導
体メモリ装置を提供することにある。
【０００７】
【課題を解決するための手段】このような目的を達成す
るために本発明は、アドレス遷移検出回路を備えた半導
体メモリ装置において、入力バッファを介して外部から
の入力信号を受けて必要な信号を検出し、これに応じて
検出信号を発生する入力信号検出器と、検出信号に基づ
いて、センスアンプを制御するための制御信号を発生す
る制御信号発生器と、検出信号と制御信号とに基づい
て、ビットライン対及び／又はデータ入出力ライン対を
等化するための等化信号を発生する等化信号発生器と、
を備えていることを特徴とする。
るために本発明は、アドレス遷移検出回路を備えた半導
体メモリ装置において、入力バッファを介して外部から
の入力信号を受けて必要な信号を検出し、これに応じて
検出信号を発生する入力信号検出器と、検出信号に基づ
いて、センスアンプを制御するための制御信号を発生す
る制御信号発生器と、検出信号と制御信号とに基づい
て、ビットライン対及び／又はデータ入出力ライン対を
等化するための等化信号を発生する等化信号発生器と、
を備えていることを特徴とする。
【０００８】このような構成の本発明による半導体メモ
リ装置においては、センスアンプが動作しないときに、
該センスアンプに接続されているビットライン対及び／
又はデータ入出力ライン対は常に等化されるようになっ
ている。
リ装置においては、センスアンプが動作しないときに、
該センスアンプに接続されているビットライン対及び／
又はデータ入出力ライン対は常に等化されるようになっ
ている。
【０００９】
【実施例】以下、添付の図面を参照して本発明の実施例
を詳細に説明する。図１に本発明の思想に立脚したブロ
ック図を示す。そして、図１のブロック図に基づいた回
路の実施例を図２に示し、図２の回路を用いた図１のブ
ロック図の動作タイミング図を図３に示す。
を詳細に説明する。図１に本発明の思想に立脚したブロ
ック図を示す。そして、図１のブロック図に基づいた回
路の実施例を図２に示し、図２の回路を用いた図１のブ
ロック図の動作タイミング図を図３に示す。
【００１０】図１Ａは本発明が適用される部分の構成を
示したものである。メモリセルアレイの中の所定のメモ
リセルブロックａとセンスアンプ（Ｓ／Ａ）ｂとは、ビ
ットライン対ＢＬ、ＢＬＢ及び／又はデータ入出力ライ
ン対Ｉ／Ｏ、Ｉ／ＯＢを介して接続されている。そして
該ビットライン対ＢＬ、ＢＬＢ及び／又はデータ入出力
ライン対Ｉ／Ｏ、Ｉ／ＯＢを等化信号φｐｚｄに従って
等化する等化回路５０が設置されており、また、センス
アンプｂには、該センスアンプｂを制御する制御信号Ｓ
ＡＣＳが印加されている。等化回路５０はこの分野でよ
く知られた技術であり、この他にも多様な構成で実施で
きるものである。
示したものである。メモリセルアレイの中の所定のメモ
リセルブロックａとセンスアンプ（Ｓ／Ａ）ｂとは、ビ
ットライン対ＢＬ、ＢＬＢ及び／又はデータ入出力ライ
ン対Ｉ／Ｏ、Ｉ／ＯＢを介して接続されている。そして
該ビットライン対ＢＬ、ＢＬＢ及び／又はデータ入出力
ライン対Ｉ／Ｏ、Ｉ／ＯＢを等化信号φｐｚｄに従って
等化する等化回路５０が設置されており、また、センス
アンプｂには、該センスアンプｂを制御する制御信号Ｓ
ＡＣＳが印加されている。等化回路５０はこの分野でよ
く知られた技術であり、この他にも多様な構成で実施で
きるものである。
【００１１】等化信号φｐｚｄと制御信号ＳＡＣＳとを
発生・制御する構成を図１Ｂに示す。入力バッファ１０
０Ａは、外部アドレス信号（あるいは所定のコントロー
ル信号等）を入力としてこれを緩衝するもので、その構
成はこの分野で公知の技術である。入力信号検出器１０
０Ｂは、入力バッファ１００Ａの出力信号から必要な信
号を検出して検出信号ＳＰＧを出力する。制御信号発生
器１００Ｃは、検出信号ＳＰＧを入力とし、これを基に
制御信号ＳＡＣＳを出力する。等化信号発生器１００Ｄ
は、検出信号ＳＰＧと制御信号ＳＡＣＳとを入力とし、
これらを基に等化信号φｐｚｄを出力する。
発生・制御する構成を図１Ｂに示す。入力バッファ１０
０Ａは、外部アドレス信号（あるいは所定のコントロー
ル信号等）を入力としてこれを緩衝するもので、その構
成はこの分野で公知の技術である。入力信号検出器１０
０Ｂは、入力バッファ１００Ａの出力信号から必要な信
号を検出して検出信号ＳＰＧを出力する。制御信号発生
器１００Ｃは、検出信号ＳＰＧを入力とし、これを基に
制御信号ＳＡＣＳを出力する。等化信号発生器１００Ｄ
は、検出信号ＳＰＧと制御信号ＳＡＣＳとを入力とし、
これらを基に等化信号φｐｚｄを出力する。
【００１２】図２Ａに入力信号検出器１００Ｂの具体的
回路の実施例、図２Ｂに制御信号発生器１００Ｃの具体
的回路の実施例、及び図２Ｃに等化信号発生器１００Ｄ
の具体的回路の実施例をそれぞれ示す。
回路の実施例、図２Ｂに制御信号発生器１００Ｃの具体
的回路の実施例、及び図２Ｃに等化信号発生器１００Ｄ
の具体的回路の実施例をそれぞれ示す。
【００１３】図２Ａに示す入力信号検出器１００ＢはＡ
ＴＤ回路と同様のもので、外部アドレス信号の遷移に基
づいて検出信号ＳＰＧを出力する。すなわち、互いに直
列接続された５個のインバータ１０１、…、１０５から
構成されるインバータチェーンは遅延回路として動作
し、外部アドレス信号の遷移に伴って、入力バッファ１
００Ａから出力される信号ＡＰｉが遷移するときにショ
ートパルスとして検出信号ＳＰＧを発生する。
ＴＤ回路と同様のもので、外部アドレス信号の遷移に基
づいて検出信号ＳＰＧを出力する。すなわち、互いに直
列接続された５個のインバータ１０１、…、１０５から
構成されるインバータチェーンは遅延回路として動作
し、外部アドレス信号の遷移に伴って、入力バッファ１
００Ａから出力される信号ＡＰｉが遷移するときにショ
ートパルスとして検出信号ＳＰＧを発生する。
【００１４】図２Ｂに示す制御信号発生器１００Ｃは、
検出信号ＳＰＧを入力として、検出信号ＳＰＧが“ロ
ウ”レベルから“ハイ”レベルに遷移するときにパルス
として制御信号ＳＡＣＳを発生させる。このとき、遅延
回路１２０が、センスアンプのセンシング動作所用時間
だけ制御信号ＳＡＣＳの遷移を遅らせるようになってい
る。
検出信号ＳＰＧを入力として、検出信号ＳＰＧが“ロ
ウ”レベルから“ハイ”レベルに遷移するときにパルス
として制御信号ＳＡＣＳを発生させる。このとき、遅延
回路１２０が、センスアンプのセンシング動作所用時間
だけ制御信号ＳＡＣＳの遷移を遅らせるようになってい
る。
【００１５】図２Ｃに示す等化信号発生器１００Ｄは、
検出信号ＳＰＧをインバータで反転させた反転検出信号
ＳＰＧＢと制御信号ＳＡＣＳとを入力としてこれをＮＡ
ＮＤ演算するＮＡＮＤゲート１２１と、ドライバである
インバータ１２２、１２３とから構成され、図１Ａの等
化回路５０をエネーブルとする等化信号φｐｚｄを出力
する。制御信号ＳＡＣＳが“ロウ”レベルのときに、等
化信号φｐｚｄは“ハイ”レベルのエネーブル信号とし
て出力されるようになっている。
検出信号ＳＰＧをインバータで反転させた反転検出信号
ＳＰＧＢと制御信号ＳＡＣＳとを入力としてこれをＮＡ
ＮＤ演算するＮＡＮＤゲート１２１と、ドライバである
インバータ１２２、１２３とから構成され、図１Ａの等
化回路５０をエネーブルとする等化信号φｐｚｄを出力
する。制御信号ＳＡＣＳが“ロウ”レベルのときに、等
化信号φｐｚｄは“ハイ”レベルのエネーブル信号とし
て出力されるようになっている。
【００１６】以下、図３を参照しながら上記実施例の動
作タイミングを詳細に説明する。外部アドレス信号（Ａ
ＤＤＸ）が遷移しないとき、検出信号ＳＰＧは“ロウ”
レベル（反転検出信号ＳＰＧＢは“ハイ”レベル）、制
御信号ＳＡＣＳも“ロウ”レベルであり、これにより等
化信号φｐｚｄは“ハイ”レベルとなる。したがって、
図１Ａの等化回路５０によりビットライン対及び／又は
データ入出力ライン対は等化される。これは、メモリセ
ルの読出し又は書込みが実行されない場合である。
作タイミングを詳細に説明する。外部アドレス信号（Ａ
ＤＤＸ）が遷移しないとき、検出信号ＳＰＧは“ロウ”
レベル（反転検出信号ＳＰＧＢは“ハイ”レベル）、制
御信号ＳＡＣＳも“ロウ”レベルであり、これにより等
化信号φｐｚｄは“ハイ”レベルとなる。したがって、
図１Ａの等化回路５０によりビットライン対及び／又は
データ入出力ライン対は等化される。これは、メモリセ
ルの読出し又は書込みが実行されない場合である。
【００１７】その後、外部アドレス信号が遷移を開始す
ると、“ハイ”レベルのショートパルスとして検出信号
ＳＰＧが発生される（反転検出信号ＳＰＧＢは“ロウ”
レベルのショートパルスとして発生される）。このショ
ートパルスの発生時点で制御信号ＳＡＣＳは“ハイ”レ
ベルとなり、遅延回路１２０により一定期間“ハイ”レ
ベルを維持する。そして、等化信号φｐｚｄは、制御信
号ＳＡＣＳが“ハイ”レベルとなった後、検出信号ＳＰ
Ｇが“ハイ”レベルから“ロウ”レベルへ遷移する時点
で“ロウ”レベルとなり、制御信号ＳＡＣＳが“ハイ”
レベルを維持する間、これに従って“ロウ”レベルを維
持する。したがって、この間、図１Ａの等化回路５０に
よるビットライン対及び／又はデータ入出力ライン対の
等化動作は停止され、センスアンプｂのセンシング動作
が可能になってメモリセルのデータをセンシングする。
このとき、ビットライン対及び／又はデータ入出力ライ
ン対は、上述のように、センスアンプが動作していない
ときは常に等化されているので、メモリセルのデータの
センシング時間は図３に示すように格段に早くなる。ま
た、センシング動作は、制御信号ＳＡＣＳが“ハイ”レ
ベルを維持している間に十分実行される。
ると、“ハイ”レベルのショートパルスとして検出信号
ＳＰＧが発生される（反転検出信号ＳＰＧＢは“ロウ”
レベルのショートパルスとして発生される）。このショ
ートパルスの発生時点で制御信号ＳＡＣＳは“ハイ”レ
ベルとなり、遅延回路１２０により一定期間“ハイ”レ
ベルを維持する。そして、等化信号φｐｚｄは、制御信
号ＳＡＣＳが“ハイ”レベルとなった後、検出信号ＳＰ
Ｇが“ハイ”レベルから“ロウ”レベルへ遷移する時点
で“ロウ”レベルとなり、制御信号ＳＡＣＳが“ハイ”
レベルを維持する間、これに従って“ロウ”レベルを維
持する。したがって、この間、図１Ａの等化回路５０に
よるビットライン対及び／又はデータ入出力ライン対の
等化動作は停止され、センスアンプｂのセンシング動作
が可能になってメモリセルのデータをセンシングする。
このとき、ビットライン対及び／又はデータ入出力ライ
ン対は、上述のように、センスアンプが動作していない
ときは常に等化されているので、メモリセルのデータの
センシング時間は図３に示すように格段に早くなる。ま
た、センシング動作は、制御信号ＳＡＣＳが“ハイ”レ
ベルを維持している間に十分実行される。
【００１８】以後、制御信号ＳＡＣＳが再び“ロウ”レ
ベルとなり、これに伴って等化信号φｐｚｄも再び“ハ
イ”レベルとなるので、図１Ａの等化回路５０によりビ
ットライン対及び／又はデータ入出力ライン対は（メモ
リセルのデータのセンシング動作後に）直ちに等化され
る。
ベルとなり、これに伴って等化信号φｐｚｄも再び“ハ
イ”レベルとなるので、図１Ａの等化回路５０によりビ
ットライン対及び／又はデータ入出力ライン対は（メモ
リセルのデータのセンシング動作後に）直ちに等化され
る。
【００１９】図４に、従来の回路と対比させて実施例の
動作タイミング図を示した。図中の一点鎖線で囲ったブ
ロック２００が従来技術、ブロック３００が実施例の動
作タイミングをそれぞれ示している。図示のように、本
発明によれば時間Ｔだけセンシング時間を短縮できるの
で、ビットライン対及びデータ入出力ライン対の等化の
ための動作速度の低下という従来の技術の問題点を解決
できる。
動作タイミング図を示した。図中の一点鎖線で囲ったブ
ロック２００が従来技術、ブロック３００が実施例の動
作タイミングをそれぞれ示している。図示のように、本
発明によれば時間Ｔだけセンシング時間を短縮できるの
で、ビットライン対及びデータ入出力ライン対の等化の
ための動作速度の低下という従来の技術の問題点を解決
できる。
【００２０】図１Ｂに示したブロック図は本発明の思想
に立脚した構成で、その具体的回路図である図２の回路
は図１のロジックに従って構成した最適の実施例である
が、その構成は本発明の技術的な範囲内でその外にも多
様な形態で実施でき、また、図１Ｂのブロック図の構成
をビットライン対又はデータ入出力ライン対のどちらか
一方に実施する場合、あるいは両者共に実施する場合の
いずれの場合でも効果がある。
に立脚した構成で、その具体的回路図である図２の回路
は図１のロジックに従って構成した最適の実施例である
が、その構成は本発明の技術的な範囲内でその外にも多
様な形態で実施でき、また、図１Ｂのブロック図の構成
をビットライン対又はデータ入出力ライン対のどちらか
一方に実施する場合、あるいは両者共に実施する場合の
いずれの場合でも効果がある。
【００２１】
【発明の効果】以上述べてきたように本発明による半導
体メモリ装置は、センスアンプに接続されるビットライ
ン対及び／又はデータ入出力ライン対を、センスアンプ
が動作しないときに常に等化しておくことによって、動
作速度の低下を防ぐことができ、動作速度の低下による
チップの誤動作の可能性を除去できる等、半導体メモリ
装置の高速化、高信頼性の確保に大きく寄与できるもの
である。
体メモリ装置は、センスアンプに接続されるビットライ
ン対及び／又はデータ入出力ライン対を、センスアンプ
が動作しないときに常に等化しておくことによって、動
作速度の低下を防ぐことができ、動作速度の低下による
チップの誤動作の可能性を除去できる等、半導体メモリ
装置の高速化、高信頼性の確保に大きく寄与できるもの
である。
【図１】本発明によるビットライン対及び／又はデータ
入出力ライン対の等化方式の実施例を示すブロック図。
入出力ライン対の等化方式の実施例を示すブロック図。
【図２】図１Ｂのブロック図の具体的回路の実施例を示
す回路図。
す回路図。
【図３】本発明の実施例の動作タイミング図。
【図４】従来の技術と本発明の実施例との動作タイミン
グを対比させた動作タイミング比較図。
グを対比させた動作タイミング比較図。
【図５】従来の技術によるビットライン対及びデータ入
出力ライン対の等化方式を示すビットライン対周辺の回
路図。
出力ライン対の等化方式を示すビットライン対周辺の回
路図。
【図６】従来の技術によるビットライン対及びデータ入
出力ライン対の等化方式を示すセンスアンプ周辺の回路
図。
出力ライン対の等化方式を示すセンスアンプ周辺の回路
図。
【図７】図５、図６の回路の動作タイミング図。
ＢＬ、ＢＬＢ ビットライン対 Ｉ／Ｏ、Ｉ／ＯＢ データ入出力ライン対 ａ メモリセルブロック ｂ センスアンプ ５０ 等化回路 １００Ａ 入力バッファ １００Ｂ 入力信号検出器 １００Ｃ センスアンプ制御信号発生器 １００Ｄ 等化信号発生器 ＳＰＧ 検出信号 ＳＡＣＳ 制御信号 φｐｚｄ 等化信号
Claims (4)
- 【請求項１】 アドレス遷移検出回路を備えた半導体メ
モリ装置において、 入力バッファを介して外部からの入力信号を受けて必要
な信号を検出し、これに応じて検出信号を出力する入力
信号検出器と、検出信号に基づいて、センスアンプを制
御するための制御信号を出力する制御信号発生器と、検
出信号と制御信号とに基づいて、ビットライン対を等化
するための等化信号を出力する等化信号発生器と、を備
え、 センスアンプが動作しないときに、ビットライン対が常
時等化されるようになっていることを特徴とする半導体
メモリ装置。 - 【請求項２】 アドレス遷移検出回路を備えた半導体メ
モリ装置において、 入力バッファを介して外部からの入力信号を受けて必要
な信号を検出し、これに応じて検出信号を出力する入力
信号検出器と、検出信号に基づいて、センスアンプを制
御するための制御信号を出力する制御信号発生器と、検
出信号と制御信号とに基づいて、データ入出力ライン対
を等化するための等化信号を出力する等化信号発生器
と、を備え、 センスアンプが動作しないときに、データ入出力ライン
対が常時等化されるようになっていることを特徴とする
半導体メモリ装置。 - 【請求項３】 アドレス遷移検出回路を備えた半導体メ
モリ装置において、 入力バッファを介して外部からの入力信号を受けて必要
な信号を検出し、これに応じて検出信号を出力する入力
信号検出器と、検出信号に基づいて、センスアンプを制
御するための制御信号を出力する制御信号発生器と、検
出信号と制御信号とに基づいて、ビットライン対及びデ
ータ入出力ライン対を等化するための等化信号を出力す
る等化信号発生器と、を備え、 センスアンプが動作しないときに、ビットライン対及び
データ入出力ライン対が常時等化されるようになってい
ることを特徴とする半導体メモリ装置。 - 【請求項４】 制御信号発生器は、メモリセルのデータ
の読出し又は書込み時に等化信号発生器から出力される
等化信号をディスエーブルとするために、遅延回路を備
えている請求項３記載の半導体メモリ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910020595A KR930010990A (ko) | 1991-11-19 | 1991-11-19 | 반도체 메모리 장치에서의 스피드 향상을 위한 회로 |
| KR1991P20595 | 1991-11-19 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05217378A true JPH05217378A (ja) | 1993-08-27 |
Family
ID=19323071
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4308424A Pending JPH05217378A (ja) | 1991-11-19 | 1992-11-18 | 半導体メモリ装置 |
Country Status (8)
| Country | Link |
|---|---|
| JP (1) | JPH05217378A (ja) |
| KR (1) | KR930010990A (ja) |
| CN (1) | CN1072528A (ja) |
| DE (1) | DE4234153A1 (ja) |
| FR (1) | FR2683934A1 (ja) |
| GB (1) | GB2261754A (ja) |
| IT (1) | IT1258253B (ja) |
| TW (1) | TW198157B (ja) |
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|---|---|---|---|---|
| KR940002860A (ko) * | 1992-07-27 | 1994-02-19 | 김광호 | 어드레스 변동 검출기 |
| US8688955B2 (en) * | 2010-08-13 | 2014-04-01 | Micron Technology, Inc. | Line termination methods and apparatus |
| CN102723100A (zh) * | 2012-05-23 | 2012-10-10 | 常州芯奇微电子科技有限公司 | 多功能内存接口电路 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6224875A (ja) * | 1985-07-24 | 1987-02-02 | Sekisui Chem Co Ltd | 溶接装置 |
| JPS62189694A (ja) * | 1986-02-17 | 1987-08-19 | Nec Corp | 半導体記憶装置 |
| JPH0334189A (ja) * | 1989-06-23 | 1991-02-14 | Internatl Business Mach Corp <Ibm> | メモリ |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07107797B2 (ja) * | 1987-02-10 | 1995-11-15 | 三菱電機株式会社 | ダイナミツクランダムアクセスメモリ |
| KR910003605B1 (ko) * | 1988-04-30 | 1991-06-07 | 삼성전자 주식회사 | Sram 센스앰프의 등화회로 |
| JPH0814989B2 (ja) * | 1989-05-09 | 1996-02-14 | 日本電気株式会社 | 内部同期型スタティックｒａｍ |
| EP0419852A3 (en) * | 1989-09-22 | 1992-08-05 | Texas Instruments Incorporated | A memory with selective address transition detection for cache operation |
-
1991
- 1991-11-19 KR KR1019910020595A patent/KR930010990A/ko not_active Abandoned
-
1992
- 1992-08-26 TW TW081106722A patent/TW198157B/zh active
- 1992-09-21 FR FR9211195A patent/FR2683934A1/fr active Pending
- 1992-10-09 DE DE4234153A patent/DE4234153A1/de not_active Ceased
- 1992-11-10 IT ITMI922575A patent/IT1258253B/it active IP Right Grant
- 1992-11-18 JP JP4308424A patent/JPH05217378A/ja active Pending
- 1992-11-19 CN CN92113235A patent/CN1072528A/zh active Pending
- 1992-11-19 GB GB9224303A patent/GB2261754A/en not_active Withdrawn
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6224875A (ja) * | 1985-07-24 | 1987-02-02 | Sekisui Chem Co Ltd | 溶接装置 |
| JPS62189694A (ja) * | 1986-02-17 | 1987-08-19 | Nec Corp | 半導体記憶装置 |
| JPH0334189A (ja) * | 1989-06-23 | 1991-02-14 | Internatl Business Mach Corp <Ibm> | メモリ |
Also Published As
| Publication number | Publication date |
|---|---|
| ITMI922575A0 (it) | 1992-11-10 |
| FR2683934A1 (fr) | 1993-05-21 |
| IT1258253B (it) | 1996-02-22 |
| ITMI922575A1 (it) | 1994-05-10 |
| GB2261754A (en) | 1993-05-26 |
| DE4234153A1 (de) | 1993-05-27 |
| TW198157B (ja) | 1993-01-11 |
| GB9224303D0 (en) | 1993-01-06 |
| KR930010990A (ko) | 1993-06-23 |
| CN1072528A (zh) | 1993-05-26 |
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