JPH07295849A - デバッグ装置 - Google Patents

Abstract

(57)【要約】 【目的】 デバッグ装置を用いたデバッグ作業におい
て、ユーザが応用プログラムの実行をブレークしたと
き、デバッグ装置に接続された電気装置がデバッグ装置
の不正な出力から保護されるようにする。 【構成】 デバッグ作業において、評価用ＣＰＵがブレ
ーク指令（条件）に応答して応用プログラムの実行を停
止したとき、評価用ＣＰＵの入出力ポートの出力を、安
全値を保持しているレジスタの出力あるいは割込処理に
よる出力に素早く切換え、デバッグ装置に接続される電
気装置の安全を図る。 【効果】 評価用ＣＰＵが応用プログラムの実行を停止
する際に、ユーザが予め設定した出力状態が評価用ＣＰ
Ｕの入出力ポートに設定されるので、ブレークによっ
て、デバッグ装置に接続された電気装置に不具合な出力
が供給されるという事態を回避することが可能となる。

Description

【発明の詳細な説明】

【０００１】

【産業の利用分野】本発明は、マイクロコンピュータ応
用システムの応用プログラム（ユーザプログラム）開発
を支援するデバッグ装置の改良に関する。

【０００２】

【従来の技術】電気装置の制御回路として、リレーや論
理素子等の電気部品を組立てる代りに、比較的に安価な
マイクロコンピュータが制御装置として使用されるよう
になっている。このようなマイクロコンピュータを制御
装置として用いる、いわゆるマイクロコンピュータ応用
システムを開発する場合、ユーザはハードウェア以外に
ソフトウェアを含めたシステム開発が必要となる。この
マイクロコンピュータ応用システムに用いる応用プログ
ラムの開発を支援するために、マイクロコンピュータ開
発システムが提供されている。

【０００３】図３は、従来のマイクロコンピュータ開発
システムの例を概略的に示しており、ソフトウェア開発
用のホストコンピュータ１、デバッグ装置であるインサ
ーキットエミュレータ２、及びマイクロコンピュータ応
用機器であるユーザシステム３によって構成されてい
る。ホストコンピュータ１は、エンジニアリングワーク
ステーションやパーソナルコンピュータによって構成さ
れ、ソフトウェア開発のためのアセンブラ、コンパイ
ラ、シミュレータ等のツールを提供する。また、デバッ
グ作業におけるインサーキットエミュレータ２とユーザ
とのマンマシンインタフェースを提供する。インサーキ
ットエミュレータ２は、ユーザシステム３のマイクロコ
ンピュータを代行する共にデバッガとしての機能を有
し、主な機能として、ユーザシステムのマイクロコンピ
ュータの機能を代行するエミュレーション機能、命令実
行の追跡を行うトレース機能、予め設定されたアドレス
における命令の実行、あるいはデータへのアクセスによ
り、マイクロコンピュータの動作を停止させるブレーク
機能、メモリ代行機能、メモリやレジスタ内容の表示、
変更機能等を備えている。

【０００４】図３においては、インサーキットエミュレ
ータ２は、通信インタフェース２１、制御用マイクロコ
ンピュータ（以下、制御用ＣＰＵという）部２２、第１
のメモリであるエミュレーションメモリ部２３、第２の
メモリであるデバッグメモリ部２４、ブレーク制御部２
５、評価用マイクロコンピュータ（以下、評価用ＣＰＵ
という）部２６、等によって構成される。通信インタフ
ェース２１は、ホストコンピュータ１及び制御用ＣＰＵ
部２２相互間の信号伝送を行う。制御用ＣＰＵ部２２
は、評価用ＣＰＵ部２６と共に、ホストコンピュータ１
から与えられる指令に基づいてインサーキットエミュレ
ータ２の各部の動作制御、プログラムデータの設定、等
を行う。エミュレーションメモリ部２３には、ホストコ
ンピュータシステム１から、制御用ＣＰＵ部２２を介し
て、ユーザが作成した応用プログラムが格納される。デ
バッグメモリ部２４には、デバッグ対象の応用プログラ
ムを実際に実行させ、その実行の軌跡を追うことによ
り、応用プログラムの誤りを見付け出す、いわゆるマシ
ンデバッグを支援するプログラムが格納されている。ブ
レーク制御部２５は、評価用ＣＰＵ部２６の、例えば、
アドレスバス、データバス、制御信号バスを監視し、予
めホストコンピュータシステム１によって制御用ＣＰＵ
部２２を介して指定されたブレーク条件、例えば、指定
アドレスへの到達、指定アドレスにおける命令の実行、
所定データへのアクセス等の、所定プログラムステップ
の実行がなされると、評価用ＣＰＵ部２６による応用プ
ログラムの実行を停止（ブレーク）させる。評価用ＣＰ
Ｕ部２６は、ユーザシステム３に用いられるマイクロコ
ンピュータ（あるいはマイクロコントローラユニット）
と同じ機能を有するマイクロコンピュータであり、例え
ば、ユーザシステムに用いられる１チップマイクロコン
ピュータのＲＯＭなし版、ＰＲＯＭ内蔵版等である。評
価用ＣＰＵ部２６の入出力ポートは、ワイヤハーネスを
介してユーザシステム３の図示しないＣＰＵソケットに
接続される。ユーザシステム３は、マイクロコンピュー
タ応用機器であり、例えば、モータ、インダクタンス負
荷、熱を発生する負荷等を駆動制御する装置である。

【０００５】かかる構成において、ユーザは、ホストコ
ンピュータシステム１を利用してユーザシステムの電気
装置を制御する応用プログラムを作成する。この応用プ
ログラムをハードウェアと結合してデバッグすべく、ホ
ストコンピュータ１とユーザシステム３とをインサーキ
ットエミュレータ２を介して接続する。ホストコンピュ
ータシステム１から、応用プログラムを通信インタフェ
ース２１、制御用ＣＰＵ部２２を介してエミュレーショ
ンメモリ部２３に格納する。ユーザは、ホストコンピュ
ータシステム１の会話型のユーザインタフェースを使用
して、デバッグツールを起動し、例えば、評価用ＣＰＵ
部２６に応用プログラムをある範囲に区切って段階的に
実行させ、評価用ＣＰＵ部２６の出力によりユーザシス
テム３を動作させ、不具合が生じないかチェックしなが
ら、システムデバッグを行う。前述したように、ユーザ
がブレーク制御部２５に予めブレーク条件を設定してお
くことによって、デバッグ装置は、応用プログラムを任
意の番地（あるいはプログラムステップ）から実行し、
ブレーク機能により指定条件成立後に応用プログラムの
実行を停止する。また、図示しないマイクロコンピュー
タ内部状態の表示、命令実行の追跡、メモリの任意の番
地へのアクセス（読み、書き）等の機能を実現する各種
のツールを備えている。

【０００６】

【発明が解決しようとする課題】ところで、上記したよ
うに、ＣＰＵ、ＲＡＭ、ＰＲＯＭ、Ｉ／Ｏインタフェー
ス等を、１チップに集積した、いわゆる１チップマイク
ロコンピュータが電気装置の制御装置として用いられる
ようになっている。１チップマイクロコンピュータユニ
ットでは、通常、その入出力ポートの制御を応用プログ
ラムの実行によって行っている。従って、ユーザシステ
ムに用いられる１チップマイクロコンピュータと同じ機
能を有する評価用ＣＰＵを使用して応用プログラムをデ
バッグしているときに、応用プログラムの実行をブレー
クすると、評価用ＣＰＵ部２６の入出力ポートは、応用
プログラムがブレークする直前までにＩ／Ｏインタフェ
ースのレジスタに保持された内容の出力状態を継続す
る。

【０００７】しかしながら、１チップマイクロコンピュ
ータが機器の制御装置として用いられるものであると
き、評価用ＣＰＵ部２６が特定の出力状態で停止すると
具合の悪い場合がある。例えば、ユーザシステム３が、
３相パルスモータの制御装置である場合や、表示ドット
の切換にマイクロコンピュータによるタイマ割込処理を
使用したいわゆるダイナミック点灯表示方式の表示器等
である場合等である。

【０００８】すなわち、ユーザシステム３が３相モータ
（インダクタンス負荷）の駆動制御を行うとき、モータ
が回転しない状態では発熱からモータを保護するため、
Ａ相、Ｂ相、Ｃ相の全ての相をＬレベルにする必要があ
る。しかし、デバッグ装置のブレーク機能等によって応
用プログラムの実行が停止すると、評価用ＣＰＵ部２６
の入出力ポートの出力にはプログラム停止直前のデータ
が保持され、特定の相にＨレベルが出力され続けること
がある。

【０００９】同様に、ダイナミック点灯表示の表示器を
使用したユーザシステムのデバックにおいて、評価用Ｃ
ＰＵの実行を停止させると、表示器は停止時のデータの
表示を継続する。この場合、表示器の表示は点滅しない
表示となり、表示部品の許容熱量を超える可能性があ
る。このため、評価用ＣＰＵ部２３の停止直後に表示器
を消灯する処理を行う必要がある。

【００１０】そこで、従来は、応用プログラムのブレー
ク時に、その都度、ユーザ自身がホストコンピュータ１
からデバッグ装置にコマンドを与え、評価用ＣＰＵ部２
６のポートの状態を所定の状態に手操作で変更してい
る。評価用ＣＰＵ部２６の実行を再開させる場合は、手
操作による出力の変更に対応した再開のための処理も必
要になる。

【００１１】このようなデバッグ処理では、ユーザ自身
が常に応用プログラムの実行状態を注意深く観察し、ブ
レーク時にはすみやかにポート出力状態の変更を行う必
要があり長時間に亘るシステムデバッグには不向きであ
る。

【００１２】かかる場合に、ユーザが作成する応用プロ
グラムによって出力状態を制御することが考えられる
が、従来のデバッグ装置では、応用プログラムの実行が
一旦停止すると、評価用ＣＰＵ部２６は、デバッグプロ
グラムの実行状態（デバッグ装置としての内部動作、例
えば、評価用ＣＰＵのレジスタや内蔵ＲＡＭデータの読
出動作等）にある。これは、一種の割込処理状態である
ため、通常、更に割込みの受付けをすることは禁止され
ている。また、上記内部動作を行っているときに、デバ
ッグプログラムがスタックポインタＳＰを含めた評価用
ＣＰＵ内の各種レジスタデータ、内蔵ＲＡＭデータを変
更している場合があるために応用プログラムを直ちに実
行させられなかった。更に、デバッグの際のみに使用す
るプログラムを応用プログラム内に記述すると、これを
ユーザシステムの製品化時点で取除く必要が生じて不具
合である。

【００１３】よって、本発明は、ユーザがデバッグ装置
を用いたデバッグ作業において応用プログラムの実行を
ブレークしたとき、ユーザシステムがデバッグ装置の不
具合な出力から保護されるようにすることを目的とす
る。

【００１４】

【課題を解決するための手段】上記目的を達成するた
め、第１発明のデバッグ装置は、電気装置の制御をマイ
クロコンピュータに実行させる応用プログラムのデバッ
グ作業を支援するデバッグ装置において、上記電気装置
を出力ポートに接続して上記応用プログラムを実行する
評価用マイクロコンピュータと、上記評価用マイクロコ
ンピュータが予め定められたプログラムステップを実行
したときに上記評価用マイクロコンピュータに実行停止
指令信号を供給するブレーク制御部と、上記応用プログ
ラムとは別途に入力された前記電気装置への制御信号を
保持する信号保持手段と、上記実行停止指令信号の不存
在に応答して上記評価用マイクロコンピュータの出力を
上記電気装置に中継し、上記実行停止指令信号の存在に
応答して上記信号保持手段の出力を上記電気装置に中継
する出力切換部と、を備えることを特徴とする。

【００１５】また、第２の発明のデバッグ装置は、電気
装置の制御をマイクロコンピュータに実行させる応用プ
ログラムのデバッグ作業を支援するデバッグ装置におい
て、上記応用プログラム及び上記電気装置を特定の状態
に制御する割込処理プログラムを別々の領域に格納する
第１のメモリと、上記デバッグ作業を支援する装置の内
部動作を制御する内部制御プログラムを格納する第２の
メモリと、上記電気装置を出力ポートに接続して上記応
用プログラム及び上記内部処理プログラムを時分割的に
実行する評価用マイクロコンピュータと、上記評価用マ
イクロコンピュータの外部に設けられるスタック用メモ
リと、上記評価用マイクロコンピュータが実行を停止し
ているときあるいは上記内部処理プログラムを実行して
いるときに、割込信号を発生する割込発生手段と、上記
割込信号の発生に応答して上記評価用マイクロコンピュ
ータの内部処理プログラムの実行を中断させ、上記評価
用マイクロコンピュータの演算処理パラメータを上記ス
タック用メモリに待避させて上記割込処理プログラムを
実行させる割込処理実行手段と、を備えることを特徴と
する。

【００１６】

【作用】上記第１の発明においては、デバッグ作業にお
いて、評価用マイクロコンピュータがブレーク指令（条
件）に応答して応用プログラムの実行を停止したとき、
停止直前の出力を発生し続ける評価用マイクロコンピュ
ータのポート出力を、レジスタの出力に素早く切換え
る。レジスタには、特定の信号値、例えば、制御される
電気装置にとって安全な状態を維持し得る制御入力を予
め格納しておく。この結果、停止した評価用マイクロコ
ンピュータがユーザーシステムに不正な出力を発生し続
けることによる不具合を解消できる。

【００１７】上記第２の発明においては、評価用マイク
ロコンピュータが内蔵するスタック領域とは別個に、評
価用マイクロコンピュータが応用プログラムの実行を停
止している、あるいは内部処理プログラムを実行してい
るときに発生する割込み処理用のスタック領域を外部に
別途に確保する。このスタック領域を使用して、停止時
あるいは内部処理状態における割込みで使用されるマイ
クロコンピュータ内部の各種レジスタが保持する演算処
理情報（演算パラメータ）の待避を行う。ユーザシステ
ムからの割込み要求や、マイクロコンピュータの内部タ
イマ等からの割込み要求の発生により評価用マイクロコ
ンピュータを動作状態にさせ、第１のメモリに格納して
いる割込サービスプログラムを実行させる。この割込サ
ービスプログラムでは評価用マイクロコンピュータのポ
ートが所定値、例えば電気装置にとって安全な状態に設
定される信号値を出力するように制御する。この割込サ
ービスプログラムの実行終了（ＲＥＴＩ命令実行）後、
評価用マイクロコンピュータを停止状態にし、スタック
領域に待避した演算パラメータをその内部レジスタに再
設定し、割込サービスプログラム処理の実行後に内部処
理が継続されるようにする。

【００１８】また、マイクロコンピュータの内部タイ
マ、ユーザシステムからの割込み要求等は応用プログラ
ムの停止時に停止できるか、割込みに使用するために内
部タイマのカウントを継続できるか、あるいはマイクロ
コンピュータ停止時の割込み発生の許可／禁止等、個別
に設定できるようにしておくのが良い。

【００１９】

【実施例】以下、本発明の実施例について説明する。図
１は、第１の発明の実施例を示しており、同図におい
て、図３と対応する部分は同一符号を付し、かかる部分
の説明は省略する。

【００２０】図１に示す構成においては、出力切換部た
る入出力方向切換部２７と、信号保持手段たる仮想出力
記憶レジスタ２８と、オアゲート２９が追加されてい
る。仮想出力記憶レジスタ２８には、ユーザがホストコ
ンピュータシステム１及び制御用ＣＰＵ部２２を介して
与えた、ユーザシステム３を安全な状態におくポート出
力値、例えば、ユーザシステム３が３相モータを制御す
るものであるときは、モータの動作を停止（電力供給の
停止）させるＬレベル、がデバッグ作業の開始前に予め
格納される。入出力方向切換部２７は、評価用ＣＰＵ部
２６の入出力ポートと仮想出力記憶レジスタ２８の入出
力ポートとの間に接続され、オアゲート２９が出力切換
要求信号ａを出力するとき、仮想出力記憶レジスタ２８
の出力をユーザシステム３に中継し、出力切換要求信号
ａが存在しないとき、評価用ＣＰＵ部２６の出力をユー
ザシステム３に中継する。

【００２１】オアゲート２９は、制御用ＣＰＵ部２２が
入出力方向切換部２７に対して仮想出力記憶レジスタ２
８の出力を選択すべきことを示す強制出力切換要求信号
ｂを出力した場合、ブレーク制御部２５が評価用ＣＰＵ
部２７に対して応用プログラムの実行の停止（ブレー
ク）を要求する実行停止要求信号ｃを出力した場合のい
ずれか、あるいは両方の場合に出力切換要求信号ａを発
生する。他の構成は図３に示す構成と同様である。

【００２２】かかる構成において、ユーザがホストコン
ピュータ１を介して、応用プログラムのブレークすべき
プログラムステップを指定し、デバッグ装置のブレーク
機能を活性化する。ブレーク制御部２５は、ユーザの指
令に対応して制御用ＣＰＵ部２２から供給される指定さ
れたブレーク条件設定データ、例えばブレークすべき所
定アドレスを保持し、評価用ＣＰＵ部２６の実行アドレ
スを観察する。そして、ブレーク制御部２５は、ブレー
クすべきアドレスと評価用ＣＰＵの実行アドレスとが一
致しないときに、評価用ＣＰＵ部２６に応用プログラム
の実行を継続させ、ブレーク条件が一致したときに応用
プログラムの実行停止を要求する。この実行停止の要求
は、Ｈレベルの実行停止要求信号ｃを評価用ＣＰＵ部２
６に供給することによって行われる。この実行停止要求
信号ｃが供給されると、評価用ＣＰＵ部２６は、読出し
メモリをエミュレーションメモリ２３からデバッグメモ
リ２４に切換え、デバッグプログラムを実行してデバッ
グプログラムの制御下に入る。また、実行停止要求信号
ｃはＯＲゲート２９を介して入出力方向切換部２７に出
力切換要求信号ａとして供給され、入出力方向切換部２
７に、評価用ＣＰＵ部２６の入出力ポートとユーザシス
テム３との接続を遮断させると共に、仮想出力記憶レジ
スタ２８の出力をユーザシステム３に中継させる。ま
た、ユーザはホストコンピュータシステム１から制御用
ＣＰＵ部２２に強制出力切換信号ｂを出力させる指令を
行うことが出来る。強制出力切換信号ｂは、ＯＲゲート
２９を介して入出力方向切換部２７に出力切換要求信号
ａとして供給され、デバッグ装置のポートから安全値を
ユーザシステムに供給することが出来る。

【００２３】ユーザが、ホストコンピュータシステム１
から、応用プログラムの実行アドレスを指定し、再度応
用プログラムの実行をデバッグ装置に指令すると、制御
用ＣＰＵ部２２からブレーク状態の解除がブレーク制御
部２５に指令され、評価用ＣＰＵ部２６にエミュレーシ
ョンメモリ部のアドレスが設定される。ブレーク制御部
２５はＨレベルの実行停止要求信号ｃをＬレベルの実行
要求信号に変更する。これにより、評価用ＣＰＵ部２６
は、内部レジスタをエミュレーションメモリ２３の指定
されたアドレスから実行するように設定して応用プログ
ラムを読出し、応用プログラムの続きを実行する。

【００２４】こうして、評価用ＣＰＵ部２６は、実行停
止要求信号ｃがＬレベル（実行要求信号）のときは応用
プログラムの実行を行い、Ｈレべルのときは実行停止動
作を行う。同時に、入出力方向切換部２７は、出力切換
要求信号ａがＬレベルのときには、評価用ＣＰＵ部２６
の出力をそのまま出力し、出力切換要求信号ａがＨレベ
ルのときは仮想ポート出力記憶レジスタ２８に設定され
ている仮想ポートを出力する。従って、仮想ポート出力
記憶レジスタ２８にユーザシステム３にとって安全な入
力値を設定しておけば、評価用ＣＰＵ部２６が応用プロ
グラムの実行を中断しても、ユーザシステム３には安全
な値が出力され、ユーザシステム３の定格値を超えるよ
うな状態が生ずることを回避可能である。

【００２５】ブレーク制御回路２５が実行要求信号をＬ
レベルにし、かつ、強制出力切換要求信号がＬレベルで
ある場合には、評価用ＣＰＵ部２６が応用プログラムの
実行を開始すると同時に、出力切換要求信号ａもＬレベ
ルとなり、入出力方向切換部２７は評価用ＣＰＵ部２６
の出力をユーザシステムに中継する。

【００２６】次に、第２発明の実施例について説明す
る。図２は、第２の発明の実施例を示しており、同図に
おいて、図１と対応する部分には同一符号を付してい
る。この実施例では、第１のメモリであるエミュレーシ
ョンメモリ２３にユーザが作成した応用プログラムと割
込処理用プログラムとを分けて格納する。この割込処理
プログラムを、応用プログラムの実行をブレークした
後、好ましくは直後に実行することによって、評価用Ｃ
ＰＵ部２６の出力を不定の状態から強制的に所定状態に
設定し、ユーザシステム３にとって不具合な出力が継続
的に供給されないようにしている。このようなユーザプ
ログラムの割込処理を可能とするために、評価用ＣＰＵ
部２６が割込処理用に通常内蔵するスタックメモリとは
別途に外部のスタック用メモリ１３を備えている。

【００２７】図２において、エミュレーションメモリ２
３は、デバッグの対象となるユーザの応用プログラム及
び割込処理プログラムを別々の領域に格納している。前
述したように応用プログラムはホストコンピュータシス
テム１において作成することが出来る。また、割込処理
プログラムも作成することが出来る。両プログラムは制
御用ＣＰＵ部２２を介してエミュレーションメモリ２３
に格納される。上記割込処理プログラムの最後にはこの
割込処理プログラムの終了を示すＲＥＴＩ指令が記述さ
れる。第２のメモリであるデバッグメモリ２４は、デバ
ッガの内部処理のプログラムを格納している。

【００２８】スタック用メモリ１３は、後入れ先出しの
データ構造のメモリであり、新たに追加されたメモリで
ある。スタック用メモリ１３は停止時の割込み処理で使
用され、スタック領域は、例えば、１６バイトに設定さ
れている。このため、スタック領域用のアドレスバスは
Ａ0 〜Ａ3 の４ビットのみ使用され、上位アドレスは無
視される。スタック領域を３２バイトに増加する場合
は、アドレスバスの下位５ビットを使用し、上位アドレ
スは無視される。これにより、応用プログラムで設定さ
れたスタックポインタまたは停止（ブレーク）要求中の
内部処理で使用されるスタックポインタがどこにあって
も割込み処理用のスタック用メモリ１３へのレジスタ待
避／復帰が可能となる。停止時の割込み処理でのスタッ
ク領域への書込み／読出しは評価用ＣＰＵ部２６から出
力されるスタックメモリ１３へのスタックライト信号ST
ACKWR ／スタックからのスタックリード信号STACKRD が
使用される。評価用ＣＰＵ部２６はマイクロコンピュー
タが通常備える割込処理手段２６ｄを内蔵している。

【００２９】エミュレーションメモリ２３、デバッグメ
モリ２４、スタック用メモリ１３は、夫々アドレスバ
ス、データバス及びコントロール信号バスに接続されて
いる。評価用ＣＰＵ部２６が、いずれのメモリをアクセ
スするかは、メモリ選択部１４に入力されるメモリ切換
信号ｄによって決定される。メモリ切換信号ｄは、ホス
トコンピュータ１から発せられる指令に対応してインサ
ーキットエミュレータ２の動作モードを制御する制御用
ＣＰＵ部２２から供給される。

【００３０】上述したブレーク制御部２５がブレーク条
件の満足を検出して実行停止要求信号ｃを出力すると、
評価用ＣＰＵ部２６は停止しているか、デバックメモリ
１３内の内部処理プログラムを実行しているが、ＣＰＵ
停止時あるいは内部処理プログラム実行中の割込み発生
を制御する制御回路２６ｂで選択された、内部タイマ２
６ａの出力による内部割込み、あるいは、外部割込みが
発生すると割込みアクノリッジ信号をフリップフロップ
回路１５に出力する。いずれの出力を選択するかは制御
用ＣＰＵ部２２から供給される割込選択信号によって設
定される。なお、応用プログラムの実行中には、ＣＰＵ
停止時の割込み発生制御回路２６ｂは全ての割込み信号
が選択されるようになっている。フリップフロップ回路
１５にラッチされたアクノリッジ信号はＣＰＵ内の割込
処理手段２６ｄへの実行要求信号として、ＯＲゲート１
６を介して評価用ＣＰＵ部２６に出力される。なお、Ｏ
Ｒゲート１６の他方の入力端子には、制御用ＣＰＵ部２
２から割込処理プログラムを実行すべきラン要求信号が
供給可能である。ユーザはホストコンピュータ１を介し
て制御用ＣＰＵ部２２にラン要求信号を出力させ、任意
のときに割込処理プログラムを実行させることが出来
る。ＯＲゲート１６の信号に応答して評価用ＣＰＵ部２
６の割込処理機能（手段）は割込み処理を開始する。こ
のとき、フリップフロップ１５の出力信号はメモリ選択
部１４にも出力される。これにより、エミュレーション
メモリ２３が選択され、割込み処理プログラムが読出可
能となる。評価用ＣＰＵ部２６はユーザが作成した割込
み処理プログラムを実行すべく、割込処理を行う。スタ
ックポインタにアクセスするときのみ、評価用ＣＰＵ部
２６が出力するスタックリードSTACKRD 、スタックライ
ト信号STACKWR がＯＲゲート１７を介してメモリ選択部
１４に与えられ、スタック用メモリ１３が選択される。
メモリ選択部１４は、前述したようにメモリ切換信号ｄ
によってメモリの選択を行うが、ブレーク時の割込みア
クノリッジ信号の発生に対応する評価用ＣＰＵ部２６の
実行ステップでは、スタック用メモリ１３への書込み／
読出し動作以外はエミュレーションメモリ２３を選択す
る。

【００３１】また、評価用ＣＰＵ部２６内のＲＥＴＩ検
出部２６ｃは、割込処理期間中評価用ＣＰＵ部２６が内
部の命令デコーダ２６ｅにフェッチする命令をモニタし
ている。そして、命令デコーダ２６ｅが割込処理からの
復帰命令「ＲＥＴＩ」をフェッチしたことを検出する
と、割込み終了信号をフリップフロップ回路１５に出力
して割込み要求のラッチを解除する。評価用ＣＰＵ１４
は「ＲＥＴＩ」命令を実行して、スタック用メモリ１３
に待避させた割込発生直前の内部のプログラムカウンタ
の値等の演算処理パラメータを読出し、プログラムカウ
ンタ等の値を割込みが発生する前の値に戻す。これと同
時に割込み要求信号のフリップフロップ１５によるラッ
チが解除され、メモリ選択部１４が再びエミュレーショ
ンメモリ２３からデバッグメモリ２４に選択を切換える
ことにより、評価用ＣＰＵ部２６が割込み要求前のイン
サーキットエミュレータプログラム等の処理を再開す
る。

【００３２】こうして、評価用ＣＰＵ部２６が応用プロ
グラムの実行を停止しているときに割込みが発生する
と、フリップフロップ１５が割込みアクノリッジ信号を
ラッチし、このラッチ信号を評価用ＣＰＵ部２６への実
行要求信号として使用する。評価用ＣＰＵ部２６は、実
行要求信号に応答して、演算用内部レジスタの演算パラ
メータをスタック用メモリに待避し、エミュレーション
メモリ２３の特定のメモリ番地へ一旦ジャンプする。そ
こから始る割込処理プログラムを実行する。この割込処
理プログラムの実行により、評価用ＣＰＵ部２６のポー
トに所定値（制御が停止しているユーザシステム３にと
って安全な値）をセットする。上記フリップフロップは
命令デコーダ２１から出力される割込プログラムからの
別途用意された復帰命令ＲＥＴＩの検出信号でクリアさ
れる。これにより評価用ＣＰＵ部２６はＲＥＴＩ命令実
行後、待避した演算パラメータをスタック用メモリ１３
から演算用内部レジスタに戻し、デバッグプログラムの
実行（内部処理）に戻る。

【００３３】

【発明の効果】以上説明したように、本発明のデバッグ
装置によれば、応用プログラムの実行を停止する条件を
満たして評価用ＣＰＵが停止する際に、ユーザが予め設
定した出力状態が評価用ＣＰＵの出力ポート、あるいは
出力ポートを含む入出力ポートに設定されるので、ブレ
ークによって出力が不定となり、デバッグ装置に接続さ
れたユーザシステムに不具合な出力が供給され続けると
いう状態を回避することが可能となる。

【００３４】更に、第１の発明では、評価用ＣＰＵが応
用プログラムの実行中であるときにも制御用ＣＰＵによ
って強制的にユーザ設定値を出力させることが出来る。
また、第２の発明によれば、応用プログラムの実行停止
時にユーザが定義した割込処理プログラムを実行するこ
とが可能となる。この割込処理プログラムは、応用プロ
グラムとは別途の領域に格納されるので、応用プログラ
ム内にデバックを支援するためのコードを追加記述した
場合に比して、このコードの書込みによる不要なバグの
発生が防止され、その分デバッグ時間の短縮が可能とな
る。そして、デバッグが終了したソフトウェアをそのま
ま量産段階のプログラムとして使用することが出来ると
いう大きな利点がある。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示すブロック図であ
る。

【図２】本発明の第２の実施例を示すブロック図であ
る。

【図３】従来のデバッグ装置の例を示すブロック図であ
る。

【符号の説明】

１ ホストコンピュータ ２ インサーキットエミュレータ ３ ユーザシステム １３ スタック用メモリ ２２ 制御用ＣＰＵ部 ２３ エミュレーションメモリ ２４ デバッグメモリ ２５ ブレーク制御部 ２６ 評価用ＣＰＵ部

───────────────────────────────────────────────────── フロントページの続き (72)発明者 山 田 一 郎 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会社内

Claims (4)

【特許請求の範囲】
1. 【請求項１】電気装置の制御をマイクロコンピュータに
   実行させる応用プログラムのデバッグ作業を支援するデ
   バッグ装置であって、 前記電気装置を出力ポートに接続して前記応用プログラ
   ムを実行する評価用マイクロコンピュータと、 前記評価用マイクロコンピュータが予め定められたプロ
   グラムステップを実行したときに前記評価用マイクロコ
   ンピュータに実行停止指令信号を供給するブレーク制御
   部と、 前記応用プログラムとは別途に入力された前記電気装置
   への制御信号を保持する信号保持手段と、 前記実行停止指令信号の不存在に応答して前記評価用マ
   イクロコンピュータの出力を前記電気装置に中継し、前
   記実行停止指令信号の存在に応答して前記信号保持手段
   の出力を前記電気装置に中継する出力切換部と、 を備えることを特徴とするデバッグ装置。
2. 【請求項２】前記信号保持手段が保持する前記制御信号
   は、前記電気装置の動作を停止させる信号である、こと
   を特徴とする請求項１記載のデバッグ装置。
3. 【請求項３】電気装置の制御をマイクロコンピュータに
   実行させる応用プログラムのデバッグ作業を支援するデ
   バッグ装置であって、 前記応用プログラム及び前記電気装置を特定の状態に制
   御する割込処理プログラムを別々の領域に格納する第１
   のメモリと、 前記デバッグ作業を支援する装置の内部動作を制御する
   内部制御プログラムを格納する第２のメモリと、 前記電気装置を出力ポートに接続して前記応用プログラ
   ム及び前記内部処理プログラムを時分割的に実行する評
   価用マイクロコンピュータと、 前記評価用マイクロコンピュータの外部に設けられるス
   タック用メモリと、 前記評価用マイクロコンピュータが実行を停止している
   ときあるいは前記内部処理プログラムを実行していると
   きに、割込信号を発生する割込発生手段と、 前記割込信号の発生に応答して前記評価用マイクロコン
   ピュータの内部処理プログラムの実行を中断させ、前記
   評価用マイクロコンピュータの演算処理パラメータを前
   記スタック用メモリに待避させて前記割込処理プログラ
   ムを実行させる割込処理実行手段と、 を備えることを特徴とするデバッグ装置。
4. 【請求項４】前記割込処理プログラムは、前記電気装置
   の動作を停止させるプログラムである、 ことを特徴とする請求項３記載のデバッグ装置。