JPH07297705A - 出力バッファ回路 - Google Patents
出力バッファ回路Info
- Publication number
- JPH07297705A JPH07297705A JP6089463A JP8946394A JPH07297705A JP H07297705 A JPH07297705 A JP H07297705A JP 6089463 A JP6089463 A JP 6089463A JP 8946394 A JP8946394 A JP 8946394A JP H07297705 A JPH07297705 A JP H07297705A
- Authority
- JP
- Japan
- Prior art keywords
- output
- buffer circuit
- transistor
- output buffer
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018585—Coupling arrangements; Interface arrangements using field effect transistors only programmable
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Dram (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 ２種類のインタフェースに対応できるととも
にチップ面積を小さくすることができる出力バッファ回
路を提供する。 【構成】 ＬＶＴＴＬ対応時、スイッチＳＷ１をオン
し、スイッチＳＷ２をオフする。また、スイッチＳＷ３
によりトランジスタＱ３のゲートに出力用グランド電圧
ＶSSＱを供給する。この結果、トランジスタＱ１および
Ｑ２が直列に出力用電源電圧ＶCCＱと出力用グランド電
圧ＶSSＱとの間に配置され、ＬＶＴＴＬ対応の出力バッ
ファ回路となる。一方、ＧＴＬ対応時、スイッチＳＷ１
をオフし、スイッチＳＷ２をオンする。また、スイッチ
ＳＷ３によりトランジスタＱ３のゲートに入力信号φ２
を入力する。この結果、トランジスタＱ２およびＱ３が
並列に配置され、オープンドレインの構成となり、ＧＴ
Ｌ対応の出力バッファ回路として使用できる。
にチップ面積を小さくすることができる出力バッファ回
路を提供する。 【構成】 ＬＶＴＴＬ対応時、スイッチＳＷ１をオン
し、スイッチＳＷ２をオフする。また、スイッチＳＷ３
によりトランジスタＱ３のゲートに出力用グランド電圧
ＶSSＱを供給する。この結果、トランジスタＱ１および
Ｑ２が直列に出力用電源電圧ＶCCＱと出力用グランド電
圧ＶSSＱとの間に配置され、ＬＶＴＴＬ対応の出力バッ
ファ回路となる。一方、ＧＴＬ対応時、スイッチＳＷ１
をオフし、スイッチＳＷ２をオンする。また、スイッチ
ＳＷ３によりトランジスタＱ３のゲートに入力信号φ２
を入力する。この結果、トランジスタＱ２およびＱ３が
並列に配置され、オープンドレインの構成となり、ＧＴ
Ｌ対応の出力バッファ回路として使用できる。
Description
【０００１】
【産業上の利用分野】本発明は、複数のインタフェース
に対応可能な出力バッファ回路であって、特に、メモリ
集積回路装置等に使用される出力バッファ回路に関する
ものである。
に対応可能な出力バッファ回路であって、特に、メモリ
集積回路装置等に使用される出力バッファ回路に関する
ものである。
【０００２】
【従来の技術】従来、メモリ用の半導体集積回路装置の
インタフェース規格としてＴＴＬ（Transistor-Transis
tor Logic ）が主に用いられてきた。ＴＴＬレベルは、
論理“１”に対して２．４Ｖ以上の入出力、論理“０”
に対して０．８Ｖ以下の入力および０．４Ｖ以下の出力
と定められている。しかしながら、半導体装置に用いら
れる電源の低電圧化（たとえば、５．０Ｖ→３．３Ｖ）
に伴い、ＴＴＬを低電圧化したＬＶＴＴＬ（Low Voltag
e TTL ）が使用されるようになってきた。ＬＶＴＴＬの
場合、信号のレベルの規定が判定レベル（ＡＣスペッ
ク）と信号が到達する最終レベル（ＤＣスペック）に区
別される。ＡＣスペックでは、論理“１”に対して２．
０Ｖ以上の入出力、論理“０”に対して０．８Ｖ以下の
入出力が定められている。また、ＤＣスペックでは、論
理“１”に対して２．４Ｖ以上の入出力、論理“０”に
対して０．８Ｖ以下の入力および０．４Ｖ以下の出力と
定められている。
インタフェース規格としてＴＴＬ（Transistor-Transis
tor Logic ）が主に用いられてきた。ＴＴＬレベルは、
論理“１”に対して２．４Ｖ以上の入出力、論理“０”
に対して０．８Ｖ以下の入力および０．４Ｖ以下の出力
と定められている。しかしながら、半導体装置に用いら
れる電源の低電圧化（たとえば、５．０Ｖ→３．３Ｖ）
に伴い、ＴＴＬを低電圧化したＬＶＴＴＬ（Low Voltag
e TTL ）が使用されるようになってきた。ＬＶＴＴＬの
場合、信号のレベルの規定が判定レベル（ＡＣスペッ
ク）と信号が到達する最終レベル（ＤＣスペック）に区
別される。ＡＣスペックでは、論理“１”に対して２．
０Ｖ以上の入出力、論理“０”に対して０．８Ｖ以下の
入出力が定められている。また、ＤＣスペックでは、論
理“１”に対して２．４Ｖ以上の入出力、論理“０”に
対して０．８Ｖ以下の入力および０．４Ｖ以下の出力と
定められている。
【０００３】以下、従来のＴＴＬおよびＬＶＴＴＬイン
タフェース用出力バッファ回路について図面を参照しな
がら説明する。図１０は、従来のＴＴＬおよびＬＶＴＴ
Ｌインタフェース用出力バッファ回路の構成を示す回路
図である。
タフェース用出力バッファ回路について図面を参照しな
がら説明する。図１０は、従来のＴＴＬおよびＬＶＴＴ
Ｌインタフェース用出力バッファ回路の構成を示す回路
図である。
【０００４】図１０を参照して、出力バッファ回路は、
ｎチャネルＭＯＳトランジスタＱ５１、Ｑ５２を含む。
トランジスタＱ５１およびＱ５２は直列に接続される。
トランジスタＱ５１の一端は出力用電源電圧ＶCCＱと接
続される。トランジスタＱ５１のゲートには入力信号φ
１が入力される。トランジスタＱ５２の一端は出力用グ
ランド電圧ＶSSＱと接続される。トランジスタＱ５２の
ゲートには、入力信号φ２が入力される。トランジスタ
Ｑ５１とトランジスタＱ５２の接続点から出力信号ＤＱ
が出力される。
ｎチャネルＭＯＳトランジスタＱ５１、Ｑ５２を含む。
トランジスタＱ５１およびＱ５２は直列に接続される。
トランジスタＱ５１の一端は出力用電源電圧ＶCCＱと接
続される。トランジスタＱ５１のゲートには入力信号φ
１が入力される。トランジスタＱ５２の一端は出力用グ
ランド電圧ＶSSＱと接続される。トランジスタＱ５２の
ゲートには、入力信号φ２が入力される。トランジスタ
Ｑ５１とトランジスタＱ５２の接続点から出力信号ＤＱ
が出力される。
【０００５】次に、上記のように構成された出力バッフ
ァ回路の動作について説明する。図１１は、図１０に示
す出力バッファ回路の動作を説明するためのタイミング
チャートである。
ァ回路の動作について説明する。図１１は、図１０に示
す出力バッファ回路の動作を説明するためのタイミング
チャートである。
【０００６】図１１を参照して、入力信号φ１およびφ
２が出力用グランド電圧ＶSSＱレベルのとき、トランジ
スタＱ５１およびＱ５２はオフし、出力信号ＤＱは高抵
抗状態（ハイインピーダンス状態）となる。入力信号φ
１が出力用電源電圧ＶCCＱレベルでかつ入力信号φ２が
出力用グランド電圧ＶSSＱであるとき、トランジスタＱ
５１がオンし、トランジスタＱ５２がオフする。したが
って、出力信号ＤＱは（ＶCCＱ−Ｖｔｈ）レベルで出力
され、論理“１”を示す状態となる。ここで、Ｖｔｈは
トランジスタＱ５１のしきい値電圧である。次に、入力
信号φ１が出力用グランド電圧ＶCCＱでかつ入力信号φ
２のレベルが出力用電源電圧ＶCCＱであるとき、トラン
ジスタＱ５１はオフし、トランジスタＱ５２はオンす
る。したがって、出力信号ＤＱは出力用グランド電圧Ｖ
SSＱレベルで出力され、論理“０”の状態を示す。以上
の動作により、入力信号φ１およびφ２のレベルに応じ
て３つの状態で出力信号ＤＱが出力される。
２が出力用グランド電圧ＶSSＱレベルのとき、トランジ
スタＱ５１およびＱ５２はオフし、出力信号ＤＱは高抵
抗状態（ハイインピーダンス状態）となる。入力信号φ
１が出力用電源電圧ＶCCＱレベルでかつ入力信号φ２が
出力用グランド電圧ＶSSＱであるとき、トランジスタＱ
５１がオンし、トランジスタＱ５２がオフする。したが
って、出力信号ＤＱは（ＶCCＱ−Ｖｔｈ）レベルで出力
され、論理“１”を示す状態となる。ここで、Ｖｔｈは
トランジスタＱ５１のしきい値電圧である。次に、入力
信号φ１が出力用グランド電圧ＶCCＱでかつ入力信号φ
２のレベルが出力用電源電圧ＶCCＱであるとき、トラン
ジスタＱ５１はオフし、トランジスタＱ５２はオンす
る。したがって、出力信号ＤＱは出力用グランド電圧Ｖ
SSＱレベルで出力され、論理“０”の状態を示す。以上
の動作により、入力信号φ１およびφ２のレベルに応じ
て３つの状態で出力信号ＤＱが出力される。
【０００７】しかしながら、近年のマイクロプロセッサ
の動作周波数の上昇に伴い、周辺供給の動作速度も向上
する必要が生じている。このため、上記のＴＴＬ、ＬＶ
ＴＴＬインタフェース用の出力バッファ回路の動作速度
が限界に近づいてきている。たとえば、１００ｐＦ程度
の負荷容量を２．４Ｖ／０．４Ｖに充放電する際の遅延
時間が、要求されるアクセスタイムを超過させてしまう
という問題が生じている。また、高速にスイッチングす
ることに起因する出力信号のオーバーシュート、アンダ
ーシュート、およびリンギング等により出力波形が歪
み、判定レベルを下回ってしまい誤った判定を行なうと
いう問題点等がクローズアップされている。このため、
近年では、信号振幅が１Ｖ以下の高速インタフェースで
あるＧＴＬ（Gunnig Transceiver Logic）が出力バッフ
ァ回路として使用されるようになってきている。以下、
上記のＧＴＬインタフェース用出力バッファ回路につい
て図面を参照しながら説明する。図１２は、従来のＧＴ
Ｌインタフェース用出力バッファ回路の構成を示す回路
図である。
の動作周波数の上昇に伴い、周辺供給の動作速度も向上
する必要が生じている。このため、上記のＴＴＬ、ＬＶ
ＴＴＬインタフェース用の出力バッファ回路の動作速度
が限界に近づいてきている。たとえば、１００ｐＦ程度
の負荷容量を２．４Ｖ／０．４Ｖに充放電する際の遅延
時間が、要求されるアクセスタイムを超過させてしまう
という問題が生じている。また、高速にスイッチングす
ることに起因する出力信号のオーバーシュート、アンダ
ーシュート、およびリンギング等により出力波形が歪
み、判定レベルを下回ってしまい誤った判定を行なうと
いう問題点等がクローズアップされている。このため、
近年では、信号振幅が１Ｖ以下の高速インタフェースで
あるＧＴＬ（Gunnig Transceiver Logic）が出力バッフ
ァ回路として使用されるようになってきている。以下、
上記のＧＴＬインタフェース用出力バッファ回路につい
て図面を参照しながら説明する。図１２は、従来のＧＴ
Ｌインタフェース用出力バッファ回路の構成を示す回路
図である。
【０００８】図１２を参照して、出力バッファ回路は、
オープンドレインのｎチャネルＭＯＳトランジスタＱ５
３を含む。トランジスタＱ５３のゲートには入力信号φ
３が入力される。トランジスタＱ５３の一端は出力用グ
ランド電圧ＶSSＱと接続される。トランジスタＱ５３の
ドレインから出力信号ＤＱが出力される。
オープンドレインのｎチャネルＭＯＳトランジスタＱ５
３を含む。トランジスタＱ５３のゲートには入力信号φ
３が入力される。トランジスタＱ５３の一端は出力用グ
ランド電圧ＶSSＱと接続される。トランジスタＱ５３の
ドレインから出力信号ＤＱが出力される。
【０００９】入力信号φ３が“Ｈ”レベルのとき、トラ
ンジスタＱ５３はオンし、出力信号ＤＱは出力用グラン
ド電圧ＶSSＱレベルで出力され、論理“０”の状態とな
る。入力信号φ３が“Ｌ”のレベルの場合、トランジス
タＱ５３はオフし、出力信号ＤＱはハイインピーダンス
状態となる。
ンジスタＱ５３はオンし、出力信号ＤＱは出力用グラン
ド電圧ＶSSＱレベルで出力され、論理“０”の状態とな
る。入力信号φ３が“Ｌ”のレベルの場合、トランジス
タＱ５３はオフし、出力信号ＤＱはハイインピーダンス
状態となる。
【００１０】次に、上記の出力バッファ回路を用いたシ
ステムについて説明する。図１３は、図１２に示す出力
バッファ回路を用いたシステムの構成を示す図である。
ステムについて説明する。図１３は、図１２に示す出力
バッファ回路を用いたシステムの構成を示す図である。
【００１１】図１３を参照して、出力バッファ回路を用
いたシステムは、抵抗Ｒ５１、Ｒ５２、ｎチャネルＭＯ
ＳトランジスタＱ５４〜Ｑ５６、差動増幅器Ｃ５１〜Ｃ
５３、論理回路５１〜５３を含む。図１３では、５０Ω
の抵抗を介して１．２Ｖの電圧ＶＴＴに終端された配線
に３つの論理回路５１〜５３が接続されている。オープ
ンドレインのｎチャネルＭＯＳトランジスタＱ５４〜Ｑ
５６がドライバとなり、差動増幅器Ｃ５１〜Ｃ５３がレ
シーバとなる。各差動増幅器Ｃ５１〜Ｃ５３の一方の入
力端子には０．８Ｖの参照電圧ＶＲＥＦが入力されてい
る。トランジスタＱ５４〜Ｑ５６の駆動電流は約−４０
ｍＡである。
いたシステムは、抵抗Ｒ５１、Ｒ５２、ｎチャネルＭＯ
ＳトランジスタＱ５４〜Ｑ５６、差動増幅器Ｃ５１〜Ｃ
５３、論理回路５１〜５３を含む。図１３では、５０Ω
の抵抗を介して１．２Ｖの電圧ＶＴＴに終端された配線
に３つの論理回路５１〜５３が接続されている。オープ
ンドレインのｎチャネルＭＯＳトランジスタＱ５４〜Ｑ
５６がドライバとなり、差動増幅器Ｃ５１〜Ｃ５３がレ
シーバとなる。各差動増幅器Ｃ５１〜Ｃ５３の一方の入
力端子には０．８Ｖの参照電圧ＶＲＥＦが入力されてい
る。トランジスタＱ５４〜Ｑ５６の駆動電流は約−４０
ｍＡである。
【００１２】論理回路５１〜５３から論理“０”の出力
信号が出力された場合、トランジスタＱ５４〜Ｑ５６は
オンする。このとき、トランジスタＱ５４〜Ｑ５６の駆
動電流が終端抵抗Ｒ５１、Ｒ５２を流れることによって
生じる電圧降下により１Ｖ以下の信号振幅が得られる。
論理回路５１〜５３から論理“１”の出力信号が出力さ
れた場合、トランジスタＱ５４〜Ｑ５６はオフとなる。
したがって、出力信号のレベルは電圧ＶＴＴとなる。差
動増幅器Ｃ５１〜Ｃ５３は微小電圧の入力信号と参照電
圧ＶＲＥＦとを比較増幅し、論理回路５１〜５３へ増幅
した信号を入力する。
信号が出力された場合、トランジスタＱ５４〜Ｑ５６は
オンする。このとき、トランジスタＱ５４〜Ｑ５６の駆
動電流が終端抵抗Ｒ５１、Ｒ５２を流れることによって
生じる電圧降下により１Ｖ以下の信号振幅が得られる。
論理回路５１〜５３から論理“１”の出力信号が出力さ
れた場合、トランジスタＱ５４〜Ｑ５６はオフとなる。
したがって、出力信号のレベルは電圧ＶＴＴとなる。差
動増幅器Ｃ５１〜Ｃ５３は微小電圧の入力信号と参照電
圧ＶＲＥＦとを比較増幅し、論理回路５１〜５３へ増幅
した信号を入力する。
【００１３】上記のＧＴＬの規定では、出力レベルは、
論理“０”に対して０．４Ｖ以下の値をとり、論理
“１”に対してＶＴＴ＝１．２Ｖの値をとる。一方、入
力レベルは、論理“０”に対してＶＲＥＦ−５０（ｍ
Ｖ）＝０．７５（Ｖ）以下の値をとり、論理“１”に対
してはＶＲＥＦ＋５０（ｍＶ）＝０．８５（Ｖ）以上の
値をとる。
論理“０”に対して０．４Ｖ以下の値をとり、論理
“１”に対してＶＴＴ＝１．２Ｖの値をとる。一方、入
力レベルは、論理“０”に対してＶＲＥＦ−５０（ｍ
Ｖ）＝０．７５（Ｖ）以下の値をとり、論理“１”に対
してはＶＲＥＦ＋５０（ｍＶ）＝０．８５（Ｖ）以上の
値をとる。
【００１４】上記のＧＴＬインタフェースの利点として
は以下の点が挙げられる。まず、配線、終端抵抗、およ
びドライバトランジスタのインピーダンスが同程度に規
定されているため、出力信号の反射が起こりにくい。ま
た、信号振幅が小さいため配線の負荷容量が多くても、
ＴＴＬインタフェースに比べて充放電電流が増加しな
い。
は以下の点が挙げられる。まず、配線、終端抵抗、およ
びドライバトランジスタのインピーダンスが同程度に規
定されているため、出力信号の反射が起こりにくい。ま
た、信号振幅が小さいため配線の負荷容量が多くても、
ＴＴＬインタフェースに比べて充放電電流が増加しな
い。
【００１５】ところで、インタフェースとしてＬＶＴＴ
ＬまたはＧＴＬのどちらを採用するかは、単にデバイス
側の都合で決められることではなく、たとえば、ＤＲＡ
Ｍ（ダイナミックランダムアクセスメモリ）を使用する
システムの目標性能および価格設定等によって決められ
る。特に、過渡期においては、複数のインタフェースを
含むシステムが混在する。したがって、システムに使用
されるデバイスも複数のインタフェースに対応した出力
バッファ回路を備えておく必要がある。この結果、ＬＶ
ＴＴＬおよびＧＴＬの両方のインタフェースに対応する
ためには、図１０および図１２に示した２種類の出力バ
ッファ回路をデバイス内部に用意しておかなければなら
ない。
ＬまたはＧＴＬのどちらを採用するかは、単にデバイス
側の都合で決められることではなく、たとえば、ＤＲＡ
Ｍ（ダイナミックランダムアクセスメモリ）を使用する
システムの目標性能および価格設定等によって決められ
る。特に、過渡期においては、複数のインタフェースを
含むシステムが混在する。したがって、システムに使用
されるデバイスも複数のインタフェースに対応した出力
バッファ回路を備えておく必要がある。この結果、ＬＶ
ＴＴＬおよびＧＴＬの両方のインタフェースに対応する
ためには、図１０および図１２に示した２種類の出力バ
ッファ回路をデバイス内部に用意しておかなければなら
ない。
【００１６】
【発明が解決しようとする課題】上記のように、２種類
の出力バッファ回路を内部に具備する場合、ＧＴＬでは
駆動電流が４０ｍＡと規定されておりＧＴＬに用いるト
ランジスタのプルダウン能力は、ＬＶＴＴＬのトランジ
スタのプルダウン能力より大きくしなければならない。
たとえば、ＬＶＴＴＬ用に用いられるトランジスタＱ５
１およびＱ５２のゲート幅を４００μｍとし、ＧＴＬ用
に用いられるトランジスタＱ５３のゲート幅を８００μ
ｍとする必要がある。上記のような各トランジスタをＬ
ＶＴＴＬおよびＧＴＬ用として２種類の出力バッファ回
路を内部に備える場合、チップ面積が著しく大きくなっ
てしまうという問題点があった。
の出力バッファ回路を内部に具備する場合、ＧＴＬでは
駆動電流が４０ｍＡと規定されておりＧＴＬに用いるト
ランジスタのプルダウン能力は、ＬＶＴＴＬのトランジ
スタのプルダウン能力より大きくしなければならない。
たとえば、ＬＶＴＴＬ用に用いられるトランジスタＱ５
１およびＱ５２のゲート幅を４００μｍとし、ＧＴＬ用
に用いられるトランジスタＱ５３のゲート幅を８００μ
ｍとする必要がある。上記のような各トランジスタをＬ
ＶＴＴＬおよびＧＴＬ用として２種類の出力バッファ回
路を内部に備える場合、チップ面積が著しく大きくなっ
てしまうという問題点があった。
【００１７】本発明は、上記課題を解決するためのもの
であって、２種類のインタフェースに対応できるととも
にチップ面積を小さくすることができる出力バッファ回
路を提供することを目的とする。
であって、２種類のインタフェースに対応できるととも
にチップ面積を小さくすることができる出力バッファ回
路を提供することを目的とする。
【００１８】
【課題を解決するための手段】請求項１記載の出力バッ
ファ回路は、第１または第２のインタフェース用に使用
される出力バッファ回路であって、第１の電源電圧と接
続される第１の出力トランジスタと、第１の出力トラン
ジスタと接続される第２の出力トランジスタと、第１の
インタフェース用に使用する場合、第２の出力トランジ
スタを第２の電源電圧と接続し、第２のインタフェース
用に使用する場合、第２の出力トランジスタを第１の電
源電圧と接続する接続手段とを含む。
ファ回路は、第１または第２のインタフェース用に使用
される出力バッファ回路であって、第１の電源電圧と接
続される第１の出力トランジスタと、第１の出力トラン
ジスタと接続される第２の出力トランジスタと、第１の
インタフェース用に使用する場合、第２の出力トランジ
スタを第２の電源電圧と接続し、第２のインタフェース
用に使用する場合、第２の出力トランジスタを第１の電
源電圧と接続する接続手段とを含む。
【００１９】請求項２記載の出力バッファ回路は、請求
項１記載の出力バッファ回路の構成に加え、さらに、第
１および第２のインタフェースのうち一方を選択するた
めの選択信号を出力する選択信号出力手段を含み、上記
接続手段は、選択信号に応じて第１および第２の電源電
圧のうち一方と第２の出力トランジスタとを接続する。
項１記載の出力バッファ回路の構成に加え、さらに、第
１および第２のインタフェースのうち一方を選択するた
めの選択信号を出力する選択信号出力手段を含み、上記
接続手段は、選択信号に応じて第１および第２の電源電
圧のうち一方と第２の出力トランジスタとを接続する。
【００２０】請求項３記載の出力バッファ回路は、請求
項２記載の出力バッファ回路の構成に加え、さらに、第
１および第２のインタフェースのうち一方を選択するた
めの選択用電圧が供給されるパッドを含み、上記選択信
号出力手段は、パッドを介して入力された選択用電圧に
応じた選択信号を出力する。
項２記載の出力バッファ回路の構成に加え、さらに、第
１および第２のインタフェースのうち一方を選択するた
めの選択用電圧が供給されるパッドを含み、上記選択信
号出力手段は、パッドを介して入力された選択用電圧に
応じた選択信号を出力する。
【００２１】請求項４記載の出力バッファ回路は、請求
項１記載の出力バッファ回路の構成に加え、上記接続手
段は、所定の配線を含む。
項１記載の出力バッファ回路の構成に加え、上記接続手
段は、所定の配線を含む。
【００２２】請求項５記載の出力バッファ回路は、第１
または第２のインタフェース用に使用される出力バッフ
ァ回路であって、第１の電源電圧と接続される第１の出
力トランジスタと、第１のインタフェース用に使用する
場合、第２の電源電圧が供給され、第２のインタフェー
ス用に使用する場合、第１の電源電圧が供給されるパッ
ドと、第１の出力トランジスタとパッドとの間に接続さ
れる第２の出力トランジスタとを含む。
または第２のインタフェース用に使用される出力バッフ
ァ回路であって、第１の電源電圧と接続される第１の出
力トランジスタと、第１のインタフェース用に使用する
場合、第２の電源電圧が供給され、第２のインタフェー
ス用に使用する場合、第１の電源電圧が供給されるパッ
ドと、第１の出力トランジスタとパッドとの間に接続さ
れる第２の出力トランジスタとを含む。
【００２３】請求項６記載の出力バッファ回路は、請求
項５記載の出力バッファ回路の構成に加え、さらに、パ
ッドに供給される電圧のレベルに応じて、第１および第
２の出力トランジスタのゲートに入力される入力信号を
制御する制御手段を含む。
項５記載の出力バッファ回路の構成に加え、さらに、パ
ッドに供給される電圧のレベルに応じて、第１および第
２の出力トランジスタのゲートに入力される入力信号を
制御する制御手段を含む。
【００２４】請求項７記載の出力バッファ回路は、第１
または第２のインタフェース用に使用される出力バッフ
ァ回路であって、第１のプルダウン用出力トランジスタ
と、第２のプルダウン用出力トランジスタと、第１のプ
ルアップ用出力トランジスタとを含み、第１のインタフ
ェース用に使用する場合、第１のプルダウン用出力トラ
ンジスタと第１のプルアップ用出力トランジスタとを直
列に接続し、第２のインタフェース用に使用する場合、
第１のプルダウン用出力トランジスタと第２のプルダウ
ン用出力トランジスタとを並列に接続する配線とを含
む。
または第２のインタフェース用に使用される出力バッフ
ァ回路であって、第１のプルダウン用出力トランジスタ
と、第２のプルダウン用出力トランジスタと、第１のプ
ルアップ用出力トランジスタとを含み、第１のインタフ
ェース用に使用する場合、第１のプルダウン用出力トラ
ンジスタと第１のプルアップ用出力トランジスタとを直
列に接続し、第２のインタフェース用に使用する場合、
第１のプルダウン用出力トランジスタと第２のプルダウ
ン用出力トランジスタとを並列に接続する配線とを含
む。
【００２５】
【作用】請求項１記載の出力バッファ回路においては、
第１のインタフェース用に使用する場合、第１の出力ト
ランジスタと第２の出力トランジスタとが第１の電源電
圧と第２の電源電圧との間に直列に接続され、第２のイ
ンタフェース用に使用することができ、第２のインタフ
ェース用に使用する場合、第１および第２の出力トラン
ジスタが並列に接続され、各出力トランジスタの一端は
第１電源電圧と接続され、第２のインタフェース用に使
用することができる。したがって、第１および第２の出
力トランジスタを第１および第２のインタフェース用と
して共用することができ、出力バッファ回路が備えられ
るチップの面積を小さくすることが可能となる。
第１のインタフェース用に使用する場合、第１の出力ト
ランジスタと第２の出力トランジスタとが第１の電源電
圧と第２の電源電圧との間に直列に接続され、第２のイ
ンタフェース用に使用することができ、第２のインタフ
ェース用に使用する場合、第１および第２の出力トラン
ジスタが並列に接続され、各出力トランジスタの一端は
第１電源電圧と接続され、第２のインタフェース用に使
用することができる。したがって、第１および第２の出
力トランジスタを第１および第２のインタフェース用と
して共用することができ、出力バッファ回路が備えられ
るチップの面積を小さくすることが可能となる。
【００２６】請求項２記載の出力バッファ回路において
は、請求項１記載の出力バッファ回路の作用に加え、選
択信号出力手段から出力される選択信号に応じて第１お
よび第２電源電圧のうち一方と第２の出力トランジスタ
とを接続することができるので、選択信号に応じて第１
および第２のインタフェース用として出力バッファ回路
を使い分けることが可能となる。
は、請求項１記載の出力バッファ回路の作用に加え、選
択信号出力手段から出力される選択信号に応じて第１お
よび第２電源電圧のうち一方と第２の出力トランジスタ
とを接続することができるので、選択信号に応じて第１
および第２のインタフェース用として出力バッファ回路
を使い分けることが可能となる。
【００２７】請求項３記載の出力バッファ回路において
は、請求項２記載の出力バッファ回路の作用に加え、パ
ッドから供給される選択用電圧に応じて選択信号が出力
されるので、パッドの選択用電圧を所定の電圧に設定す
ることにより、第１および第２のインタフェース用とし
て出力バッファ回路を使い分けることが可能となる。
は、請求項２記載の出力バッファ回路の作用に加え、パ
ッドから供給される選択用電圧に応じて選択信号が出力
されるので、パッドの選択用電圧を所定の電圧に設定す
ることにより、第１および第２のインタフェース用とし
て出力バッファ回路を使い分けることが可能となる。
【００２８】請求項４記載の出力バッファ回路において
は、請求項１記載の作用に加え、配線工程において形成
される所定の配線を接続手段として用いているので、接
続手段のチップ上の面積がさらに削減され、チップ面積
をさらに小さくすることが可能となる。
は、請求項１記載の作用に加え、配線工程において形成
される所定の配線を接続手段として用いているので、接
続手段のチップ上の面積がさらに削減され、チップ面積
をさらに小さくすることが可能となる。
【００２９】請求項５記載の出力バッファ回路において
は、パッドに供給する電圧を所定の電圧に設定すること
により、第１および第２の出力トランジスタを第１およ
び第２のインタフェース用として共用することができ、
出力バッファ回路が形成されるチップの面積を小さくす
ることが可能となる。
は、パッドに供給する電圧を所定の電圧に設定すること
により、第１および第２の出力トランジスタを第１およ
び第２のインタフェース用として共用することができ、
出力バッファ回路が形成されるチップの面積を小さくす
ることが可能となる。
【００３０】請求項６記載の出力バッファ回路において
は、請求項５記載の出力バッファ回路の作用に加え、パ
ッドに供給される電圧のレベルに応じて第１および第２
の出力トランジスタのゲートに入力される入力信号を制
御しているので、パッドに所定の電源電圧を供給するこ
とにより、第１および第２のインタフェースに応じた入
力信号を入力することができ、入力信号を制御する制御
手段の構成が簡略化される。
は、請求項５記載の出力バッファ回路の作用に加え、パ
ッドに供給される電圧のレベルに応じて第１および第２
の出力トランジスタのゲートに入力される入力信号を制
御しているので、パッドに所定の電源電圧を供給するこ
とにより、第１および第２のインタフェースに応じた入
力信号を入力することができ、入力信号を制御する制御
手段の構成が簡略化される。
【００３１】請求項７記載の出力バッファ回路において
は、配線により第１のインタフェース用に使用する場
合、配線工程において第１のプルダウン用トランジスタ
と第１のプルアップ用出力トランジスタとを直列に接続
し、第２のインタフェース用に使用する場合、第１のプ
ルダウン用出力トランジスタと第２のプルダウン用出力
トランジスタとを並列に接続するので、第１のプルダウ
ン用出力トランジスタが第１および第２のインタフェー
ス用として共用することができ、出力バッファ回路が形
成されるチップの面積を小さくすることが可能となる。
は、配線により第１のインタフェース用に使用する場
合、配線工程において第１のプルダウン用トランジスタ
と第１のプルアップ用出力トランジスタとを直列に接続
し、第２のインタフェース用に使用する場合、第１のプ
ルダウン用出力トランジスタと第２のプルダウン用出力
トランジスタとを並列に接続するので、第１のプルダウ
ン用出力トランジスタが第１および第２のインタフェー
ス用として共用することができ、出力バッファ回路が形
成されるチップの面積を小さくすることが可能となる。
【００３２】
【実施例】以下、本発明が適用される出力バッファ回路
について図面を参照しながら説明する。図１は、本発明
が適用される出力バッファ回路を用いたＳＤＲＡＭ（シ
ンクロナスダイナミックランダムアクセスメモリ）の構
成を示すブロック図である。本発明が適用される出力バ
ッファ回路は上記のＳＤＲＡＭにのみに用いられるもの
ではなく、２種類のインタフェースを使用する他の半導
体装置にも同様に適用することが可能である。
について図面を参照しながら説明する。図１は、本発明
が適用される出力バッファ回路を用いたＳＤＲＡＭ（シ
ンクロナスダイナミックランダムアクセスメモリ）の構
成を示すブロック図である。本発明が適用される出力バ
ッファ回路は上記のＳＤＲＡＭにのみに用いられるもの
ではなく、２種類のインタフェースを使用する他の半導
体装置にも同様に適用することが可能である。
【００３３】図１を参照して、ＳＤＲＡＭは、出力バッ
ファ、アレイ制御回路、入出力制御回路１、ロウデコー
ダ２、センスアンプ３、メモリアレイ４、コラムデコー
ダ５、プリアンプ６、出力データラッチ７、出力バッフ
ァ８を含む。
ファ、アレイ制御回路、入出力制御回路１、ロウデコー
ダ２、センスアンプ３、メモリアレイ４、コラムデコー
ダ５、プリアンプ６、出力データラッチ７、出力バッフ
ァ８を含む。
【００３４】入力バッファ、アレイ制御回路、入出力制
御回路１には、所定のクロック信号ＣＬＫ、ＣＫＥ、チ
ップセレクト信号／ＣＳ、ロウアドレスストローブ信号
／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、ラ
イトイネーブル信号／ＷＥ（“／”はローアクティブな
信号を示す）、ロウおよびカラムアドレスを示すアドレ
ス信号Address 、入力データＤＱＭ等が入力される。ア
ドレス信号Address のうちロウアドレス信号はロウデコ
ーダ２へ出力され、コラムアドレス信号はコラムデコー
ダ５へ出力される。
御回路１には、所定のクロック信号ＣＬＫ、ＣＫＥ、チ
ップセレクト信号／ＣＳ、ロウアドレスストローブ信号
／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、ラ
イトイネーブル信号／ＷＥ（“／”はローアクティブな
信号を示す）、ロウおよびカラムアドレスを示すアドレ
ス信号Address 、入力データＤＱＭ等が入力される。ア
ドレス信号Address のうちロウアドレス信号はロウデコ
ーダ２へ出力され、コラムアドレス信号はコラムデコー
ダ５へ出力される。
【００３５】ロウデコーダ２は、ロウアドレス信号に応
答してメモリアレイ４内の所定のワード線を選択し、コ
ラムデコーダ５は、コラムアドレス信号に応答して所定
のビット線対を選択する。選択されたワード線およびビ
ット線対に接続されるメモリセルのデータはセンスアン
プ３により増幅され、内部ＩＯ線を介してプリアンプ６
へ入力される。
答してメモリアレイ４内の所定のワード線を選択し、コ
ラムデコーダ５は、コラムアドレス信号に応答して所定
のビット線対を選択する。選択されたワード線およびビ
ット線対に接続されるメモリセルのデータはセンスアン
プ３により増幅され、内部ＩＯ線を介してプリアンプ６
へ入力される。
【００３６】プリアンプ６でデータはさらに増幅され、
リードデータバスを介して出力データラッチ７へ入力さ
れる。入力したデータは出力データラッチ７でラッチさ
れ、データが“Ｈ”のときは、出力バッファ８へ出力信
号φ１が“Ｈ”で出力され、出力信号φ２が“Ｌ”で出
力される。一方、データが“Ｌ”のときは出力信号φ１
が“Ｌ”で出力され、出力信号φ２が“Ｈ”で出力され
る。また、リード動作以外の場合は、出力信号φ１およ
びφ２ともに“Ｌ”で出力される。出力バッファ８は、
入力した出力信号φ１およびφ２のレベルに応じて所定
の出力信号をＤＱピンから外部へ出力する。
リードデータバスを介して出力データラッチ７へ入力さ
れる。入力したデータは出力データラッチ７でラッチさ
れ、データが“Ｈ”のときは、出力バッファ８へ出力信
号φ１が“Ｈ”で出力され、出力信号φ２が“Ｌ”で出
力される。一方、データが“Ｌ”のときは出力信号φ１
が“Ｌ”で出力され、出力信号φ２が“Ｈ”で出力され
る。また、リード動作以外の場合は、出力信号φ１およ
びφ２ともに“Ｌ”で出力される。出力バッファ８は、
入力した出力信号φ１およびφ２のレベルに応じて所定
の出力信号をＤＱピンから外部へ出力する。
【００３７】次に、図１に示す出力バッファに適用され
る本発明の第１の実施例の出力バッファ回路について図
面を参照しながら説明する。図２は、本発明の第１の実
施例の出力バッファ回路のＬＶＴＴＬ対応時の構成を示
す回路図であり、図３は、本発明の第１の実施例の出力
バッファ回路のＧＴＬ対応時の構成を示す回路図であ
る。
る本発明の第１の実施例の出力バッファ回路について図
面を参照しながら説明する。図２は、本発明の第１の実
施例の出力バッファ回路のＬＶＴＴＬ対応時の構成を示
す回路図であり、図３は、本発明の第１の実施例の出力
バッファ回路のＧＴＬ対応時の構成を示す回路図であ
る。
【００３８】図２および図３を参照して、出力バッファ
回路は、ｎチャネルＭＯＳトランジスタＱ１〜Ｑ３、ス
イッチＳＷ１〜ＳＷ３を含む。
回路は、ｎチャネルＭＯＳトランジスタＱ１〜Ｑ３、ス
イッチＳＷ１〜ＳＷ３を含む。
【００３９】トランジスタＱ１は、出力用電源電圧ＶCC
ＱおよびスイッチＳＷ１と接続される。トランジスタＱ
１のゲートには入力信号φ１が入力される。トランジス
タＱ２は、出力用グランド電圧ＶSSＱおよびスイッチＳ
Ｗ１と接続される。トランジスタＱ２のゲートには入力
信号φ２が入力される。トランジスタＱ３は、出力用グ
ランド電圧ＶSSＱ、およびスイッチＳＷ２を介してトラ
ンジスタＱ２と接続される。トランジスタＱ３のゲート
は、スイッチＳＷ３と接続される。スイッチＳＷ３は、
入力信号φ２を伝達する信号線および出力用グランド電
圧ＶSSＱと接続される。
ＱおよびスイッチＳＷ１と接続される。トランジスタＱ
１のゲートには入力信号φ１が入力される。トランジス
タＱ２は、出力用グランド電圧ＶSSＱおよびスイッチＳ
Ｗ１と接続される。トランジスタＱ２のゲートには入力
信号φ２が入力される。トランジスタＱ３は、出力用グ
ランド電圧ＶSSＱ、およびスイッチＳＷ２を介してトラ
ンジスタＱ２と接続される。トランジスタＱ３のゲート
は、スイッチＳＷ３と接続される。スイッチＳＷ３は、
入力信号φ２を伝達する信号線および出力用グランド電
圧ＶSSＱと接続される。
【００４０】上記の構成により、スイッチＳＷ１は、ト
ランジスタＱ１とトランジスタＱ２の接続を制御し、ス
イッチＳＷ２は、トランジスタＱ２とトランジスタＱ３
の接続を制御し、スイッチＳＷ３は、トランジスタＱ３
のゲートへ入力する信号を制御する。
ランジスタＱ１とトランジスタＱ２の接続を制御し、ス
イッチＳＷ２は、トランジスタＱ２とトランジスタＱ３
の接続を制御し、スイッチＳＷ３は、トランジスタＱ３
のゲートへ入力する信号を制御する。
【００４１】次に、ＬＶＴＴＬ対応時について図２を参
照して説明する。ＬＶＴＴＬ対応時、スイッチＳＷ１は
オンし、スイッチＳＷ２はオフし、スイッチＳＷ３はト
ランジスタＱ３のゲートと出力用グランド電圧ＶSSＱを
接続する。したがって、トランジスタＱ１およびＱ２
は、出力用電源電圧ＶCCＱおよび出力用グランド電圧Ｖ
SSＱの間に直列に配置される。一方、トランジスタＱ３
は、トランジスタＱ１およびＱ３から分離され、そのゲ
ートには出力用グランド電圧ＶSSＱが入力されるため、
オフの状態にある。上記のように図２に示す状態では、
出力バッファ回路は図１０に示すＬＶＴＴＬインタフェ
ース用出力バッファ回路と同様の構成となり、図１１を
用いて説明した動作と同様の動作を行なう。
照して説明する。ＬＶＴＴＬ対応時、スイッチＳＷ１は
オンし、スイッチＳＷ２はオフし、スイッチＳＷ３はト
ランジスタＱ３のゲートと出力用グランド電圧ＶSSＱを
接続する。したがって、トランジスタＱ１およびＱ２
は、出力用電源電圧ＶCCＱおよび出力用グランド電圧Ｖ
SSＱの間に直列に配置される。一方、トランジスタＱ３
は、トランジスタＱ１およびＱ３から分離され、そのゲ
ートには出力用グランド電圧ＶSSＱが入力されるため、
オフの状態にある。上記のように図２に示す状態では、
出力バッファ回路は図１０に示すＬＶＴＴＬインタフェ
ース用出力バッファ回路と同様の構成となり、図１１を
用いて説明した動作と同様の動作を行なう。
【００４２】次に、ＧＴＬ対応時について図３を参照し
て説明する。図３に示すように、ＧＴＬ対応時、スイッ
チＳＷ１はオフし、スイッチＳＷ２はオンし、スイッチ
ＳＷ３は、入力信号φ２をトランジスタＱ３のゲートへ
導く。したがって、トランジスタＱ２およびＱ３は並列
に配置され、オープンドレインの構成となる。ここで、
トランジスタＱ１〜Ｑ３のゲート幅はたとえば４００μ
ｍに設定される。したがって、トランジスタＱ２および
Ｑ３のゲート幅は合せて８００μｍとなり、図１２に示
すＧＴＬインタフェース用出力バッファ回路と同様の構
成となり、同様に動作する。
て説明する。図３に示すように、ＧＴＬ対応時、スイッ
チＳＷ１はオフし、スイッチＳＷ２はオンし、スイッチ
ＳＷ３は、入力信号φ２をトランジスタＱ３のゲートへ
導く。したがって、トランジスタＱ２およびＱ３は並列
に配置され、オープンドレインの構成となる。ここで、
トランジスタＱ１〜Ｑ３のゲート幅はたとえば４００μ
ｍに設定される。したがって、トランジスタＱ２および
Ｑ３のゲート幅は合せて８００μｍとなり、図１２に示
すＧＴＬインタフェース用出力バッファ回路と同様の構
成となり、同様に動作する。
【００４３】上記のように、スイッチＳＷ１〜ＳＷ３の
接続状態を変えることにより、トランジスタＱ２をＬＶ
ＴＴＬおよびＧＴＬ対応時に共用することができ、出力
バッファ回路が構成されるチップの面積を削減すること
が可能となる。
接続状態を変えることにより、トランジスタＱ２をＬＶ
ＴＴＬおよびＧＴＬ対応時に共用することができ、出力
バッファ回路が構成されるチップの面積を削減すること
が可能となる。
【００４４】次に、上記のように構成された出力バッフ
ァ回路の具体的なレイアウトについて説明する。図４
は、図２に示す出力バッファ回路の具体的なレイアウト
を示す図である。
ァ回路の具体的なレイアウトについて説明する。図４
は、図２に示す出力バッファ回路の具体的なレイアウト
を示す図である。
【００４５】図４を参照して、出力バッファ回路は、第
１アルミ配線Ａ１〜Ａ１２、第２アルミ配線ａ１〜ａ
３、フィールドＦ１、Ｆ２、ポリシリコンゲートＳ１〜
Ｓ６、第２アルミ配線とポリシリコンゲートとのコンタ
クトＣ１、Ｃ６、第１アルミ配線とフィールドとのコン
タクトＣ２〜Ｃ５を含む。
１アルミ配線Ａ１〜Ａ１２、第２アルミ配線ａ１〜ａ
３、フィールドＦ１、Ｆ２、ポリシリコンゲートＳ１〜
Ｓ６、第２アルミ配線とポリシリコンゲートとのコンタ
クトＣ１、Ｃ６、第１アルミ配線とフィールドとのコン
タクトＣ２〜Ｃ５を含む。
【００４６】第１アルミ配線Ａ１には出力用グランド電
圧ＶSSＱが供給される。第１アルミ配線Ａ１は第１アル
ミ配線Ａ２を介して第１アルミ配線Ａ３と接続される。
第１アルミ配線Ａ３は、複数のコンタクトＣ２を介して
フィールドＦ１と接続される。第２アルミ配線ａ１に
は、入力信号φ２が供給される。第２アルミ配線ａ１
は、コンタクトＣ１を介してポリシリコンゲートＳ１お
よびＳ２と接続される。フィールドＦ１は、コンタクト
Ｃ３を介して第１アルミ配線Ａ４と接続される。第１ア
ルミ配線Ａ４は第１アルミ配線Ａ６を介して第１アルミ
配線Ａ７と接続される。第１アルミ配線Ａ７は出力信号
ＤＱを伝達する。
圧ＶSSＱが供給される。第１アルミ配線Ａ１は第１アル
ミ配線Ａ２を介して第１アルミ配線Ａ３と接続される。
第１アルミ配線Ａ３は、複数のコンタクトＣ２を介して
フィールドＦ１と接続される。第２アルミ配線ａ１に
は、入力信号φ２が供給される。第２アルミ配線ａ１
は、コンタクトＣ１を介してポリシリコンゲートＳ１お
よびＳ２と接続される。フィールドＦ１は、コンタクト
Ｃ３を介して第１アルミ配線Ａ４と接続される。第１ア
ルミ配線Ａ４は第１アルミ配線Ａ６を介して第１アルミ
配線Ａ７と接続される。第１アルミ配線Ａ７は出力信号
ＤＱを伝達する。
【００４７】上記の構成により、フィールドＦ１および
ポリシリコンゲートＳ１およびＳ２により図２および図
３に示すトランジスタＱ２が構成される。つまり、４つ
のトランジスタが並列に配置され、各トランジスタのゲ
ート幅が、たとえば、１００μｍであり、合計して４０
０μｍのゲート幅を持つトランジスタと等価となり、図
２および図３に示すトランジスタＱ２が形成される。
ポリシリコンゲートＳ１およびＳ２により図２および図
３に示すトランジスタＱ２が構成される。つまり、４つ
のトランジスタが並列に配置され、各トランジスタのゲ
ート幅が、たとえば、１００μｍであり、合計して４０
０μｍのゲート幅を持つトランジスタと等価となり、図
２および図３に示すトランジスタＱ２が形成される。
【００４８】第１アルミ配線Ａ３は第２アルミ配線ａ３
を介して第２アルミ配線ａ２と接続される。第２のアル
ミ配線ａ２はコンタクトＣ１を介してポリシリコンゲー
トＳ３、Ｓ４と接続される。また、第２アルミ配線ａ２
と第２のアルミ配線ａ１とは分離されており、入力信号
φ２は第２アルミ配線ａ２に伝達されず、第２アルミ配
線ａ３を介して出力用グランド電圧ＶSSＱが第２アルミ
配線ａ２に供給される。第１アルミ配線Ａ３はコンタク
トＣ２を介してフィールドＦ２と接続される。フィール
ドＦ２はコンタクトＣ３を介して第１アルミ配線Ａ５と
接続される。
を介して第２アルミ配線ａ２と接続される。第２のアル
ミ配線ａ２はコンタクトＣ１を介してポリシリコンゲー
トＳ３、Ｓ４と接続される。また、第２アルミ配線ａ２
と第２のアルミ配線ａ１とは分離されており、入力信号
φ２は第２アルミ配線ａ２に伝達されず、第２アルミ配
線ａ３を介して出力用グランド電圧ＶSSＱが第２アルミ
配線ａ２に供給される。第１アルミ配線Ａ３はコンタク
トＣ２を介してフィールドＦ２と接続される。フィール
ドＦ２はコンタクトＣ３を介して第１アルミ配線Ａ５と
接続される。
【００４９】以上の構成によりフィールドＦ２およびポ
リシリコンゲートＳ３およびＳ４から図２に示すトラン
ジスタＱ３が構成される。つまり、トランジスタＱ２と
同様に４つのトランジスタが並列に配置され、各トラン
ジスタのゲート幅が、たとえば、１００μｍであり、合
計して４００μｍのゲート幅を有するトランジスタと等
価となり、トランジスタＱ３が形成される。
リシリコンゲートＳ３およびＳ４から図２に示すトラン
ジスタＱ３が構成される。つまり、トランジスタＱ２と
同様に４つのトランジスタが並列に配置され、各トラン
ジスタのゲート幅が、たとえば、１００μｍであり、合
計して４００μｍのゲート幅を有するトランジスタと等
価となり、トランジスタＱ３が形成される。
【００５０】第１アルミ配線Ａ１２には、出力用電源電
圧ＶCCＱが供給される。第１アルミ配線Ａ１２は第１ア
ルミ配線Ａ１１を介して第１アルミ配線Ａ１０と接続さ
れる。第１アルミ配線Ａ１０は複数のコンタクトＣ５を
介してフィールドＦ３と接続される。第２アルミ配線ａ
４には入力信号φ１が伝達される。第２アルミ配線ａ４
はコンタクトＣ６を介してポリシリコンゲートＳ５およ
びＳ６と接続される。フィールドＦ３は複数のコンタク
トＣ４を介して第１アルミ配線Ａ９と接続される。第１
アルミ配線Ａ９は第１アルミ配線Ａ８を介して第１アル
ミ配線Ａ７と接続される。以上の構成により、フィール
ドＦ３およびポリシリコンゲートＳ５およびＳ６から図
２に示すトランジスタＱ１が構成される。つまり、４個
のトランジスタが並列に配置され、各トランジスタのゲ
ート幅が、たとえば、１００μｍであり、合計して４０
０μｍのゲート幅を有するトランジスタと等価となり、
図２および図３に示すトランジスタＱ１が形成されるこ
とになる。
圧ＶCCＱが供給される。第１アルミ配線Ａ１２は第１ア
ルミ配線Ａ１１を介して第１アルミ配線Ａ１０と接続さ
れる。第１アルミ配線Ａ１０は複数のコンタクトＣ５を
介してフィールドＦ３と接続される。第２アルミ配線ａ
４には入力信号φ１が伝達される。第２アルミ配線ａ４
はコンタクトＣ６を介してポリシリコンゲートＳ５およ
びＳ６と接続される。フィールドＦ３は複数のコンタク
トＣ４を介して第１アルミ配線Ａ９と接続される。第１
アルミ配線Ａ９は第１アルミ配線Ａ８を介して第１アル
ミ配線Ａ７と接続される。以上の構成により、フィール
ドＦ３およびポリシリコンゲートＳ５およびＳ６から図
２に示すトランジスタＱ１が構成される。つまり、４個
のトランジスタが並列に配置され、各トランジスタのゲ
ート幅が、たとえば、１００μｍであり、合計して４０
０μｍのゲート幅を有するトランジスタと等価となり、
図２および図３に示すトランジスタＱ１が形成されるこ
とになる。
【００５１】図４に示す出力バッファ回路をＧＴＬ用に
使用する場合は、第２アルミ配線ａ１と第２アルミ配線
ａ２とを接続し、第２アルミ配線ａ３、第１アルミ配線
Ａ８を除去し、第１アルミ配線Ａ５と第１アルミ配線Ａ
７とを接続する。以上の接続により、図３に示す出力バ
ッファ回路と同様の構成を有する出力バッファ回路を構
成することが可能となる。
使用する場合は、第２アルミ配線ａ１と第２アルミ配線
ａ２とを接続し、第２アルミ配線ａ３、第１アルミ配線
Ａ８を除去し、第１アルミ配線Ａ５と第１アルミ配線Ａ
７とを接続する。以上の接続により、図３に示す出力バ
ッファ回路と同様の構成を有する出力バッファ回路を構
成することが可能となる。
【００５２】上記の各配線の接続および切断はアルミ配
線のマスクを製造時に切換えることにより容易に変更す
ることが可能となる。つまり、メタルマスクオプション
等により容易に変更することができ、製造コストを削減
することが可能となる。また、各配線の接続状態を切換
えることによりスイッチＳＷ１〜ＳＷ３を実現している
ので、余分な面積が全くなく、エリアペナルティはゼロ
となり、さらにチップ面積をより小さくすることが可能
となる。
線のマスクを製造時に切換えることにより容易に変更す
ることが可能となる。つまり、メタルマスクオプション
等により容易に変更することができ、製造コストを削減
することが可能となる。また、各配線の接続状態を切換
えることによりスイッチＳＷ１〜ＳＷ３を実現している
ので、余分な面積が全くなく、エリアペナルティはゼロ
となり、さらにチップ面積をより小さくすることが可能
となる。
【００５３】次に、本発明の第２の実施例の出力バッフ
ァ回路について図５および図６を参照して説明する。図
５は、本発明の第２の実施例の出力バッファ回路のＬＶ
ＴＴＬ対応時の構成を示す回路図であり、図６は、本発
明の第２の実施例の出力バッファ回路のＧＴＬ対応時の
構成を示す回路図である。
ァ回路について図５および図６を参照して説明する。図
５は、本発明の第２の実施例の出力バッファ回路のＬＶ
ＴＴＬ対応時の構成を示す回路図であり、図６は、本発
明の第２の実施例の出力バッファ回路のＧＴＬ対応時の
構成を示す回路図である。
【００５４】図５および図６を参照して、出力バッファ
回路は、ｎチャネルＭＯＳトランジスタＱ１１、Ｑ１
２、スイッチＳＷ４、ＳＷ５を含む。トランジスタＱ１
１は、出力用電源電圧ＶCCＱおよび出力用グランド電圧
ＶSSＱとスイッチＳＷ４を介して接続される。スイッチ
ＳＷ４は、出力用電源電圧ＶCCＱおよび出力用グランド
電圧ＶSSＱのうち一方をトランジスタＱ１１と接続す
る。トランジスタＱ１１のゲートは、スイッチＳＷ５を
介して入力信号φ１およびφ２と接続される。スイッチ
ＳＷ５は、入力信号φ１およびφ２のうち一方をトラン
ジスタＱ１１のゲートへ入力させる。トランジスタＱ１
２はトランジスタＱ１１および出力用グランド電圧ＶSS
Ｑと接続される。トランジスタＱ１２のゲートには入力
信号φ２が入力される。トランジスタＱ１１およびＱ１
２の接続部から出力信号ＤＱが出力される。
回路は、ｎチャネルＭＯＳトランジスタＱ１１、Ｑ１
２、スイッチＳＷ４、ＳＷ５を含む。トランジスタＱ１
１は、出力用電源電圧ＶCCＱおよび出力用グランド電圧
ＶSSＱとスイッチＳＷ４を介して接続される。スイッチ
ＳＷ４は、出力用電源電圧ＶCCＱおよび出力用グランド
電圧ＶSSＱのうち一方をトランジスタＱ１１と接続す
る。トランジスタＱ１１のゲートは、スイッチＳＷ５を
介して入力信号φ１およびφ２と接続される。スイッチ
ＳＷ５は、入力信号φ１およびφ２のうち一方をトラン
ジスタＱ１１のゲートへ入力させる。トランジスタＱ１
２はトランジスタＱ１１および出力用グランド電圧ＶSS
Ｑと接続される。トランジスタＱ１２のゲートには入力
信号φ２が入力される。トランジスタＱ１１およびＱ１
２の接続部から出力信号ＤＱが出力される。
【００５５】次に、図５を参照してＬＶＴＴＬ対応時に
ついて説明する。ＬＶＴＴＬ対応時、スイッチＳＷ４
は、トランジスタＱ１１と出力用電源電圧ＶCCＱとを接
続する。また、スイッチＳＷ５はトランジスタＱ１１の
ゲートに入力信号φ１を入力する。したがって、トラン
ジスタＱ１１およびＱ１２の各ゲートにはそれぞれ入力
信号φ１およびφ２が入力される。また、トランジスタ
Ｑ１１およびＱ１２は出力用電源電圧ＶCCＱと出力用グ
ランド電圧ＶSSＱとの間に直列に配置される。上記の構
成により、図５に示す出力バッファ回路は図１０に示す
ＬＶＴＴＬインタフェース用出力バッファ回路と同様の
構成を有し、同様に動作する。
ついて説明する。ＬＶＴＴＬ対応時、スイッチＳＷ４
は、トランジスタＱ１１と出力用電源電圧ＶCCＱとを接
続する。また、スイッチＳＷ５はトランジスタＱ１１の
ゲートに入力信号φ１を入力する。したがって、トラン
ジスタＱ１１およびＱ１２の各ゲートにはそれぞれ入力
信号φ１およびφ２が入力される。また、トランジスタ
Ｑ１１およびＱ１２は出力用電源電圧ＶCCＱと出力用グ
ランド電圧ＶSSＱとの間に直列に配置される。上記の構
成により、図５に示す出力バッファ回路は図１０に示す
ＬＶＴＴＬインタフェース用出力バッファ回路と同様の
構成を有し、同様に動作する。
【００５６】次に、ＧＴＬ対応時について図６を参照し
て説明する。ＧＴＬ対応時、スイッチＳＷ４は出力用グ
ランド電圧ＶSSＱとトランジスタＱ１１とを接続する。
また、スイッチＳＷ５は、トランジスタＱ１１のゲート
に入力信号φ２を入力する。したがって、トランジスタ
Ｑ１１およびＱ１２の各ゲートには入力信号φ２が入力
される。また、トランジスタＱ１１およびＱ１２は並列
に配置され、オープンドレインの構成となる。また、各
トランジスタＱ１１、Ｑ１２のゲート幅は、たとえば、
それぞれ４００μｍに設定されている。したがって、ト
ランジスタＱ１１およびＱ１２はゲート幅８００μｍの
トランジスタと等価となる。この結果、図６に示す出力
バッファ回路は、図１２に示すＧＴＬインタフェース用
出力バッファ回路と同様の構成を有し、同様に動作す
る。
て説明する。ＧＴＬ対応時、スイッチＳＷ４は出力用グ
ランド電圧ＶSSＱとトランジスタＱ１１とを接続する。
また、スイッチＳＷ５は、トランジスタＱ１１のゲート
に入力信号φ２を入力する。したがって、トランジスタ
Ｑ１１およびＱ１２の各ゲートには入力信号φ２が入力
される。また、トランジスタＱ１１およびＱ１２は並列
に配置され、オープンドレインの構成となる。また、各
トランジスタＱ１１、Ｑ１２のゲート幅は、たとえば、
それぞれ４００μｍに設定されている。したがって、ト
ランジスタＱ１１およびＱ１２はゲート幅８００μｍの
トランジスタと等価となる。この結果、図６に示す出力
バッファ回路は、図１２に示すＧＴＬインタフェース用
出力バッファ回路と同様の構成を有し、同様に動作す
る。
【００５７】上記のように、トランジスタＱ１１および
Ｑ１２は、ＬＶＴＴＬおよびＧＴＬ用に共用され、第１
の実施例に比べてさらにチップ面積を小さくすることが
可能となる。
Ｑ１２は、ＬＶＴＴＬおよびＧＴＬ用に共用され、第１
の実施例に比べてさらにチップ面積を小さくすることが
可能となる。
【００５８】次に、図５に示す出力バッファ回路の具体
的なレイアウトについて説明する。図７は、図５に示す
出力バッファ回路の具体的なレイアウトを示す図であ
る。
的なレイアウトについて説明する。図７は、図５に示す
出力バッファ回路の具体的なレイアウトを示す図であ
る。
【００５９】図７を参照して、出力バッファ回路は、第
１アルミ配線Ａ２１〜Ａ３１、第２アルミ配線ａ２１、
ａ２２、フィールドＦ２１、Ｆ２２、ポリシリコンゲー
トＳ２１〜Ｓ２８、第２アルミ配線とポリシリコンゲー
トとのコンタクトＣ２１、Ｃ２６、第１アルミ配線とフ
ィールドとのコンタクトＣ２２〜Ｃ２４を含む。
１アルミ配線Ａ２１〜Ａ３１、第２アルミ配線ａ２１、
ａ２２、フィールドＦ２１、Ｆ２２、ポリシリコンゲー
トＳ２１〜Ｓ２８、第２アルミ配線とポリシリコンゲー
トとのコンタクトＣ２１、Ｃ２６、第１アルミ配線とフ
ィールドとのコンタクトＣ２２〜Ｃ２４を含む。
【００６０】まず、ＬＶＴＴＬ対応時について説明す
る。第１アルミ配線Ａ２１には出力用グランド電圧ＶSS
Ｑが供給される。第１アルミ配線Ａ２１は第１アルミ配
線Ａ２２を介して第１アルミ配線Ａ２３と接続される。
第１アルミ配線Ａ２３はコンタクトＣ２２を介してフィ
ールドＦ２１と接続される。第２アルミ配線ａ２１には
入力信号φ２が伝達される。第２アルミ配線ａ２１はコ
ンタクトＣ２１を介してポリシリコンゲートＳ２１〜Ｓ
２４と接続される。フィールドＦ２１はコンタクトＣ２
３を介して第１アルミ配線Ａ２４およびＡ２５と接続さ
れる。第２アルミ配線ａ２４およびａ２５は第２アルミ
配線ａ２６と接続される。第２アルミ配線ａ２６は出力
信号ＤＱを伝達する。
る。第１アルミ配線Ａ２１には出力用グランド電圧ＶSS
Ｑが供給される。第１アルミ配線Ａ２１は第１アルミ配
線Ａ２２を介して第１アルミ配線Ａ２３と接続される。
第１アルミ配線Ａ２３はコンタクトＣ２２を介してフィ
ールドＦ２１と接続される。第２アルミ配線ａ２１には
入力信号φ２が伝達される。第２アルミ配線ａ２１はコ
ンタクトＣ２１を介してポリシリコンゲートＳ２１〜Ｓ
２４と接続される。フィールドＦ２１はコンタクトＣ２
３を介して第１アルミ配線Ａ２４およびＡ２５と接続さ
れる。第２アルミ配線ａ２４およびａ２５は第２アルミ
配線ａ２６と接続される。第２アルミ配線ａ２６は出力
信号ＤＱを伝達する。
【００６１】以上の構成により、フィールドＦ２１およ
びポリシリコンゲートＳ２１〜Ｓ２４により図５に示す
トランジスタＱ１１が構成される。つまり、８つのトラ
ンジスタが並列に配置され、たとえば、各トランジスタ
のゲート幅を５０μｍとすると全体として４００μｍの
ゲート幅を有するトランジスタＱ１１が構成される。
びポリシリコンゲートＳ２１〜Ｓ２４により図５に示す
トランジスタＱ１１が構成される。つまり、８つのトラ
ンジスタが並列に配置され、たとえば、各トランジスタ
のゲート幅を５０μｍとすると全体として４００μｍの
ゲート幅を有するトランジスタＱ１１が構成される。
【００６２】第１アルミ配線Ａ３１には、出力用電源電
圧ＶCCＱが供給される。第１アルミ配線Ａ３１は第１ア
ルミ配線Ａ３０を介して第１アルミ配線Ａ２９と接続さ
れる。第１アルミ配線Ａ２９はコンタクトＣ２４を介し
てフィールドＦ２２と接続される。第２アルミ配線ａ２
２には入力信号φ１が伝達される。第２アルミ配線ａ２
２はコンタクトＣ２６を介してポリシリコンゲートＳ２
５〜Ｓ２８と接続される。フィールドＦ２２はコンタク
トＣ２５を介して第１アルミ配線Ａ２７およびＡ２８と
接続される。第１アルミ配線Ａ２７およびＡ２８は第１
アルミ配線Ａ２６と接続される。
圧ＶCCＱが供給される。第１アルミ配線Ａ３１は第１ア
ルミ配線Ａ３０を介して第１アルミ配線Ａ２９と接続さ
れる。第１アルミ配線Ａ２９はコンタクトＣ２４を介し
てフィールドＦ２２と接続される。第２アルミ配線ａ２
２には入力信号φ１が伝達される。第２アルミ配線ａ２
２はコンタクトＣ２６を介してポリシリコンゲートＳ２
５〜Ｓ２８と接続される。フィールドＦ２２はコンタク
トＣ２５を介して第１アルミ配線Ａ２７およびＡ２８と
接続される。第１アルミ配線Ａ２７およびＡ２８は第１
アルミ配線Ａ２６と接続される。
【００６３】以上の構成により、フィールドＦ２２およ
びポリシリコンゲートＳ２５〜Ｓ２８から図５に示すト
ランジスタＱ１２が構成される。つまり、８つのトラン
ジスタが並列に配置され、たとえば、各トランジスタの
ゲート幅を５０μｍとすると全体として４００μｍのゲ
ート幅を有するトランジスタＱ１２が構成される。
びポリシリコンゲートＳ２５〜Ｓ２８から図５に示すト
ランジスタＱ１２が構成される。つまり、８つのトラン
ジスタが並列に配置され、たとえば、各トランジスタの
ゲート幅を５０μｍとすると全体として４００μｍのゲ
ート幅を有するトランジスタＱ１２が構成される。
【００６４】一方、ＧＴＬ対応時には、第１アルミ配線
Ａ３１に出力用グランド電圧ＶSSＱを供給し、第２アル
ミ配線ａ２２に入力信号φ２を入力する。この結果、図
６に示す出力バッファ回路を構成することができる。
Ａ３１に出力用グランド電圧ＶSSＱを供給し、第２アル
ミ配線ａ２２に入力信号φ２を入力する。この結果、図
６に示す出力バッファ回路を構成することができる。
【００６５】図７に示す出力バッファ回路では、図５お
よび図６に示すスイッチＳＷ４およびＳＷ５の代わりに
各配線の定義を変更し、入力する電圧および信号を変更
するだけで、１つの回路をＬＶＴＴＬおよびＧＴＬ用に
共用することが可能となる。したがって、スイッチＳＷ
４およびＳＷ５を配置する面積が不要となり、さらにチ
ップの面積を小さくすることが可能となる。上記の変更
は図５に示す出力バッファ回路と同様にメタルマスクオ
プション等で容易に変更することができる。
よび図６に示すスイッチＳＷ４およびＳＷ５の代わりに
各配線の定義を変更し、入力する電圧および信号を変更
するだけで、１つの回路をＬＶＴＴＬおよびＧＴＬ用に
共用することが可能となる。したがって、スイッチＳＷ
４およびＳＷ５を配置する面積が不要となり、さらにチ
ップの面積を小さくすることが可能となる。上記の変更
は図５に示す出力バッファ回路と同様にメタルマスクオ
プション等で容易に変更することができる。
【００６６】次に、本発明の第３の実施例の入出力バッ
ファ回路について説明する。図８は本発明の第３の実施
例の入出力バッファ回路の構成を示す回路図である。
ファ回路について説明する。図８は本発明の第３の実施
例の入出力バッファ回路の構成を示す回路図である。
【００６７】図８を参照して、出力バッファ回路は、パ
ッドＰ、ｐチャネルＭＯＳトランジスタＱ２４、Ｑ２
５、ｎチャネルＭＯＳトランジスタＱ２１〜Ｑ２３、Ｑ
１１、Ｑ１２、インバータＧ２１、Ｇ２２を含む。
ッドＰ、ｐチャネルＭＯＳトランジスタＱ２４、Ｑ２
５、ｎチャネルＭＯＳトランジスタＱ２１〜Ｑ２３、Ｑ
１１、Ｑ１２、インバータＧ２１、Ｇ２２を含む。
【００６８】パッドＰはトランジスタＱ２４およびイン
バータＧ２１と接続される。トランジスタＱ２４は出力
用電源電圧ＶCCＱと接続される。トランジスタＱ２４の
ゲートには出力用グランド電圧ＶSSＱが供給される。ト
ランジスタＱ２５は、出力用電源電圧ＶCCＱおよびトラ
ンジスタＱ１１と接続される。トランジスタＱ２５のゲ
ートにはインバータＧ２１から出力される制御信号／Ｃ
（“／”は反転信号を示す）が入力される。トランジス
タＱ２１は、出力用グランド電圧ＶSSＱおよびトランジ
スタＱ１１と接続される。トランジスタＱ２１のゲート
にはインバータＧ２１から出力される制御信号／Ｃが入
力される。インバータＧ２２はインバータＧ２１と接続
され、入力した制御信号／Ｃを反転して制御信号Ｃを出
力する。トランジスタＱ１１はトランジスタＱ１２と接
続される。トランジスタＱ１１のゲートにはトランジス
タＱ２２を介して入力信号φ１が入力され、さらに、ト
ランジスタＱ２３を介して入力信号φ２が入力される。
トランジスタＱ２２のゲートには制御信号Ｃが入力され
る。トランジスタＱ２３のゲートには制御信号／Ｃが入
力される。トランジスタＱ１２は出力用グランド電圧Ｖ
SSＱと接続される。トランジスタＱ１２のゲートには入
力信号φ２が入力される。トランジスタＱ１１とトラン
ジスタＱ１２との接続点から出力信号ＤＱが出力され
る。
バータＧ２１と接続される。トランジスタＱ２４は出力
用電源電圧ＶCCＱと接続される。トランジスタＱ２４の
ゲートには出力用グランド電圧ＶSSＱが供給される。ト
ランジスタＱ２５は、出力用電源電圧ＶCCＱおよびトラ
ンジスタＱ１１と接続される。トランジスタＱ２５のゲ
ートにはインバータＧ２１から出力される制御信号／Ｃ
（“／”は反転信号を示す）が入力される。トランジス
タＱ２１は、出力用グランド電圧ＶSSＱおよびトランジ
スタＱ１１と接続される。トランジスタＱ２１のゲート
にはインバータＧ２１から出力される制御信号／Ｃが入
力される。インバータＧ２２はインバータＧ２１と接続
され、入力した制御信号／Ｃを反転して制御信号Ｃを出
力する。トランジスタＱ１１はトランジスタＱ１２と接
続される。トランジスタＱ１１のゲートにはトランジス
タＱ２２を介して入力信号φ１が入力され、さらに、ト
ランジスタＱ２３を介して入力信号φ２が入力される。
トランジスタＱ２２のゲートには制御信号Ｃが入力され
る。トランジスタＱ２３のゲートには制御信号／Ｃが入
力される。トランジスタＱ１２は出力用グランド電圧Ｖ
SSＱと接続される。トランジスタＱ１２のゲートには入
力信号φ２が入力される。トランジスタＱ１１とトラン
ジスタＱ１２との接続点から出力信号ＤＱが出力され
る。
【００６９】次に、上記のように構成された出力バッフ
ァ回路の動作について説明する。まず、ＬＶＴＴＬ対応
時の動作について説明する。ＬＶＴＴＬ対応時、パッド
Ｐはオープンの状態にする。一方、トランジスタＱ２４
のゲートには出力グランド電圧ＶSSＱが供給されている
のでトランジスタＱ２４はオンし、インバータＧ２１に
は“Ｈ”の信号が入力される。したがって、インバータ
Ｇ２１から出力される制御信号／Ｃは“Ｌ”となり、イ
ンバータＧ２２から出力される制御信号Ｃは“Ｈ”とな
る。この結果、トランジスタＱ２５はオンし、トランジ
スタＱ２１およびＱ２３はオフする。また、トランジス
タＱ２２はオンする。したがって、トランジスタＱ１１
は出力用電源電圧ＶCCＱが供給され、そのゲートには入
力信号φ１が供給される。したがって、図８に示す出力
バッファ回路は図５に示す出力バッファ回路と同様の構
成となり、同様の動作を行なう。
ァ回路の動作について説明する。まず、ＬＶＴＴＬ対応
時の動作について説明する。ＬＶＴＴＬ対応時、パッド
Ｐはオープンの状態にする。一方、トランジスタＱ２４
のゲートには出力グランド電圧ＶSSＱが供給されている
のでトランジスタＱ２４はオンし、インバータＧ２１に
は“Ｈ”の信号が入力される。したがって、インバータ
Ｇ２１から出力される制御信号／Ｃは“Ｌ”となり、イ
ンバータＧ２２から出力される制御信号Ｃは“Ｈ”とな
る。この結果、トランジスタＱ２５はオンし、トランジ
スタＱ２１およびＱ２３はオフする。また、トランジス
タＱ２２はオンする。したがって、トランジスタＱ１１
は出力用電源電圧ＶCCＱが供給され、そのゲートには入
力信号φ１が供給される。したがって、図８に示す出力
バッファ回路は図５に示す出力バッファ回路と同様の構
成となり、同様の動作を行なう。
【００７０】次に、ＧＴＬ対応時の動作について説明す
る。ＧＴＬ対応時、パッドＰはＶSSリードにボンディン
グされ、出力用グランド電圧ＶSSＱが供給される。この
結果、インバータＧ２１には“Ｌ”の信号が入力され、
制御信号／Ｃは“Ｈ”となる。また、制御信号／Ｃはイ
ンバータＧ２２により反転され、制御信号Ｃは“Ｌ”と
なる。このとき、トランジスタＱ２５はオフし、トラン
ジスタＱ２１およびトランジスタＱ２３はオンする。ま
た、トランジスタＱ２２はオフする。したがって、トラ
ンジスタＱ１１には出力用グランド電圧ＶSSＱが供給さ
れ、そのゲートには入力信号φ２が入力される。この結
果、図８に示す出力バッファ回路は、図６に示す出力バ
ッファ回路と同様の構成を有し、同様に動作を行なう。
る。ＧＴＬ対応時、パッドＰはＶSSリードにボンディン
グされ、出力用グランド電圧ＶSSＱが供給される。この
結果、インバータＧ２１には“Ｌ”の信号が入力され、
制御信号／Ｃは“Ｈ”となる。また、制御信号／Ｃはイ
ンバータＧ２２により反転され、制御信号Ｃは“Ｌ”と
なる。このとき、トランジスタＱ２５はオフし、トラン
ジスタＱ２１およびトランジスタＱ２３はオンする。ま
た、トランジスタＱ２２はオフする。したがって、トラ
ンジスタＱ１１には出力用グランド電圧ＶSSＱが供給さ
れ、そのゲートには入力信号φ２が入力される。この結
果、図８に示す出力バッファ回路は、図６に示す出力バ
ッファ回路と同様の構成を有し、同様に動作を行なう。
【００７１】以上の構成により、図８に示す出力バッフ
ァ回路は、パッドＰを所定の電圧にすることにより、Ｌ
ＶＴＴＬおよびＧＴＬに対応することが可能となる。こ
の結果、ＬＶＴＴＬおよびＧＴＬの変更が容易となる。
ァ回路は、パッドＰを所定の電圧にすることにより、Ｌ
ＶＴＴＬおよびＧＴＬに対応することが可能となる。こ
の結果、ＬＶＴＴＬおよびＧＴＬの変更が容易となる。
【００７２】また、上記実施例では、パッドＰを所定の
状態にすることにより、ＬＶＴＴＬおよびＧＴＬの切換
えを行なっているが、所定の制御信号を入力し、制御信
号に応じて切換えを行なってもよい。
状態にすることにより、ＬＶＴＴＬおよびＧＴＬの切換
えを行なっているが、所定の制御信号を入力し、制御信
号に応じて切換えを行なってもよい。
【００７３】次に、本発明の第４の実施例の出力バッフ
ァ回路について図面を参照しながら説明する。図９は、
本発明の第４の実施例の出力バッファ回路の構成を示す
回路図である。
ァ回路について図面を参照しながら説明する。図９は、
本発明の第４の実施例の出力バッファ回路の構成を示す
回路図である。
【００７４】図９を参照して、出力バッファ回路は、パ
ッドＰ、インバータＧ２６、Ｇ２７、ｎチャネルＭＯＳ
トランジスタＱ２６、Ｑ２７、Ｑ１１、Ｑ１２を含む。
トランジスタＱ１１はパッドＰと接続される。パッドＰ
はインバータＧ２６と接続される。インバータＧ２６は
インバータＧ２７と接続される。トランジスタＱ１１の
ゲートにはトランジスタＱ２６を介して入力信号φ１が
入力される。トランジスタＱ２６のゲートにはインバー
タＧ２７から出力される制御信号Ｃが入力される。ま
た、トランジスタＱ１１のゲートにはトランジスタＱ２
７を介して入力信号φ２が入力される。トランジスタＱ
２７のゲートにはインバータＧ２６から出力される制御
信号／Ｃが入力される。トランジスタＱ１２は、トラン
ジスタＱ１１および出力用グランド電圧ＶSSＱと接続さ
れる。トランジスタＱ１２のゲートには入力信号φ２が
入力される。トランジスタＱ１１とトランジスタＱ１２
との接続点から出力信号ＤＱが出力される。
ッドＰ、インバータＧ２６、Ｇ２７、ｎチャネルＭＯＳ
トランジスタＱ２６、Ｑ２７、Ｑ１１、Ｑ１２を含む。
トランジスタＱ１１はパッドＰと接続される。パッドＰ
はインバータＧ２６と接続される。インバータＧ２６は
インバータＧ２７と接続される。トランジスタＱ１１の
ゲートにはトランジスタＱ２６を介して入力信号φ１が
入力される。トランジスタＱ２６のゲートにはインバー
タＧ２７から出力される制御信号Ｃが入力される。ま
た、トランジスタＱ１１のゲートにはトランジスタＱ２
７を介して入力信号φ２が入力される。トランジスタＱ
２７のゲートにはインバータＧ２６から出力される制御
信号／Ｃが入力される。トランジスタＱ１２は、トラン
ジスタＱ１１および出力用グランド電圧ＶSSＱと接続さ
れる。トランジスタＱ１２のゲートには入力信号φ２が
入力される。トランジスタＱ１１とトランジスタＱ１２
との接続点から出力信号ＤＱが出力される。
【００７５】次に、上記のように構成された出力バッフ
ァ回路の動作について説明する。まず、ＬＶＴＴＬ対応
時について説明する。ＬＶＴＴＬ対応時、パッドＰはＶ
CCリードにボンディングされ、出力用電源電圧ＶCCＱが
供給される。パッドＰから入力した信号はインバータＧ
２６により反転され、制御信号／Ｃは“Ｌ”となる。ま
た、インバータＧ２６の出力信号はインバータＧ２７に
より反転され、制御信号Ｃは“Ｈ”となる。したがっ
て、トランジスタＱ２６はオンし、トランジスタＱ２７
はオフする。この結果、トランジスタＱ１１には出力用
電源電圧ＶCCＱが供給されるとともに、そのゲートには
入力信号φ１が入力される。したがって、図９に示す出
力バッファ回路は、図５に示す出力バッファ回路と同様
の構成を有し、同様に動作を行なうことが可能となる。
ァ回路の動作について説明する。まず、ＬＶＴＴＬ対応
時について説明する。ＬＶＴＴＬ対応時、パッドＰはＶ
CCリードにボンディングされ、出力用電源電圧ＶCCＱが
供給される。パッドＰから入力した信号はインバータＧ
２６により反転され、制御信号／Ｃは“Ｌ”となる。ま
た、インバータＧ２６の出力信号はインバータＧ２７に
より反転され、制御信号Ｃは“Ｈ”となる。したがっ
て、トランジスタＱ２６はオンし、トランジスタＱ２７
はオフする。この結果、トランジスタＱ１１には出力用
電源電圧ＶCCＱが供給されるとともに、そのゲートには
入力信号φ１が入力される。したがって、図９に示す出
力バッファ回路は、図５に示す出力バッファ回路と同様
の構成を有し、同様に動作を行なうことが可能となる。
【００７６】次に、ＧＴＬ対応時について説明する。Ｇ
ＴＬ対応時、パッドＰはＶSSリードにボンディングさ
れ、出力用グランド電圧ＶSSＱが供給される。パッドＰ
から入力される信号はインバータＧ２６で反転され、制
御信号／Ｃは“Ｈ”となる。また、インバータＧ２６の
出力信号はインバータＧ２７で反転され、制御信号Ｃは
“Ｌ”となる。この結果、トランジスタＱ２６がオフ
し、トランジスタＱ２７がオンする。したがって、トラ
ンジスタＱ１１には出力用グランド電圧ＶSSＱが供給さ
れるとともに、そのゲートには入力信号φ２が入力され
る。この結果、図９に示す出力バッファ回路は、図６に
示す出力バッファ回路と同様の構成を有し、同様に動作
を行なうことが可能となる。
ＴＬ対応時、パッドＰはＶSSリードにボンディングさ
れ、出力用グランド電圧ＶSSＱが供給される。パッドＰ
から入力される信号はインバータＧ２６で反転され、制
御信号／Ｃは“Ｈ”となる。また、インバータＧ２６の
出力信号はインバータＧ２７で反転され、制御信号Ｃは
“Ｌ”となる。この結果、トランジスタＱ２６がオフ
し、トランジスタＱ２７がオンする。したがって、トラ
ンジスタＱ１１には出力用グランド電圧ＶSSＱが供給さ
れるとともに、そのゲートには入力信号φ２が入力され
る。この結果、図９に示す出力バッファ回路は、図６に
示す出力バッファ回路と同様の構成を有し、同様に動作
を行なうことが可能となる。
【００７７】上記のように第４の実施例でも、パッドＰ
に所定の電圧を供給することにより、同一の回路をＬＶ
ＴＴＬおよびＧＴＬ用として使用することが可能とな
る。また、第４の実施例では、図８に示す第３の実施例
よりさらに回路構成が簡略化されており、出力バッファ
回路を形成するチップ面積をさらに小さくすることが可
能となる。
に所定の電圧を供給することにより、同一の回路をＬＶ
ＴＴＬおよびＧＴＬ用として使用することが可能とな
る。また、第４の実施例では、図８に示す第３の実施例
よりさらに回路構成が簡略化されており、出力バッファ
回路を形成するチップ面積をさらに小さくすることが可
能となる。
【００７８】
【発明の効果】請求項１記載の出力バッファ回路におい
ては、第１および第２のトランジスタを第１および第２
のインタフェース用に共用することができるので、出力
バッファ回路が形成されるチップ面積を小さくすること
ができるとともに、ＬＶＴＴＬとＧＴＬの両方に対応す
ることが可能となる。
ては、第１および第２のトランジスタを第１および第２
のインタフェース用に共用することができるので、出力
バッファ回路が形成されるチップ面積を小さくすること
ができるとともに、ＬＶＴＴＬとＧＴＬの両方に対応す
ることが可能となる。
【００７９】請求項２記載の出力バッファ回路において
は、請求項１記載の出力バッファ回路の効果に加え、制
御信号に応じて第１および第２のインタフェース用とし
て使用することができるので、第１および第２のインタ
フェースの切換えを容易に行なうことが可能となる。
は、請求項１記載の出力バッファ回路の効果に加え、制
御信号に応じて第１および第２のインタフェース用とし
て使用することができるので、第１および第２のインタ
フェースの切換えを容易に行なうことが可能となる。
【００８０】請求項３記載の出力バッファ回路において
は、請求項２記載の出力バッファ回路の効果に加え、パ
ッドを介して入力された選択用電圧に応じて第１および
第２のインタフェース用に使用することができるので、
第１および第２のインタフェースの切換えを容易に行な
うことが可能となる。
は、請求項２記載の出力バッファ回路の効果に加え、パ
ッドを介して入力された選択用電圧に応じて第１および
第２のインタフェース用に使用することができるので、
第１および第２のインタフェースの切換えを容易に行な
うことが可能となる。
【００８１】請求項４記載の出力バッファ回路において
は、請求項１記載の出力バッファ回路の効果に加え、配
線工程において配線を変更することにより、第１および
第２のインタフェースに対応可能な構成となっており、
スイッチ手段等の余分な面積が全く必要なく、出力バッ
ファ回路が形成されるチップの面積をさらに小さくする
ことが可能となる。
は、請求項１記載の出力バッファ回路の効果に加え、配
線工程において配線を変更することにより、第１および
第２のインタフェースに対応可能な構成となっており、
スイッチ手段等の余分な面積が全く必要なく、出力バッ
ファ回路が形成されるチップの面積をさらに小さくする
ことが可能となる。
【００８２】請求項５記載の出力バッファ回路において
は、第１および第２の出力トランジスタを第１および第
２のインタフェース用に共用することができるので、出
力バッファ回路が構成されるチップ面積を非常に小さく
することが可能となる。さらに、パッドに供給する電圧
に応じて第１および第２のインタフェース用に切換える
ことができるので、第１および第２のインターフェース
の切換えを容易に行なうことが可能となる。
は、第１および第２の出力トランジスタを第１および第
２のインタフェース用に共用することができるので、出
力バッファ回路が構成されるチップ面積を非常に小さく
することが可能となる。さらに、パッドに供給する電圧
に応じて第１および第２のインタフェース用に切換える
ことができるので、第１および第２のインターフェース
の切換えを容易に行なうことが可能となる。
【００８３】請求項６記載の出力バッファ回路において
は、請求項５記載の出力バッファ回路の効果に加え、パ
ッドに供給される電圧のレベルに応じて第１および第２
の出力トランジスタのゲートに入力される入力信号を制
御しているので、制御手段が簡略化され、さらにチップ
面積を小さくすることが可能となる。
は、請求項５記載の出力バッファ回路の効果に加え、パ
ッドに供給される電圧のレベルに応じて第１および第２
の出力トランジスタのゲートに入力される入力信号を制
御しているので、制御手段が簡略化され、さらにチップ
面積を小さくすることが可能となる。
【００８４】請求項７記載の出力バッファ回路において
は、第１のプルダウン用出力トランジスタを第１および
第２のインタフェース用に共用するとともに、配線によ
り各出力トランジスタの接続を切換えることにより第１
および第２のインタフェース用に使用することができる
ので、２つのインタフェース用に使用できるとともに出
力バッファ回路が形成されるチップの面積を小さくする
ことが可能となる。
は、第１のプルダウン用出力トランジスタを第１および
第２のインタフェース用に共用するとともに、配線によ
り各出力トランジスタの接続を切換えることにより第１
および第２のインタフェース用に使用することができる
ので、２つのインタフェース用に使用できるとともに出
力バッファ回路が形成されるチップの面積を小さくする
ことが可能となる。
【図１】 本発明が適用される出力バッファ回路を用い
たＳＤＲＡＭの構成を示すブロック図である。
たＳＤＲＡＭの構成を示すブロック図である。
【図２】 本発明の第１の実施例の出力バッファ回路の
ＬＶＴＴＬ対応時の構成を示す回路図である。
ＬＶＴＴＬ対応時の構成を示す回路図である。
【図３】 本発明の第１の実施例の出力バッファ回路の
ＧＴＬ対応時の構成を示す回路図である。
ＧＴＬ対応時の構成を示す回路図である。
【図４】 図２に示す出力バッファ回路の具体的なレイ
アウトを示す図である。
アウトを示す図である。
【図５】 本発明の第２の実施例の出力バッファ回路の
ＬＶＴＴＬ対応時の構成を示す回路図である。
ＬＶＴＴＬ対応時の構成を示す回路図である。
【図６】 本発明の第２の実施例の出力バッファ回路の
ＧＴＬ対応時の構成を示す回路図である。
ＧＴＬ対応時の構成を示す回路図である。
【図７】 図５に示す出力バッファ回路の具体的なレイ
アウトを示す図である。
アウトを示す図である。
【図８】 本発明の第３の実施例の出力バッファ回路の
構成を示す回路図である。
構成を示す回路図である。
【図９】 本発明の第４の実施例の出力バッファ回路の
構成を示す回路図である。
構成を示す回路図である。
【図１０】 従来のＴＴＬおよびＬＶＴＴＬインタフェ
ース用出力バッファ回路の構成を示す回路図である。
ース用出力バッファ回路の構成を示す回路図である。
【図１１】 図１０に示す出力バッファ回路の動作を説
明するためのタイミングチャートである。
明するためのタイミングチャートである。
【図１２】 従来のＧＴＬインタフェース用出力バッフ
ァ回路の構成を示す回路図である。
ァ回路の構成を示す回路図である。
【図１３】 図１２に示す出力バッファ回路を用いたシ
ステムの構成を示す図である。
ステムの構成を示す図である。
Ｑ１〜Ｑ３ ｎチャネルＭＯＳトランジスタ、ＳＷ１〜
ＳＷ３ スイッチ、φ１、φ２ 入力信号、ＤＱ 出力
信号、ＶCCＱ 出力用電源電圧、ＶSSＱ 出力用グラン
ド電圧。
ＳＷ３ スイッチ、φ１、φ２ 入力信号、ＤＱ 出力
信号、ＶCCＱ 出力用電源電圧、ＶSSＱ 出力用グラン
ド電圧。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822 Ｈ０１Ｌ 27/04 Ｅ Ｈ０３Ｋ 19/00 １０１ Ａ (72)発明者 岩本 久 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社ユー・エル・エス・アイ開発研究 所内
Claims (7)
- 【請求項１】 第１または第２のインタフェース用に使
用される出力バッファ回路であって、 第１の電源電圧と接続される第１の出力トランジスタ
と、 前記第１の出力トランジスタと接続される第２の出力ト
ランジスタと、 前記第１のインタフェース用に使用する場合、前記第２
の出力トランジスタを第２の電源電圧と接続し、前記第
２のインタフェース用に使用する場合、前記第２の出力
トランジスタを前記第１の電源電圧と接続する接続手段
とを含む出力バッファ回路。 - 【請求項２】 前記出力バッファ回路は、さらに、 前記第１および第２のインタフェースのうち一方を選択
するための選択信号を出力する選択信号出力手段を含
み、 前記接続手段は、 前記選択信号に応じて第１および第２の電源電圧のうち
一方と前記第２の出力トランジスタとを接続する請求項
１記載の出力バッファ回路。 - 【請求項３】 前記出力バッファ回路は、さらに、前記
第１および第２インタフェースのうち一方を選択するた
めの選択用電圧が供給されるパッドを含み、前記選択信
号出力手段は、 前記パッドを介して入力された選択用電圧に応じた選択
信号を出力する請求項２記載の出力バッファ回路。 - 【請求項４】 前記接続手段は、 所定の配線を含む請求項１記載の出力バッファ回路。
- 【請求項５】 第１または第２のインタフェース用に使
用される出力バッファ回路であって、 第１の電源電圧と接続される第１の出力トランジスタ
と、 前記第１のインタフェース用に使用する場合、第２の電
源電圧が供給され、前記第２のインタフェース用に使用
する場合、前記第１の電源電圧が供給されるパッドと、 前記第１の出力トランジスタと前記パッドとの間に接続
される第２の出力トランジスタとを含む出力バッファ回
路。 - 【請求項６】 前記出力バッファ回路は、さらに、 前記パッドに供給される電圧のレベルに応じて、前記第
１および第２の出力トランジスタのゲートに入力される
入力信号を制御する制御手段を含む請求項５記載の出力
バッファ回路。 - 【請求項７】 第１または第２のインタフェース用に使
用される出力バッファ回路であって、 第１のプルダウン用出力トランジスタと、 第２のプルダウン用出力トランジスタと、 第１のプルアップ用出力トランジスタと、 前記第１のインタフェース用に使用する場合、前記第１
のプルダウン用出力トランジスタと前記第１のプルアッ
プ用出力トランジスタとを直列に接続し、第２のインタ
フェース用に使用する場合、前記第１のプルダウン用出
力トランジスタと前記第２のプルダウン用出力トランジ
スタとを並列に接続する配線とを含む出力バッファ回
路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6089463A JPH07297705A (ja) | 1994-04-27 | 1994-04-27 | 出力バッファ回路 |
| US08/427,186 US5530379A (en) | 1994-04-27 | 1995-04-21 | Output buffer circuit that can be shared by a plurality of interfaces and a semiconductor device using the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6089463A JPH07297705A (ja) | 1994-04-27 | 1994-04-27 | 出力バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07297705A true JPH07297705A (ja) | 1995-11-10 |
Family
ID=13971409
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6089463A Withdrawn JPH07297705A (ja) | 1994-04-27 | 1994-04-27 | 出力バッファ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5530379A (ja) |
| JP (1) | JPH07297705A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005235374A (ja) * | 2004-02-16 | 2005-09-02 | Samsung Electronics Co Ltd | メモリ装置及びメモリシステム |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100278648B1 (ko) * | 1997-04-30 | 2001-01-15 | 윤종용 | 반도체장치및방법 |
| DE19724451C1 (de) * | 1997-06-10 | 1998-12-03 | Siemens Ag | Schaltungsanordnung zum Erzeugen digitaler Signale |
| JP3511355B2 (ja) * | 1997-09-18 | 2004-03-29 | 沖電気工業株式会社 | 出力回路 |
| KR100297707B1 (ko) * | 1997-10-13 | 2001-08-07 | 윤종용 | 반도체메모리장치의입력버퍼 |
| US6040714A (en) * | 1997-12-12 | 2000-03-21 | Micron Electronics, Inc. | Method for providing two modes of I/O pad termination |
| US6037803A (en) * | 1997-12-12 | 2000-03-14 | Micron Electronics, Inc. | Integrated circuit having two modes of I/O pad termination |
| US6340898B1 (en) * | 1997-12-18 | 2002-01-22 | Advanced Micro Devices, Inc. | Method and system for switching between a totem-pole drive mode and an open-drain drive mode |
| US6005412A (en) * | 1998-04-08 | 1999-12-21 | S3 Incorporated | AGP/DDR interfaces for full swing and reduced swing (SSTL) signals on an integrated circuit chip |
| KR100327658B1 (ko) * | 1998-06-29 | 2002-08-13 | 주식회사 하이닉스반도체 | 데이타입력버퍼 |
| US6281709B1 (en) * | 1999-08-31 | 2001-08-28 | Micron Technology, Inc. | Fuse option for multiple logic families on the same die |
| US6353524B1 (en) | 2000-03-17 | 2002-03-05 | International Business Machines Corporation | Input/output circuit having up-shifting circuitry for accommodating different voltage signals |
| US20040141518A1 (en) * | 2003-01-22 | 2004-07-22 | Alison Milligan | Flexible multimode chip design for storage and networking |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4223277A (en) * | 1978-12-27 | 1980-09-16 | Harris Corporation | Electrically alterable field effect transistor amplifier configuration |
| JPS60130140A (ja) * | 1983-12-17 | 1985-07-11 | Toshiba Corp | 半導体集積回路装置 |
| US4616147A (en) * | 1984-11-15 | 1986-10-07 | Motorola, Inc. | Programmable edge defined output buffer |
| US5059835A (en) * | 1987-06-04 | 1991-10-22 | Ncr Corporation | Cmos circuit with programmable input threshold |
| JPH04172015A (ja) * | 1990-11-06 | 1992-06-19 | Nec Corp | 出力バッファ回路 |
| US5298807A (en) * | 1991-12-23 | 1994-03-29 | Intel Corporation | Buffer circuitry for transferring signals from TTL circuitry to dual range CMOS circuitry |
| US5304872A (en) * | 1992-08-10 | 1994-04-19 | Intel Corporation | TTL/CMOS input buffer operable with three volt and five volt power supplies |
| US5450027A (en) * | 1994-04-08 | 1995-09-12 | At&T Corp. | Low-power-dissipation CMOS circuits |
-
1994
- 1994-04-27 JP JP6089463A patent/JPH07297705A/ja not_active Withdrawn
-
1995
- 1995-04-21 US US08/427,186 patent/US5530379A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005235374A (ja) * | 2004-02-16 | 2005-09-02 | Samsung Electronics Co Ltd | メモリ装置及びメモリシステム |
Also Published As
| Publication number | Publication date |
|---|---|
| US5530379A (en) | 1996-06-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5289062A (en) | Fast transmission gate switch | |
| KR100309723B1 (ko) | 집적 회로 장치 | |
| US4654831A (en) | High speed CMOS current sense amplifier | |
| US9171592B2 (en) | Semiconductor integrate circuit | |
| US6407958B2 (en) | Semiconductor integrated circuit device with split hierarchical power supply structure | |
| JPH07297705A (ja) | 出力バッファ回路 | |
| KR20040000880A (ko) | 반도체 메모리 장치의 전원전압 공급 방법 및 셀 어레이전원전압 공급회로 | |
| JP3693204B2 (ja) | 半導体集積回路装置 | |
| KR950000496B1 (ko) | 반도체 메모리 장치의 데이타 출력회로 | |
| US5506522A (en) | Data input/output line sensing circuit of a semiconductor integrated circuit | |
| JPH06104725A (ja) | 半導体集積回路 | |
| US5517142A (en) | Output buffer with a reduced transient bouncing phenomenon | |
| US6934204B2 (en) | Semiconductor device with reduced terminal input capacitance | |
| US6314038B1 (en) | Semiconductor memory device for reducing parasitic resistance of the I/O lines | |
| US4939392A (en) | Output circuit for driving a memory device output lead including a three-state inverting buffer and a transfer gate coupled between the buffer input lead and the buffer output lead | |
| JPH07153271A (ja) | 出力回路 | |
| US6625066B1 (en) | Data path decoding technique for an embedded memory array | |
| JPS6242359B2 (ja) | ||
| JP2792256B2 (ja) | 半導体メモリ | |
| JPH0746509B2 (ja) | スタテイツクｒａｍ | |
| US7286424B2 (en) | Semiconductor integrated circuit device | |
| JPH0677806A (ja) | 半導体記憶装置の出力回路 | |
| US5933371A (en) | Write amplifier for use in semiconductor memory device | |
| JP3135255B2 (ja) | デコーダ回路及び半導体記憶装置 | |
| JPS6242360B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010703 |