JPH07312093A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 ２層ゲート構造型メモリセルのしきい値電圧
の一括消去終了後におけるバラツキを小さくし、そのデ
プリート不良を抑制する。これにより、消去モードを有
しかつ特にその動作電源が低電圧化されたフラッシュメ
モリ等の誤書き込み及び誤読み出しを防止し、その信頼
性を高める。 【構成】 例えば１本のワード線に結合された所定数の
メモリセルからなるセクタを単位として一括消去を行う
ための消去モードを有するフラッシュメモリ等におい
て、記憶データの一括消去動作を、ステップＳＴ３及び
ＳＴ４ならびにステップＳＴ５及びＳＴ６のように、消
去検証電圧をＶ１からＶ２へと徐々に低くしながら例え
ば２段階に分けて行うとともに、一括消去に際してメモ
リセルのソース・制御ゲート間に印加される消去電圧の
パルス幅ｔｐｗ１及びｔｐｗ２又はその絶対値を、それ
が単一段階で行われる場合に比較して小さくする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体記憶装置に関
し、例えば、所定数のメモリセルを単位とする消去モー
ドを有しそのための自動制御回路を内蔵するフラッシュ
メモリ等に利用して特に有効な技術に関するものであ
る。

【０００２】

【従来の技術】制御（コントロール）ゲート及び浮遊
（フローティング）ゲートを有するいわゆる２層ゲート
構造型メモリセルが格子状に配置されてなるメモリアレ
イをその基本構成要素とし、所定数のメモリセルを単位
として記憶データの一括消去を行いうるいわゆるブロッ
ク消去型のフラッシュメモリがある。

【０００３】

【発明が解決しようとする課題】本願発明者等は、この
発明に先立って、１本のワード線に結合されるメモリセ
ルつまりセクタを単位として記憶データの一括消去を行
う消去モードを有し、この消去モードを自律的に実行す
るための自動制御回路（消去制御回路）を内蔵するフラ
ッシュメモリを開発した。このような従来のフラッシュ
メモリにおいて、消去モードは、図９に示されるよう
に、ステップＳＴ１１のプリライトにより開始され、ま
ず全メモリセルに対して消去前の状態を整え消去バラツ
キを抑制するための論理“０”データの書き込みが行わ
れる。このプリライトは、フラッシュメモリのビット構
成に対応する例えば１６個のメモリセルを単位として行
われ、対象となるメモリセルの制御ゲートが共通結合さ
れるワード線には例えば＋１１Ｖ（ボルト）のような正
電位が、またそのソースが共通結合されるソース線には
回路の接地電位つまり０Ｖがそれぞれ印加され、そのド
レインが結合されるビット線には例えば＋４Ｖの正電位
が印加される。この結果、プリライト対象となるメモリ
セルでは、そのチャンネルに発生したホットエレクトロ
ンが浮遊ゲートに注入され、これによってそのしきい値
電圧Ｖｔｈが例えば＋６Ｖのような比較的高い値とな
る。これらのメモリセルのしきい値電圧は、ステップＳ
Ｔ１２のベリファイ動作により検証され、すべてのメモ
リセルのしきい値電圧Ｖｔｈが所定値Ｖ０を超えるまで
ステップＳＴ１１及びＳＴ１２が繰り返される。次に、
アドレスを切り換えて上記同様のステップが繰り返さ
れ、消去対象となるすべてのメモリセルのしきい値電圧
Ｖｔｈが所定値Ｖ０以上となる。このように、消去前の
プリライトが比較的少数のメモリセルを単位として行わ
れることで、プリライト終了後におけるメモリセルのし
きい値電圧Ｖｔｈは、図１０（ａ）に示されるように、
比較的小さなバラツキをもって分布するものとなる。

【０００４】ステップＳＴ１１及びＳＴ１２によるプリ
ライトが終了すると、消去モードはステップＳＴ１３に
よるセクタ消去に移り、セクタつまり１本のワード線に
結合される所定数のメモリセルを単位とする消去動作が
行われる。このとき、消去対象となる所定数のメモリセ
ルの制御ゲートが共通結合されるワード線には、例えば
−１０Ｖのような負電位が印加され、そのソースが共通
結合されるソース線には、例えば＋４Ｖのような正電位
が印加される。この結果、各メモリセルでは、浮遊ゲー
トに蓄積された電子がＦＮ（Ｆｏｗｌｅｒ Ｎｏｒｄｈ
ｅｉｍ：ファウラー・ノルドハイム）トンネル現象によ
ってソース側に引き抜かれ、これによってそのしきい値
電圧Ｖｔｈが例えば１Ｖのように比較的低い値となる。
これらのメモリセルのしきい値電圧は、ステップＳＴ１
４のベリファイ動作により検証され、すべてのメモリセ
ルのしきい値電圧Ｖｔｈが目標値Ｖ２以下となるまでス
テップＳＴ１３及びＳＴ１４が繰り返される。このよう
に、記憶データの消去動作がセクタを構成する比較的多
数のメモリセルを単位として行われることで、セクタ消
去終了後におけるメモリセルのしきい値電圧Ｖｔｈは、
図１０（ｂ）に示されるように、比較的大きなバラツキ
をもって分布する結果となる。

【０００５】ところで、セクタ消去後におけるメモリセ
ルのしきい値電圧Ｖｔｈの分布バラツキρは、図８に示
されるように、ソース・制御ゲート間に印加される消去
電圧の絶対値に比例して大きくなり、またそのパルス幅
に比例して大きくなる。従来のフラッシュメモリのよう
に、セクタ消去がしきい値電圧Ｖｔｈの目標値Ｖ２を目
指して言わば単一段階で行われる場合、メモリセルのソ
ース・制御ゲート間に印加される消去電圧の絶対値及び
パルス幅は、消去時間の短縮を図る意味あいもあって、
比較的大きな値とされる。このため、セクタ消去後にお
けるメモリセルのしきい値電圧Ｖｔｈは、図１０（ｂ）
に示されるように、例えば２Ｖを超えるバラツキを呈
し、中には、図４に点線で例示されるように、いわゆる
デプリート状態となって負のしきい値電圧Ｖｔｈ１ｄを
持つものまで現れる。言うまでもなく、負のしきい値電
圧Ｖｔｈ１ｄを有するメモリセルは、対応するワード線
が０Ｖのような非選択レベルとされる場合でもオン状態
となり、記憶データの誤書き込み又は誤読み出しを招く
原因となる。この結果、特にフラッシュメモリ等の動作
電源が低電圧化されしきい値電圧マージンが圧縮される
にしたがって、フラッシュメモリの動作が不安定とな
り、その信頼性が低下する。

【０００６】この発明の目的は、フラッシュメモリ等を
構成する２層ゲート構造型メモリセルのしきい値電圧の
一括消去動作終了後における分布バラツキを小さくし、
デプリート不良の発生を抑制することにある。この発明
の他の目的は、消去モードを有しかつ特にその動作電源
が低電圧化されたフラッシュメモリ等の誤書き込み及び
誤読み出しを防止し、その信頼性を高めることにある。

【０００７】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、２層ゲート構造型メモリセル
が格子状に配置されてなるメモリアレイをその基本構成
要素としかつ所定数のメモリセルを単位として記憶デー
タの一括消去を行う消去モードを有しそのための自動制
御回路を具備するフラッシュメモリ等において、記憶デ
ータの一括消去動作を、消去検証電圧を切り換えながら
複数段階に分けて行うとともに、一括消去動作に際して
消去対象となるメモリセルのソース・制御ゲート間に印
加される消去電圧の絶対値又はパルス幅を、それが単一
段階で行われる場合に比較して小さくする。

【０００９】

【作用】上記した手段によれば、フラッシュメモリ等を
構成する２層ゲート構造型メモリセルのしきい値電圧の
一括消去動作終了後における分布バラツキを小さくし、
そのデプリート不良を抑制することができる。この結
果、消去モードを有しかつ特にその動作電源が低電圧化
されたフラッシュメモリ等の誤書き込み及び誤読み出し
を防止し、その信頼性を高めることができる。

【００１０】

【実施例】図１には、この発明が適用されたフラッシュ
メモリの一実施例のブロック図が示されている。また、
図２には、図１のフラッシュメモリに含まれるメモリア
レイＭＡＲＹ及びＹゲートＹＧの一実施例の部分的な回
路図が示されている。さらに、図３には、図２のメモリ
アレイＭＡＲＹを構成する２層ゲート構造型メモリセル
の一実施例の断面構造図が示され、図４には、その一実
施例のドレイン電流特性図が示されている。これらの同
図をもとに、まずこの実施例のフラッシュメモリの構成
及び動作の概要について説明する。なお、図２の各回路
素子ならびに図１の各ブロックを構成する回路素子は、
公知の半導体集積回路の製造技術により、単結晶シリコ
ンのような１個の半導体基板上に形成される。

【００１１】図１において、この実施例のフラッシュメ
モリは、半導体基板面の大半を占めて配置されるメモリ
アレイＭＡＲＹをその基本構成要素とする。メモリアレ
イＭＡＲＹは、図２に示されるように、水平方向に平行
して配置されるｍ＋１本のワード線Ｗ０〜Ｗｍと、垂直
方向に平行して配置されるｎ＋１本のビット線Ｂ０〜Ｂ
ｎならびにこれらのワード線及びビット線の交点に格子
状に配置される（ｍ＋１）×（ｎ＋１）個の２層ゲート
構造型メモリセルＭ０及びＭ１等を含む。メモリアレイ
ＭＡＲＹの同一行に配置されたｎ＋１個のメモリセルの
制御ゲートは、対応するワード線Ｗ０〜Ｗｍにそれぞれ
共通結合され、隣接する２行に配置された２×（ｎ＋
１）個のメモリセルのソースは、対応するソース線Ｓ１
〜Ｓｍにそれぞれ共通結合される。また、同一列に配置
されたｍ＋１個のメモリセルのドレインは、対応するビ
ット線Ｂ０〜Ｂｎにそれぞれ共通結合される。なお、ソ
ース線Ｓ１〜Ｓｍの追番が奇数のみであることは言うま
でもない。

【００１２】ここで、メモリアレイＭＡＲＹを構成する
２層ゲート構造型メモリセルは、図３のメモリセルＭ０
及びＭ１に代表して示されるように、Ｐ型半導体基板Ｐ
ＳＵＢに形成されたＮ型拡散層ＮＤ２をその共通のソー
ス領域とし、Ｎ型拡散層ＮＤ２の両側に形成されたＮ型
拡散層ＮＤ１及びＮＤ３をそのドレイン領域とする。以
下、メモリセルＭ０及びＭ１を例にデバイス構造の説明
を進める。

【００１３】Ｎ型拡散層ＮＤ１及びＮＤ２間つまりメモ
リセルＭ０のチャンネル部の上層には、比較的膜厚の小
さなトンネル酸化膜を挟んで浮遊ゲートＦＧとなるポリ
シリコン層が形成され、その上層には、比較的膜厚の大
きな酸化膜を挟んで制御ゲートＣＧつまりワード線Ｗ０
となるポリシリコン層が形成される。同様に、Ｎ型拡散
層ＮＤ３及びＮＤ２間つまりメモリセルＭ１のチャンネ
ル部の上層には、比較的膜厚の小さなトンネル酸化膜を
挟んで浮遊ゲートＦＧとなるポリシリコン層が形成さ
れ、その上層には、比較的膜厚の大きな酸化膜を挟んで
制御ゲートＣＧつまりワード線Ｗ１となるポリシリコン
層が形成される。

【００１４】ワード線Ｗ０及びＷ１の上層には、ソース
線Ｓ１となるポリシリコン層が形成され、このポリシリ
コン層は、Ｎ型拡散層ＮＤ２つまりメモリセルＭ０及び
Ｍ１の共通ソースに結合される。さらに、ソース線Ｓ１
の上層には、ビット線Ｂ０となる金属配線層が形成さ
れ、この金属配線層は、Ｎ型拡散層ＮＤ１及びＮＤ３つ
まりメモリセルＭ０及びＭ１のドレインに共通結合され
る。

【００１５】図１に戻ろう。メモリアレイＭＡＲＹを構
成するワード線Ｗ０〜Ｗｍは、その左方においてＸアド
レスデコーダＸＤに結合され、選択的に所定の選択又は
非選択レベルとされる。また、メモリアレイＭＡＲＹを
構成するソース線Ｓ１〜Ｓｍは、その右方においてソー
ススイッチＳＳに結合される。ＸアドレスデコーダＸＤ
及びソーススイッチＳＳには、ＸアドレスバッファＸＢ
からｉ＋１ビットの内部アドレス信号Ｘ０〜Ｘｉが供給
され、ドライバＤＶからワード線駆動電圧ＶＷＬ及びソ
ース線駆動電圧ＶＳＬがそれぞれ供給される。また、Ｘ
アドレスバッファＸＢには、アドレス入力端子ＡＸ０〜
ＡＸｉを介してＸアドレス信号ＡＸ０〜ＡＸｉが供給さ
れる。

【００１６】ＸアドレスバッファＸＢは、アドレス入力
端子ＡＸ０〜ＡＸｉを介して供給されるＸアドレス信号
ＡＸ０〜ＡＸｉを取り込み、保持するとともに、これら
のＸアドレス信号をもとに内部アドレス信号Ｘ０〜Ｘｉ
を形成し、ＸアドレスデコーダＸＤ及びソーススイッチ
ＳＳに供給する。一方、ＸアドレスデコーダＸＤは、Ｘ
アドレスバッファＸＢから供給される内部アドレス信号
Ｘ０〜Ｘｉをデコードして、メモリアレイＭＡＲＹの対
応するワード線Ｗ０〜Ｗｍを択一的にワード線駆動電圧
ＶＷＬに対応した選択レベルとし、その他のワード線を
所定の非選択レベルとする。一方、、ソーススイッチＳ
Ｓは、コマンドデコーダＣＤからの内部信号ＡＥＭ及び
ＰＲＭを受け、メモリアレイＭＡＲＹのソース線Ｓ１〜
Ｓｍを均一にソース線駆動電圧ＶＳＬ又は接地電位ＶＳ
Ｓつまり０Ｖとする。

【００１７】次に、メモリアレイＭＡＲＹを構成するビ
ット線Ｂ０〜Ｂｎは、その下方においてＹゲートＹＧの
対応するスイッチＭＯＳＦＥＴ（金属酸化物半導体型電
界効果トランジスタ。この明細書では、ＭＯＳＦＥＴを
して絶縁ゲート型電界効果トランジスタの総称とする）
に結合され、これらのスイッチＭＯＳＦＥＴを介して１
６本ずつ選択的に共通データ線ＣＤ０〜ＣＤ１５に接続
される。

【００１８】ＹゲートＹＧは、図２に例示されるよう
に、メモリアレイＭＡＲＹのビット線Ｂ０〜Ｂｎに対応
して設けられるＮチャンネル型のｎ＋１個のスイッチＭ
ＯＳＦＥＴＮ１〜Ｎ１６等を含む。これらのスイッチＭ
ＯＳＦＥＴのドレインは、メモリアレイＭＡＲＹの対応
するビット線Ｂ０〜Ｂｎに結合され、そのソースは、順
次１６個おきに共通データ線ＣＤ０〜ＣＤ１５に結合さ
れる。また、そのゲートは、順次１６個ずつ共通結合さ
れ、ＹアドレスデコーダＹＤから対応するビット線選択
信号ＹＳ０〜ＹＳｐが供給される。なお、ビット線選択
信号ＹＳ０〜ＹＳｐのビット数ｐ＋１が、ビット線Ｂ０
〜Ｂｎの本数ｎ＋１に対して、 ｐ＋１＝（ｎ＋１）／１６ なる関係にあることは言うまでもない。

【００１９】これにより、ＹゲートＹＧを構成するスイ
ッチＭＯＳＦＥＴのそれぞれは、対応するビット線選択
信号ＹＳ０〜ＹＳｐがハイレベルとされることで１６個
ずつ選択的にオン状態となり、ビット線Ｂ０〜Ｂｎの対
応する１６本と共通データ線ＣＤ０〜ＣＤ１５との間を
選択的に接続状態とする。

【００２０】ＹアドレスデコーダＹＤには、Ｙアドレス
バッファＹＢから内部アドレス信号Ｙ０〜Ｙｊが供給さ
れ、ＹアドレスバッファＹＢには、アドレス入力端子Ａ
Ｙ０〜ＡＹｊを介してＹアドレス信号ＡＹ０〜ＡＹｊが
供給される。

【００２１】ＹアドレスバッファＹＢは、アドレス入力
端子ＡＹ０〜ＡＹｊを介して供給されるＹアドレス信号
ＡＹ０〜ＡＹｊを取り込み、保持するとともに、これら
のＹアドレス信号をもとに内部アドレス信号Ｙ０〜Ｙｊ
を形成して、ＹアドレスデコーダＹＤに供給する。ま
た、ＹアドレスデコーダＹＤは、ＹアドレスバッファＹ
Ｂから供給される内部アドレス信号Ｙ０〜Ｙｊをデコー
ドして、対応するビット線選択信号ＹＳ０〜ＹＳｐを択
一的にハイレベルとする。

【００２２】ところで、ワード線Ｗ０〜Ｗｍの書き込み
時における選択レベルは、特に制限されないが、＋１１
Ｖのような比較的絶対値の大きな正電位とされ、その非
選択レベルは接地電位ＶＳＳつまり０Ｖとされる。この
とき、すべてのソース線Ｓ１〜Ｓｍは、接地電位ＶＳＳ
とされる。また、ＹゲートＹＧにより選択された１６本
のビット線Ｂ０〜Ｂｎのうち、論理“０”データを書き
込むべきメモリセルに対応するビット線には、後述する
書き込みラッチＷＬから＋４Ｖの正電位が供給され、そ
の他のビット線には接地電位ＶＳＳが供給される。この
結果、指定されたメモリセルでは、ドレイン及びソース
間のチャンネルに発生したホットエレクトロンが高電位
に導かれてその浮遊ゲートに注入され、これによってそ
のしきい値電圧は、図４に示されるように、Ｖｔｈ０つ
まり例えば＋６Ｖのような比較的高い値となる。

【００２３】次に、ワード線Ｗ０〜Ｗｍの消去時におけ
る選択レベルは、−１０Ｖのような負電位とされ、その
非選択レベルは例えば＋２Ｖとされる。このとき、すべ
てのソース線Ｓ１〜Ｓｍは、＋４Ｖのような正電位とさ
れ、すべてのビット線Ｂ０〜Ｂｎは、開放状態ＯＰＥＮ
とされる。これにより、選択状態とされるワード線に結
合されたｎ＋１個のメモリセルでは、その浮遊ゲート及
びソース間のＦＮトンネル現象により、浮遊ゲートに蓄
積された電子がソース側に引き抜かれる。この結果、こ
れらのメモリセルのしきい値電圧は、Ｖｔｈ１ｎつまり
例えば１Ｖのような比較的低い値となる。なお、記憶デ
ータの消去動作を１本のワード線に結合されるｎ＋１個
のメモリセルつまりセクタを単位として行う従来のフラ
ッシュメモリでは、図４に点線で示されるように、消去
特性のバラツキによりそのしきい値電圧が負の値Ｖｔｈ
１ｄとなるいわゆるデプリート不良が発生するおそれが
有る。しかし、この実施例では、セクタ消去動作を消去
検証電圧を切り換えながら複数段階に分けて行うことで
消去バラツキを抑制し、デプリート不良の発生を抑制す
る方法を採っている。なお、この実施例のフラッシュメ
モリにおけるセクタ消去の具体的処理フローならびにそ
の特徴については、後で詳細に説明する。

【００２４】一方、ワード線Ｗ０〜Ｗｍの読み出し動作
時における選択レベルは、電源電圧ＶＣＣつまり＋３Ｖ
とされ、その非選択レベルは接地電位ＶＳＳとされる。
このとき、すべてのソース線Ｓ１〜Ｓｍには、接地電位
ＶＳＳが供給され、選択状態とされる１６本のビット線
Ｂ０〜Ｂｎには、後述するセンスアンプＳＡから＋１Ｖ
のような読み出し電圧が印加される。これにより、選択
状態とされるワード線及びビット線に結合される１６個
のメモリセルは、その保持データが論理“１”つまり消
去状態にありそのしきい値電圧が＋１Ｖ程度の小さな値
であることを条件に選択的にオン状態となり、対応する
ビット線に所定の読み出し電流を流す。これらの読み出
し信号は、センスアンプＳＡの対応する単位回路により
増幅された後、データ出力バッファＯＢの対応する単位
回路からデータ入出力端子ＤＯ０〜ＤＯ１５を介してフ
ラッシュメモリの外部に送出される。

【００２５】メモリアレイＭＡＲＹのビット線Ｂ０〜Ｂ
ｎの指定された１６本が選択的に接続される共通データ
線ＣＤ０〜ＣＤ１５は、書き込みラッチＷＬの対応する
単位回路の出力端子に結合されるとともに、センスアン
プＳＡの対応する単位回路の入力端子に結合される。書
き込みラッチＷＬの各単位回路の入力端子は、データ入
力バッファＩＢの対応する単位回路の出力端子に結合さ
れ、センスアンプＳＡの各単位回路の出力端子は、デー
タ出力バッファＯＢの対応する単位回路のの入力端子に
結合される。データ入力バッファＩＢの各単位回路の入
力端子は、データ出力バッファＯＢの対応する単位回路
の出力端子に共通結合された後、対応するデータ入出力
端子ＩＯ０〜ＩＯ１５に結合される。

【００２６】データ入力バッファＩＢの各単位回路は、
フラッシュメモリが書き込みモード設定のためのコマン
ド書き込みサイクルでコマンド入力後、データ入出力端
子ＩＯ０〜ＩＯ１５を介して入力される１６ビットの書
き込みデータを取り込み、書き込みラッチＷＬの対応す
る単位回路に伝達する。このとき、書き込みラッチＷＬ
の各単位回路は、データ入力バッファＩＢの対応する単
位回路から伝達される書き込みデータを取り込み、保持
するとともに、フラッシュメモリが書き込みモードの実
行サイクルとされるとき、これらの書き込みデータを所
定の書き込み信号とした後、対応する共通データ線ＣＤ
０〜ＣＤ１５を介してメモリアレイＭＡＲＹの選択され
た１６個のメモリセルに伝達する。なお、書き込みラッ
チＷＬから論理“０”データの書き込みを行うべきメモ
リセルに供給される書き込み信号のハイレベルは、前述
のように、＋４Ｖとされ、論理“１”データのままとす
べきメモリセルに供給される書き込み信号のロウレベル
は、接地電位ＶＳＳつまり０Ｖとされる。また、データ
入力バッファＩＢから出力される内部データＩＤ０〜Ｉ
Ｄ１５は、後述するコマンドデコーダＣＤにも供給され
る。

【００２７】一方、センスアンプＳＡの各単位回路は、
フラッシュメモリが読み出しモードの実行サイクルとさ
れるとき、メモリアレイＭＡＲＹの選択された１６個の
メモリセルから対応する共通データ線ＣＤ０〜ＣＤ１５
を介して出力される読み出し信号を増幅して、データ出
力バッファＯＢの対応する単位回路に伝達する。このと
き、データ出力バッファＯＢの各単位回路は、図示され
ない出力制御信号のハイレベルを受けて選択的に動作状
態とされ、センスアンプＳＡの対応する単位回路から出
力される読み出し信号をさらに増幅して、対応するデー
タ入出力端子ＩＯ０〜ＩＯ１５を介してフラッシュメモ
リの外部に出力する。

【００２８】フラッシュメモリは、さらに、起動制御信
号として入力されるチップイネーブル信号ＣＥＢ，出力
イネーブル信号ＯＥＢ，ライトイネーブル信号ＬＷＢ及
びＵＷＢならびにバイトイネーブル信号ＢＹＴＢを受け
る起動制御信号バッファＣＢと、プログラム電圧ＶＰＰ
及び電源電圧ＶＣＣを受ける内部電圧発生回路ＶＧとを
備える。このうち、起動制御信号バッファＣＢは、起動
制御信号となるチップイネーブル信号ＣＥＢ，出力イネ
ーブル信号ＯＥＢ，ライトイネーブル信号ＬＷＢ及びＵ
ＷＢならびにバイトイネーブル信号ＢＹＴＢを受けて、
対応する内部制御信号ＯＥ，ＬＷ，ＵＷ及びＢＹＴ等な
らびに内部信号ＣＤＥを選択的にハイレベルとする。内
部制御信号ＯＥ，ＬＷ，ＵＷ及びＢＹＴ等は、図示され
ない信号経路を介してフラッシュメモリの各部に供給さ
れ、内部信号ＣＤＥはコマンドデコーダＣＤに供給され
る。コマンドデコーダＣＤには、さらに前記データ入力
バッファＩＢから内部データＩＤ０〜ＩＤ１５も供給さ
れる。

【００２９】コマンドデコーダＣＤは、コマンドレジス
タを含み、フラッシュメモリがコマンド書き込みサイク
ルとされるとき、データ入出力端子ＩＯ０〜ＩＯ１５を
介して入力されるコマンドデータつまり内部データＩＤ
０〜ＩＤ１５を取り込み、保持する。また、これらのコ
マンドデータをデコードしてフラッシュメモリの動作モ
ードを決定し、内部信号ＡＥＭ及びＰＲＭ等を選択的に
ハイレベルとする。これらの内部信号ＡＥＭ及びＰＲＭ
は、自動制御回路ＡＣＴＬ（制御回路）に供給される。
なお、内部信号ＡＥＭは、フラッシュメモリが消去モー
ドとされるとき選択的にハイレベルとされ、内部信号Ｐ
ＲＭは、フラッシュメモリが通常の書き込みモードとさ
れるとき、選択的にハイレベルとされる。

【００３０】次に、内部電圧発生回路ＶＧには、プログ
ラム電圧ＶＰＰに加えて、自動制御回路ＡＣＴＬから内
部信号ＰＲＰ及びＥＲＰ等が供給される。このうち、内
部信号ＰＲＰは、フラッシュメモリが書き込み動作を行
うとき所定のタイミングでハイレベルとされ、内部信号
ＥＲＰは、フラッシュメモリが消去動作を行うとき所定
のタイミングでハイレベルとされる。内部電圧発生回路
ＶＧは、プログラム電圧ＶＰＰを受ける各種の昇圧回路
及び降圧回路を含み、自動制御回路ＡＣＴＬから供給さ
れる内部信号ＰＲＰ及びＥＲＰ等に従って、書き込み又
は消去動作に必要な各種内部電圧ＶＰＣ，ＶＰＲ及びＶ
ＰＮ等を選択的に形成し、ドライバＤＶに供給する。な
お、内部電圧ＶＰＣ及びＶＰＲは、それぞれ＋４Ｖ及び
＋１Ｖの正電位とされ、内部電圧ＶＰＮは−１０Ｖの負
電位とされる。

【００３１】自動制御回路ＡＣＴＬは、上記電源電圧セ
ンサＶＳから供給される内部信号ＳＶＳや、コマンドデ
コーダＣＤから供給される内部信号ＡＥＭ及びＰＲＭ等
をもとに、フラッシュメモリの各部の動作を制御するた
めの各種内部信号を選択的に形成する。このうち、内部
信号ＰＲＰ及びＥＲＰ等は、前述のように、内部電圧発
生回路ＶＧに供給され、内部信号ＶＦＥはドライバＤＶ
に供給される。なお、内部信号ＶＦＥは、書き込み又は
消去モードにおけるベリファイ動作の起動信号として、
所定のタイミングで選択的にハイレベルとされる。ま
た、自動制御回路ＡＣＴＬは、所定のアルゴリズムに従
ってフラッシュメモリの消去モードを制御するが、その
具体的な手順については後で詳細に説明する。

【００３２】図５には、図１のフラッシュメモリの消去
モードの一実施例の処理フロー図が示されている。ま
た、図６には、図１のフラッシュメモリのセクタ消去時
におけるメモリアレイ接続図が示されている。さらに、
図７には、図２のメモリアレイＭＡＲＹを構成する２層
ゲート構造型メモリセルのプリライト後及びセクタ消去
後におけるしきい値電圧の分布図が示され、図８には、
２層ゲート構造型メモリセルのセクタ消去後におけるし
きい値電圧の一般的なバラツキ特性図が示されている。
これらの図をもとに、この実施例のフラッシュメモリの
消去モードの具体的処理フロー及び動作ならびにその特
徴について説明する。なお、セクタ消去に関する以下の
説明は、それがメモリアレイＭＡＲＹのワード線Ｗ０に
結合されるｎ＋１個のメモリセルを対象として行われる
場合を例に進められる。

【００３３】図５において、この実施例のフラッシュメ
モリの消去モードは、メモリアレイＭＡＲＹを構成する
すべての２層ゲート構造型メモリセルに予め論理“０”
データを書き込むステップＳＴ１のプリライト動作から
開始される。このとき、メモリアレイＭＡＲＹを構成す
るメモリセルは、同一ワード線に結合される１６個を単
位として順次選択状態とされる。また、選択された１６
個のメモリセルの制御ゲートが共通結合されるワード線
Ｗ０〜Ｗｍにはプログラム電圧ＶＰＰつまり＋１１Ｖ
が、またそのソースが共通結合されるソース線には接地
電位ＶＳＳつまり０Ｖがそれぞれ印加され、各メモリセ
ルのドレインが結合される１６本のビット線Ｂ０〜Ｂｎ
には、書き込みラッチＷＬの対応する単位回路から内部
電圧ＶＰＣつまり＋４Ｖがそれぞれ印加される。この結
果、選択された１６個のメモリセルでは、そのチャンネ
ルに発生したホットエレクトロンが浮遊ゲートに注入さ
れ、これによってそのしきい値電圧Ｖｔｈが徐々に高く
される。

【００３４】論理“０”データの書き込みを受けた１６
個のメモリセルのしきい値電圧は、ステップＳＴ２のベ
リファイ動作により検証され、すべてのメモリセルのし
きい値電圧Ｖｔｈが目標値Ｖ０つまり例えば＋３．５Ｖ
を超えるまでステップＳＴ１及びＳＴ２の動作が繰り返
される。なお、消去前のプリライトが比較的少数のメモ
リセルを単位として行われることで、プリライト終了後
におけるメモリセルのしきい値電圧Ｖｔｈは、図７
（ａ）に示されるように、比較的小さなバラツキをもっ
て分布する。また、このような消去前におけるメモリセ
ルのしきい値電圧がプリライトによって比較的小さなバ
ラツキ範囲内に調整されることで、セクタ消去後におけ
るしきい値電圧のバラツキをさらに抑えることができ
る。

【００３５】ステップＳＴ１及びＳＴ２による全メモリ
セルへの論理“０”データのプリライトが終了すると、
消去モードはステップＳＴ３による第１回目のセクタ消
去に移行し、セクタつまり１本のワード線に結合される
ｎ＋１個のメモリセルを単位とするセクタ消去動作を開
始する。このとき、消去対象となるｎ＋１個のメモリセ
ルの制御ゲートが共通結合されるワード線Ｗ０には、図
６に示されるように、内部電圧ＶＰＮつまり−１０Ｖが
印加されるが、そのパルス幅ｔｐｗ１は、セクタ消去動
作が単一段階で行われる場合に比較して小さくされる。
また、ソース線Ｓ１〜Ｓｍには内部電圧ＶＰＣつまり＋
４Ｖが、また非選択状態とされるワード線Ｗ１等には＋
２Ｖがそれぞれ印加され、ビット線Ｂ０〜Ｂｎはすべて
開放状態ＯＰＥＮとされる。この結果、ワード線Ｗ０に
結合されるｎ＋１個のメモリセルでは、その浮遊ゲート
に蓄積された電子がＦＮトンネル現象によってソース側
に引き抜かれ、これによってそのしきい値電圧Ｖｔｈは
徐々に低下する。

【００３６】この実施例において、第１回目のセクタ消
去が行われた後のメモリセルのしきい値電圧は、ステッ
プＳＴ４のベリファイ動作により検証され、まずすべて
のメモリセルのしきい値電圧Ｖｔｈが中間値Ｖ１つまり
例えば４Ｖ以下となるまでステップＳＴ３及びＳＴ４が
繰り返される。周知のように、セクタ消去後におけるメ
モリセルのしきい値電圧Ｖｔｈの分布バラツキρは、図
８に示されるように、ソース・制御ゲート間に印加され
る消去電圧の絶対値と正の相関を持ち、またそのパルス
幅と正の相関を持つ。上記のように、この実施例のフラ
ッシュメモリのセクタ消去が、対象となるメモリセルの
ソース・制御ゲート間に印加される消去電圧のパルス幅
ｔｐｗ１を小さくし、しかもしきい値電圧の最終的な目
標値Ｖ２より高い中間値Ｖ１を消去検証電圧として実施
されることで、セクタ消去終了後におけるメモリセルの
しきい値電圧は、図７（ｂ）に示されるように、中間値
Ｖ１を上限として比較的小さなバラツキを呈するものと
なる。

【００３７】ステップＳＴ３及びＳＴ４による第１回目
のセクタ消去が終了すると、自動制御回路ＡＣＴＬは、
指定されたワード線Ｗ０に結合されるｎ＋１個のメモリ
セルに対し、さらにステップＳＴ５による第２回目のセ
クタ消去動作を開始する。このとき、ワード線Ｗ０に
は、やはり内部電圧ＶＰＮつまり−１０Ｖが印加される
が、そのパルス幅ｔｐｗ２は、第１回目のセクタ消去に
おけるパルス幅ｔｐｗ１よりさらに小さくされる。ま
た、ソース線Ｓ１には内部電圧ＶＰＣつまり＋４Ｖが、
また非選択状態とされるワード線Ｗ１等には＋２Ｖがそ
れぞれ印加され、ビット線Ｂ０〜Ｂｎはすべて開放状態
ＯＰＥＮとされる。この結果、ワード線Ｗ０に結合され
るｎ＋１個のメモリセルでは、ＦＮトンネル現象によっ
てそのしきい値電圧Ｖｔｈがさらに低下していく。

【００３８】ところで、第２回目のセクタ消去後におけ
るメモリセルのしきい値電圧は、ステップＳＴ５のベリ
ファイ動作により検証され、すべてのメモリセルのしき
い値電圧Ｖｔｈが目標値Ｖ２つまり例えば２Ｖ以下とな
るまでステップＳＴ５及びＳＴ６が繰り返される。上記
のように、消去対象となるｎ＋１個のメモリセルのしき
い値電圧が、予め第１回目のセクタ消去により中間値Ｖ
１を上限とする比較的小さなバラツキ範囲内に調整さ
れ、第２回目のセクタ消去が、対象となるメモリセルの
ソース・制御ゲート間に印加される消去電圧のパルス幅
ｔｐｗ２をさらに小さくして行われ、さらには第１回目
及び第２回目のセクタ消去における消去検証電圧が段階
的に小さくされることで、セクタ消去後におけるメモリ
セルの最終的なしきい値電圧は、図７（ｃ）に示される
ように、目標値Ｖ２を上限とする比較的小さなバラツキ
範囲内に分布し、これによってメモリセルのしきい値電
圧が０Ｖ以下となるデプリート不良の発生を抑制するこ
とができる。この結果、その動作電源が＋３Ｖに低電圧
化されるにもかかわらず、フラッシュメモリの誤書き込
み及び誤読み出しを防止し、その信頼性を高めることが
できる。

【００３９】なお、第１回目のセクタ消去時において消
去対象となるｎ＋１個のメモリセルのソース・制御ゲー
ト間に印加される消去電圧のパルス幅ｔｐｗ１は、それ
が単一段階で行われる場合と同一のパルス幅としてもよ
い。また、第１回目及び第２回目のセクタ消去について
は、印加される消去電圧の絶対値のみを小さくして実施
しても上記実施例と同様な効果を得ることができるし、
そのパルス幅及び絶対値の両方を小さくして実施しても
同様な効果を得ることができる。

【００４０】以上の実施例により得られる作用効果は次
の通りである。すなわち、 （１）２層ゲート構造型メモリセルが格子状に配置され
てなるメモリアレイをその基本構成要素としかつ所定数
のメモリセルを単位として記憶データの一括消去を行う
消去モードを有しそのための自動制御回路を具備するフ
ラッシュメモリ等において、記憶データの一括消去動作
を、消去検証電圧を切り換えながら複数段階に分けて行
うとともに、一括消去動作に際して消去対象となるメモ
リセルのソース・制御ゲート間に印加される消去電圧の
絶対値又はパルス幅を、それが単一段階で行われる場合
に比較して小さくすることで、フラッシュメモリ等を構
成する２層ゲート構造型メモリセルのしきい値電圧の一
括消去動作終了後における分布バラツキを小さくするこ
とができるという効果が得られる。 （２）上記（１）項により、フラッシュメモリを構成す
る２層ゲート構造型メモリセルのデプリート不良を抑制
できるという効果が得られる。 （３）上記（１）項及び（２）項により、消去モードを
有しかつ特にその動作電源が低電圧化されたフラッシュ
メモリ等の誤書き込み及び誤読み出しを防止し、その信
頼性を高めることができるという効果が得られる。

【００４１】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、フラッシュメモリは、メモリアレイ
ＭＡＲＹを構成するすべてのメモリセルの記憶データを
一括消去するためのチップ消去モードを備えることがで
きるし、そのメモリアレイＭＡＲＹも複数のサブメモリ
アレイに分割することができる。フラッシュメモリは、
×８ビット又は×３２ビット等、任意のビット構成を採
ることができるし、そのブロック構成や電源電圧及び各
内部電圧の極性及び絶対値ならびに起動制御信号の組み
合わせ等は、種々の実施形態を採りうる。

【００４２】図２において、メモリアレイＭＡＲＹは、
所定数の冗長ワード線及び冗長ビット線を含むことがで
きる。また、メモリアレイＭＡＲＹを構成する２層ゲー
ト構造型メモリセルは、３本以上のワード線に結合され
るメモリセルを単位としてそのソース線を共通結合する
ことができるし、そのブロック分割や消去単位等は種々
の実施形態を採りうる。図３において、メモリセルのデ
バイス構造や配線層の形状及び材料等は、この実施例に
よる制約を受けない。

【００４３】図５において、第１回目のセクタ消去時に
消去対象となるメモリセルのソース・制御ゲート間に印
加される消去電圧のパルス幅ｔｐｗ１は、前述のよう
に、それが単一段階で行われる場合と同一パルス幅とし
てもよい。また、第１回目及び第２回目のセクタ消去
は、消去電圧の絶対値のみ小さくして実施してもよい
し、そのパルス幅及び絶対値の両方を小さくして実施し
てもよい。さらに、フラッシュメモリのセクタ消去動作
は、３段階以上に分けて行うことができるし、各段階で
の消去検証電圧の具体的な値も種々の実施形態を採りう
る。

【００４４】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるフラ
ッシュメモリに適用した場合について説明したが、それ
に限定されるものではなく、例えば、フラッシュメモリ
からなるメモリボードやフラッシュメモリを内蔵する論
理集積回路装置等にも適用できる。この発明は、少なく
とも複数のメモリセルを単位とする消去モードを有する
半導体記憶装置ならびにこのような半導体記憶装置を含
む装置及びシステムに広く適用できる。

【００４５】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、２層ゲート構造型メモリセ
ルが格子状に配置されてなるメモリアレイをその基本構
成要素としかつ所定数のメモリセルを単位として記憶デ
ータの一括消去を行う消去モードを有しそのための自動
制御回路を備えるフラッシュメモリ等において、記憶デ
ータの一括消去動作を、消去検証電圧を切り換えながら
複数段階に分けて行うとともに、一括消去動作に際して
消去対象となる所定数のメモリセルのソース・制御ゲー
ト間に印加される消去電圧の絶対値又はパルス幅を、そ
れが単一段階で行われる場合に比較して小さくすること
で、フラッシュメモリ等を構成する２層ゲート構造型メ
モリセルのしきい値電圧の一括消去動作終了後における
分布バラツキを小さくし、そのデプリート不良を抑制す
ることができる。この結果、消去モードを有しかつ特に
その動作電源が低電圧化されたフラッシュメモリ等の誤
書き込み及び誤読み出しを防止して、その信頼性を高め
ることができる。

【図面の簡単な説明】

【図１】この発明が適用されたフラッシュメモリの一実
施例を示すブロック図である。

【図２】図１のフラッシュメモリに含まれるメモリアレ
イ及びＹゲートの一実施例を示す部分的な回路図であ
る。

【図３】図２のメモリアレイを構成する２層ゲート構造
型メモリセルの一実施例を示す断面構造図である。

【図４】図２のメモリアレイを構成する２層ゲート構造
型メモリセルの一実施例を示すドレイン電流特性図であ
る。

【図５】図１のフラッシュメモリの消去モードの一実施
例を示す処理フロー図である。

【図６】図１のフラッシュメモリのセクタ消去時におけ
るメモリアレイ接続図である。

【図７】図２のメモリアレイを構成する２層ゲート構造
型メモリセルのプリライト後及びセクタ消去後における
しきい値電圧の分布図である。

【図８】フラッシュメモリのメモリアレイを構成する２
層ゲート構造型メモリセルのセクタ消去後におけるしき
い値電圧の一般的なバラツキ特性図である。

【図９】この発明に先立って本願発明者等が開発したフ
ラッシュメモリの消去モードの一例を示す処理フロー図
である。

【図１０】図９のフラッシュメモリのメモリアレイを構
成する２層ゲート構造型メモリセルのプリライト後及び
セクタ消去後におけるしきい値電圧の分布図である。

【符号の説明】

ＭＡＲＹ・・・メモリアレイ、ＸＤ・・・Ｘアドレスデ
コーダ、ＸＢ・・・Ｘアドレスバッファ、ＹＧ・・・Ｙ
ゲート、ＹＤ・・・Ｙアドレスデコーダ、ＹＢ・・・Ｙ
アドレスバッファ、ＳＳ・・・ソーススイッチ、ＷＬ・
・・書き込みラッチ、ＳＡ・・・センスアンプ、ＩＢ・
・・データ入力バッファ、ＯＢ・・・データ出力バッフ
ァ、ＣＢ・・・起動制御信号バッファ、ＣＤ・・・コマ
ンドデコーダ、ＶＳ・・・電源電圧センサ、ＶＧ・・・
内部電圧発生回路、ＡＣＴＬ・・・自動制御回路、ＤＶ
・・・ドライバ。Ｍ０，Ｍ１・・・２層ゲート構造型メ
モリセル、Ｗ０〜Ｗｍ・・・ワード線、Ｂ０〜Ｂｎ・・
・ビット線、Ｓ１〜Ｓｍ・・・ソース線、ＣＤ０〜ＣＤ
１５・・・共通データ線、Ｎ１〜Ｎ１６・・・Ｎチャン
ネルＭＯＳＦＥＴ。ＰＳＵＢ・・・Ｐ型半導体基板、Ｎ
Ｄ１〜ＮＤ３・・・Ｎ型拡散層、ＦＧ・・・浮遊ゲー
ト、ＣＧ・・・制御ゲート。

フロントページの続き (71)出願人 000233169 株式会社日立マイコンシステム 東京都小平市上水本町５丁目22番１号 (72)発明者 小山 貴史 埼玉県入間郡毛呂山町大字旭台15番地 日 立東部セミコンダクタ株式会社内 (72)発明者 高橋 正人 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 古野 毅 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 和田 正志 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 亀山 英明 東京都小平市上水本町５丁目22番１号 株 式会社日立マイコンシステム内

Claims (3)

【特許請求の範囲】
1. 【請求項１】 その記憶データを電気的に消去可能な不
   揮発性のメモリセルが格子状に配置されてなるメモリア
   レイと、所定数の上記メモリセルを単位として記憶デー
   タの一括消去動作を行う制御回路とを具備し、上記制御
   回路による上記所定数のメモリセルに対する一括消去動
   作が、消去検証電圧を切り換えながら複数段階に分けて
   行われることを特徴とする半導体記憶装置。
2. 【請求項２】 上記メモリセルは、ＦＮトンネル現象に
   より記憶データの消去動作を行う２層ゲート構造型メモ
   リセルであり、上記半導体記憶装置は、フラッシュメモ
   リであって、上記制御回路による記憶データの一括消去
   動作は、メモリアレイの所定数のワード線に結合される
   メモリセルを単位として行われるものであることを特徴
   とする請求項１の半導体記憶装置。
3. 【請求項３】 上記一括消去動作の少なくとも最終段階
   での消去動作は、それが単一段階で行われる場合に比較
   して、対象となるメモリセルのソース及び制御ゲート間
   に印加される消去電圧の絶対値又はパルス幅を小さくし
   て行われるものであることを特徴とする請求項１又は請
   求項２の半導体記憶装置。