JPH0499057A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JPH0499057A JPH0499057A JP2208941A JP20894190A JPH0499057A JP H0499057 A JPH0499057 A JP H0499057A JP 2208941 A JP2208941 A JP 2208941A JP 20894190 A JP20894190 A JP 20894190A JP H0499057 A JPH0499057 A JP H0499057A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P95/00—Generic processes or apparatus for manufacture or treatments not covered by the other groups of this subclass
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
- H10D1/60—Capacitors
- H10D1/68—Capacitors having no potential barriers
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- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は半導体記憶素子、より詳しくは電気的に分極可
能な強誘電性の層を基質とする不揮発性半導体記憶装置
の構造と製造方法に関する。
能な強誘電性の層を基質とする不揮発性半導体記憶装置
の構造と製造方法に関する。
［従来の技術］
電気的に分極可能な層に基づく記憶装置が５０年代の初
期以来開発されている。
期以来開発されている。
情報は上下の側の対応する電極に対して（通常の半導体
記憶装置の場合には行及び列番地に対応して）！圧を与
え、それによってこれらの電極の交点の領域を分極させ
ることによって記憶させることができた。また読み出し
過程は例えば特定のメモリ領域の圧電あるいは焦電的な
活性化によりまたは破壊的な読み出しによって行うこと
が出来る。゛さらに強誘電体の有する残留分極によって
情報は外部電源を供給することなく永久に保持すること
が可能である。しかしながら周辺装置すなわち情報の書
き込み及び読み出しのために必要な電子制御装置が比較
的複雑であり大きなアクセス時間を要することが判明し
た。従って７０年代の終わりにおいては強誘電性記憶素
子を制御モジュールに対して直接にまたはこれと共に集
積化することが提案された。 （Ｒ，Ｃ，タック、米国
特許第４１４９３０２号（１９７９） ）。
記憶装置の場合には行及び列番地に対応して）！圧を与
え、それによってこれらの電極の交点の領域を分極させ
ることによって記憶させることができた。また読み出し
過程は例えば特定のメモリ領域の圧電あるいは焦電的な
活性化によりまたは破壊的な読み出しによって行うこと
が出来る。゛さらに強誘電体の有する残留分極によって
情報は外部電源を供給することなく永久に保持すること
が可能である。しかしながら周辺装置すなわち情報の書
き込み及び読み出しのために必要な電子制御装置が比較
的複雑であり大きなアクセス時間を要することが判明し
た。従って７０年代の終わりにおいては強誘電性記憶素
子を制御モジュールに対して直接にまたはこれと共に集
積化することが提案された。 （Ｒ，Ｃ，タック、米国
特許第４１４９３０２号（１９７９） ）。
最近では、第２図のよ′うなＭＩＳ型半導体装置に積層
した構造の記憶装置がＩＥＤＭ’ ８７ｐＰ。
した構造の記憶装置がＩＥＤＭ’ ８７ｐＰ。
８５０−８５１に提案されている。第２図において、２
０１はＰ型シリコン基板、２０２は素子分離用のＬＯＣ
Ｏ３酸化膜、２０３．２０４はそれぞれソース、ドレイ
ンとなるＮ型拡散層である。
０１はＰ型シリコン基板、２０２は素子分離用のＬＯＣ
Ｏ３酸化膜、２０３．２０４はそれぞれソース、ドレイ
ンとなるＮ型拡散層である。
２０５はゲート電極であり、２０６は眉間絶縁膜である
。２０８が強誘電体薄膜であり、下部電極２０７と上部
電極２０９により挟まれ、キャパシタを構成している。
。２０８が強誘電体薄膜であり、下部電極２０７と上部
電極２０９により挟まれ、キャパシタを構成している。
従来の製造方法においては２０８の強誘電体薄膜はＰ
ｂ Ｔ ｉ Ｏ３が、ＰＺＴ、あるいはＰＬＺＴであり
、その化学量論的組成に対して鉛成分を適当量過剰に補
償されたターゲットをもちいたスパッタリング法かある
いは、前記強誘電体を構成する成分を含む溶液をスピン
コートすることにより、２０７にしめす、下部電極上に
形成されていた。
ｂ Ｔ ｉ Ｏ３が、ＰＺＴ、あるいはＰＬＺＴであり
、その化学量論的組成に対して鉛成分を適当量過剰に補
償されたターゲットをもちいたスパッタリング法かある
いは、前記強誘電体を構成する成分を含む溶液をスピン
コートすることにより、２０７にしめす、下部電極上に
形成されていた。
［発明が解決しようとする課題］
ところが、第２図に示すように容量素子は、シリコン基
板上に形成されたＭＩＳ型トランジスタ上に眉間絶縁膜
を介して形成されており、その眉間絶縁膜はゲート電極
２０５やＬＯＣＯ３２０２によって段差を持っているこ
とは言うまでもない。
板上に形成されたＭＩＳ型トランジスタ上に眉間絶縁膜
を介して形成されており、その眉間絶縁膜はゲート電極
２０５やＬＯＣＯ３２０２によって段差を持っているこ
とは言うまでもない。
容量素子の電気的特性についてはそれを形成する誘電体
の膜厚が大きな影響を与えることは周知の事実である。
の膜厚が大きな影響を与えることは周知の事実である。
従って膜厚の均一性がよい強誘電性薄膜を形成すること
が一つの重要な課題となる。
が一つの重要な課題となる。
第３図にスパッタリング法により、段差上に強誘電性薄
膜を形成した場合の断面図を示す。
膜を形成した場合の断面図を示す。
この場合、眉間絶縁膜３０１に段差が与えられた場合、
スパッタリング法による薄膜形成上の特徴から強誘電性
薄ｗＡ３０３は段差部ａの部分だけ膜厚が小さくなって
しまう。膜厚の小さい部分は他の部分に比べ電界強度が
大きくなるため信頼性上問題となる。また、段差部の膜
厚を稼ぐため全体の膜厚を大きくすれば分極反転特性が
低下する。
スパッタリング法による薄膜形成上の特徴から強誘電性
薄ｗＡ３０３は段差部ａの部分だけ膜厚が小さくなって
しまう。膜厚の小さい部分は他の部分に比べ電界強度が
大きくなるため信頼性上問題となる。また、段差部の膜
厚を稼ぐため全体の膜厚を大きくすれば分極反転特性が
低下する。
第４図にスピンコート法により、段差上に強誘電性＊ｇ
を形成した場合の断面図を示す。
を形成した場合の断面図を示す。
この場合層間絶縁膜４０１に段差が与えられた場合、ス
ピンコート法による薄膜形成上の特徴がら強銹電性Ｆｉ
Ｉ膜の溶剤４０３は段差部に集中してしまう。
ピンコート法による薄膜形成上の特徴がら強銹電性Ｆｉ
Ｉ膜の溶剤４０３は段差部に集中してしまう。
以上の問題点を考慮して容量素子の形成領域をＭＯＳ
）ランジスタ上の平坦部分、例えばＬＯＣＯ８上に限定
することも可能であるが、この場合には容量素子の高集
積化が制約され微細化が困難となってしまう。
）ランジスタ上の平坦部分、例えばＬＯＣＯ８上に限定
することも可能であるが、この場合には容量素子の高集
積化が制約され微細化が困難となってしまう。
そこで、本発明の課題は、段差部が与えられた場合にお
いても膜厚の均一性がよ０強誘電性ＮＭを形成すること
により、高歩留まりで高品質かつ高信頼性のな強誘電性
の層を基質とする容量素子が形成された半導体装置およ
びその製造方法を提供するものである。
いても膜厚の均一性がよ０強誘電性ＮＭを形成すること
により、高歩留まりで高品質かつ高信頼性のな強誘電性
の層を基質とする容量素子が形成された半導体装置およ
びその製造方法を提供するものである。
〔課題を解決するための手段］
本発明における強誘電性の層を基質とする容量素子が形
成された半導体装置の製造方法においては、半導体基板
上に前記強誘電性の層となる薄膜を形成する工程におい
て、 前記強誘電性の薄膜をスパッタリングによって形成する
工程と、 前記強誘電体を構成する成分を含む溶剤をスピンコート
することにより形成する工程、 とを含む二′とを特徴とする。
成された半導体装置の製造方法においては、半導体基板
上に前記強誘電性の層となる薄膜を形成する工程におい
て、 前記強誘電性の薄膜をスパッタリングによって形成する
工程と、 前記強誘電体を構成する成分を含む溶剤をスピンコート
することにより形成する工程、 とを含む二′とを特徴とする。
［実施例］
以下本発明を添付の図面並びに具体例を参照してさらに
詳細に説明する。
詳細に説明する。
第１図は本発明による半導体装置の段差部における容量
素子の主要断面図であり、その好適な実施例を工程を迫
って説明する。
素子の主要断面図であり、その好適な実施例を工程を迫
って説明する。
まず、通常のＣＭＯ３を形成するプロセスを経た後に眉
間絶縁１！１０１を形成する。層間絶縁膜としては例え
ば化学的気相成長法により二酸化珪素を５０００オング
ストローム形成する。つぎに、下部電極１０２となる例
えば白金を例えばスパッタリング法により１０００人形
成する。次に本発明にかかる強誘電性の層となる薄Ｍ１
０３を例えばスパッタリング法により１０００オングス
トローム形成する。
間絶縁１！１０１を形成する。層間絶縁膜としては例え
ば化学的気相成長法により二酸化珪素を５０００オング
ストローム形成する。つぎに、下部電極１０２となる例
えば白金を例えばスパッタリング法により１０００人形
成する。次に本発明にかかる強誘電性の層となる薄Ｍ１
０３を例えばスパッタリング法により１０００オングス
トローム形成する。
しかるのちに２０００−６０００回転／分で回転させた
基板上に、強誘電体を構成する成分を含む溶剤２−３ミ
リリツトルを滴下することにより塗布する。スピンコー
ト法による薄膜形成上の特徴から溶剤１０４はスパッタ
リング法により形成した薄膜の段差部でのカバレッジを
補うように形成される。つぎに基板を６０度から８０度
の雰囲気で乾燥させることにより溶剤中の溶媒を揮発さ
せる。つぎに強誘電性の層となる薄１１１０３，１０４
に対して熱処理を施し該薄膜を結晶化させる。
基板上に、強誘電体を構成する成分を含む溶剤２−３ミ
リリツトルを滴下することにより塗布する。スピンコー
ト法による薄膜形成上の特徴から溶剤１０４はスパッタ
リング法により形成した薄膜の段差部でのカバレッジを
補うように形成される。つぎに基板を６０度から８０度
の雰囲気で乾燥させることにより溶剤中の溶媒を揮発さ
せる。つぎに強誘電性の層となる薄１１１０３，１０４
に対して熱処理を施し該薄膜を結晶化させる。
熱処理としては例えば酸素を含む雰囲気中で６００’Ｃ
，１時間行なう。
，１時間行なう。
次に上部電極１０５となる例えば白金、あるいはアルミ
ニウム、あるいはモリブデンを例えばスパッタリング法
により３０００人形成する。
ニウム、あるいはモリブデンを例えばスパッタリング法
により３０００人形成する。
以後例えばフォトリソ技術を用いて適当なパターン加工
を行ない、装置を作成して行く。
を行ない、装置を作成して行く。
本実施例においてはスパッタリングによる強誘電性の層
となる’ｆｉｌｌｌＡの形成の後にスピンコート法によ
る形成を行なったがその時間的順序が入れ替わっても何
等問題の無いことは言うまでもない。
となる’ｆｉｌｌｌＡの形成の後にスピンコート法によ
る形成を行なったがその時間的順序が入れ替わっても何
等問題の無いことは言うまでもない。
［発明の効果］
以上述べたように本発明によれば、強誘電性の層となる
薄膜は、薄膜の形成される表面のトポグラフィ−によら
ず均一な膜厚で形成することが可能となったため、高集
積化、微細化に伴い、高歩留まりで高品質かつ高信頼性
の強誘電性の層を基質とする容量素子が形成された半導
体装置の製造が可能となった。
薄膜は、薄膜の形成される表面のトポグラフィ−によら
ず均一な膜厚で形成することが可能となったため、高集
積化、微細化に伴い、高歩留まりで高品質かつ高信頼性
の強誘電性の層を基質とする容量素子が形成された半導
体装置の製造が可能となった。
第１図は本発明の電気的に分極可能な強誘電性の層を基
質とする半導体記憶装置の段差部における容量素子の主
要断面図を示す。 第２図は従来の電気的に分極可能な強誘電性の層を基質
とする半導体記憶装置の主要断面図を示す。 第３図はスパッタリング法により、段差上に強′ｆｇ電
性薄膜を形成した場合の断面図を示す。 第４図にスピンコート法により、段差上に強誘電性薄膜
を形成した場合の断面図を示す。 ２０８、、、強訴電体膜 ２０９、、、容量素子の上部電極 図中 １０１゜ １０２゜ １０３゜ １０４゜ １０５゜ ２０１゜ ２０２゜ ２０３． ２０５゜ ２０６゜ ２０７゜ 、層間絶縁膜 ０．下部電極 、スパッタリングにより形成した強 誘電性の層となる薄膜 、スピンコート法により形成した強 誘電性の層となる薄膜 、上部電極 Ｐ型シリコン基板 ＬＯＣＯ８酸化膜 ２０４、、、Ｎ型拡散層 、ゲート電極 １．眉間絶縁膜 、容量素子の下部電極 ３０１゜ ３０２゜ ３０３゜ ３０４゜ ４０１゜ ４０２゜ ４０３゜ ４０４゜ 、層間絶縁膜 、下部電極 スパッタリングにより形成した強 誘電性の層となる薄膜 、上部電極 、段差部 、層間絶縁膜 、下部電極 スピンコート法により形成した強 誘電性の層となる薄膜 上部電極 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴木喜三部（他１名）算櫃 算２ｎ 算３０ 等４目
質とする半導体記憶装置の段差部における容量素子の主
要断面図を示す。 第２図は従来の電気的に分極可能な強誘電性の層を基質
とする半導体記憶装置の主要断面図を示す。 第３図はスパッタリング法により、段差上に強′ｆｇ電
性薄膜を形成した場合の断面図を示す。 第４図にスピンコート法により、段差上に強誘電性薄膜
を形成した場合の断面図を示す。 ２０８、、、強訴電体膜 ２０９、、、容量素子の上部電極 図中 １０１゜ １０２゜ １０３゜ １０４゜ １０５゜ ２０１゜ ２０２゜ ２０３． ２０５゜ ２０６゜ ２０７゜ 、層間絶縁膜 ０．下部電極 、スパッタリングにより形成した強 誘電性の層となる薄膜 、スピンコート法により形成した強 誘電性の層となる薄膜 、上部電極 Ｐ型シリコン基板 ＬＯＣＯ８酸化膜 ２０４、、、Ｎ型拡散層 、ゲート電極 １．眉間絶縁膜 、容量素子の下部電極 ３０１゜ ３０２゜ ３０３゜ ３０４゜ ４０１゜ ４０２゜ ４０３゜ ４０４゜ 、層間絶縁膜 、下部電極 スパッタリングにより形成した強 誘電性の層となる薄膜 、上部電極 、段差部 、層間絶縁膜 、下部電極 スピンコート法により形成した強 誘電性の層となる薄膜 上部電極 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴木喜三部（他１名）算櫃 算２ｎ 算３０ 等４目
Claims (2)
- （１）強誘電性の層を基質とする容量素子が形成された
半導体装置の前記強誘電性の層となる薄膜が少なくとも
、 スパッタリングによって形成された薄膜と、強誘電体を
構成する成分を含む溶液をスピンコートすることにより
形成された薄膜、 からなることを特徴とする半導体装置。 - （２）強誘電性の層を基質とする容量素子が形成された
半導体装置の半導体基板上に前記強誘電性の層となる薄
膜を形成する工程において、 前記強誘電性の層となる薄膜をスパッタリングによって
形成する工程と、 前記強誘電体を構成する成分を含む溶液をスピンコート
することにより形成する工程、 を含むことを特徴とする半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2208941A JPH0499057A (ja) | 1990-08-07 | 1990-08-07 | 半導体装置とその製造方法 |
| PCT/JP1991/001051 WO1992002956A1 (fr) | 1990-08-07 | 1991-08-06 | Dispositif a semi-conducteur et son procede de fabrication |
| EP19910913818 EP0495994A4 (en) | 1990-08-07 | 1991-08-06 | Semiconductor device and its manufacturing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2208941A JPH0499057A (ja) | 1990-08-07 | 1990-08-07 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0499057A true JPH0499057A (ja) | 1992-03-31 |
Family
ID=16564673
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2208941A Pending JPH0499057A (ja) | 1990-08-07 | 1990-08-07 | 半導体装置とその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0495994A4 (ja) |
| JP (1) | JPH0499057A (ja) |
| WO (1) | WO1992002956A1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5442213A (en) * | 1993-06-23 | 1995-08-15 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with high dielectric capacitor having sidewall spacers |
| US5486713A (en) * | 1993-01-05 | 1996-01-23 | Nec Corporation | Semiconductor device having a capacitor |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2338962B (en) * | 1996-06-19 | 2000-11-29 | Nec Corp | Thin film formation method |
| JP3022328B2 (ja) * | 1996-06-19 | 2000-03-21 | 日本電気株式会社 | 薄膜形成方法 |
| JP3221398B2 (ja) * | 1998-06-01 | 2001-10-22 | 日本電気株式会社 | 容量素子およびその製造方法 |
| JP4416055B2 (ja) * | 1998-12-01 | 2010-02-17 | ローム株式会社 | 強誘電体メモリおよびその製造方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4654113A (en) * | 1984-02-10 | 1987-03-31 | Fujitsu Limited | Process for fabricating a semiconductor device |
| JPS61228655A (ja) * | 1985-04-02 | 1986-10-11 | Nec Corp | 多層配線の形成方法 |
| IT1227245B (it) * | 1988-09-29 | 1991-03-27 | Sgs Thomson Microelectronics | Strato dielettrico di prima interconnessione per dispositivi elettronici a semiconduttore |
| JPH02183570A (ja) * | 1989-01-10 | 1990-07-18 | Seiko Epson Corp | 強誘電体集積回路装置とその製造方法 |
| JPH02186669A (ja) * | 1989-01-12 | 1990-07-20 | Seiko Epson Corp | 強誘電体集積回路装置 |
| KR940006708B1 (ko) * | 1989-01-26 | 1994-07-25 | 세이꼬 엡슨 가부시끼가이샤 | 반도체 장치의 제조 방법 |
-
1990
- 1990-08-07 JP JP2208941A patent/JPH0499057A/ja active Pending
-
1991
- 1991-08-06 EP EP19910913818 patent/EP0495994A4/en not_active Withdrawn
- 1991-08-06 WO PCT/JP1991/001051 patent/WO1992002956A1/ja not_active Ceased
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5486713A (en) * | 1993-01-05 | 1996-01-23 | Nec Corporation | Semiconductor device having a capacitor |
| US5442213A (en) * | 1993-06-23 | 1995-08-15 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with high dielectric capacitor having sidewall spacers |
| US5534458A (en) * | 1993-06-23 | 1996-07-09 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a semiconductor device with high dielectric capacitor having sidewall spacers |
| US5652186A (en) * | 1993-06-23 | 1997-07-29 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and a method of manufacturing thereof |
| US5668041A (en) * | 1993-06-23 | 1997-09-16 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a semiconductor device having a capacitor |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0495994A1 (en) | 1992-07-29 |
| WO1992002956A1 (fr) | 1992-02-20 |
| EP0495994A4 (en) | 1992-11-04 |
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