JPH0730125A - 半導体装置およびその作製方法 - Google Patents

半導体装置およびその作製方法

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JPH0730125A
JPH0730125A JP5192829A JP19282993A JPH0730125A JP H0730125 A JPH0730125 A JP H0730125A JP 5192829 A JP5192829 A JP 5192829A JP 19282993 A JP19282993 A JP 19282993A JP H0730125 A JPH0730125 A JP H0730125A
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稔 宮崎
Akane Murakami
あかね 村上
Satoshi Teramoto
聡 寺本
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Abstract

(57)【要約】 【目的】 TFTのゲイト電極における活性層端部での
断線状態を無くし、TFTの信頼性を向上させる。 【構成】 活性層14を覆ってゲイト絶縁膜16を形成
した際、15の領域に窪みが形成されてしまう。そこ
で、窒化チタン膜17を形成し、さらにゲイト電極とな
るアルミ膜18を形成する。こうすると、ゲイト電極の
パターニングの際に、アルミのエッチャントが15の部
分に侵入しても、アルミ膜18がゲイト絶縁膜16側か
らエッチングされることがない。また、アルミ膜18の
表面に陽極酸化工程において酸化膜19を形成する際
に、電解溶液が15の領域に侵入しても、アルミ膜18
がゲイト絶縁膜16側から酸化されることがない。こう
して、152の部分におけるアルミ膜の絶縁化あるいは
断絶を防ぐことができる。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、薄膜半導体を用いた絶
縁ゲイト型電界効果半導体装置の構造、およびその作製
方法に関する。
【0002】
【従来の技術】従来より、薄膜半導体を用いた絶縁ゲイ
ト型電界効果トランジスタ(以下TFTという)の構造
としては、図2に示すようなものが知られている。この
ようなTFTの作製方法を以下に説明する。
【0003】まず、ガラス基板21上に下地膜(酸化珪
素膜)を2000Å程度の厚さに形成し、さらに活性層
(ソース/ドレイン、チャネル形成領域が形成される)
となる非晶質または結晶性を有する珪素半導体層23を
1000Å程度の厚さに形成し、まず(A)に示す形状
を得る。そして、素子間分離パターニングを行ない
(B)に示すような形状を得る。この際、活性層20の
みをエッチングすることは困難であり、下地膜23をも
エッチングされてしまう。そして、(B)に示すよう
に、24の部分がえぐられてしまう。
【0004】そして、ゲイト絶縁膜となる酸化珪素膜2
6が1000Å程度の厚さに成膜されるのであるが、こ
の膜も27で示される部分が、窪んだ形状に膜形成が行
われてしまう。この状態を図4に示す。図4に示されて
いるのは、図2(C)に対応する断面TEM写真であ
る。図4には、27で示される薄膜の状態が示されて知
る。即ち、細長い凹部が形成され隙間が空いている状態
が示されている。
【0005】図2(C)に示されているのは、さらにア
ルミ膜28を6000Åの厚さに形成し、ゲイト電極と
するためのパターニングの後に陽極酸化工程によって、
酸化物層29を2000Åの厚さに形成した状態であ
る。(C)の状態において、A−A’で切った断面を
(D)に示す。(D)に示されるようにアルミ膜28は
ゲイト電極としてパターニングされる。また、図3に
は、図2(C)または図2(D)にその断面を示すTF
Tを上面から見た概略の構成を示す。図3において、C
−C’で示される断面が図2(D)に相当し、B−B’
に相当する断面が図2(C)に対応する。また、図2に
は示されていないが、図3における30〜32はコンタ
クト電極である。
【0006】ここで問題となるのは、27で示される窪
み部分が原因で、ゲイト電極及びゲイト配線(28で示
される)が実質的に断線してしまうことである。この原
因は以下のような理由であると考えられる。
【0007】1.アルミ材料であるゲイト膜28のパタ
ーニングは、ウエットエチングによる選択エッチングに
よるものが好ましいが、この際に、27で示される窪み
部分にエッチオング液が入り込み、さらに大きく窪み部
分27が大きくなってしまい、最悪の場合は34の部分
にアルミ電極28が断線してしまう。
【0008】2.アルミ膜28のパターニングの後に、
陽極酸化を行ない、パターニングされたアルミ膜28の
周囲を酸化するのであるが、この工程において、電解溶
液が27で示される窪み部分に入り込み、34の部分が
ゲイト電極側からも酸化されてしまう。この結果、ゲイ
ト電極28の高抵抗化、さらには絶縁化が行われてしま
う。
【0009】多くの場合、上記1.と2.の原因が複合
して不良が発生するものと考えられる。以上のような原
因が、図2に示す構成を有するTFTの作製に際して、
の歩留りが低下する要因となっていた。
【0010】
【発明が解決しようとする課題】本発明は、図2(C)
に示す工程において、アルミ膜28のパターニングにお
いて27で示す部分がエッチングされてしまう問題、さ
らにはパターニングの後の陽極酸化工程において、27
で示される部分からの酸化がされてしまう問題、を防ぐ
ことを目的とする。
【0011】
【課題を解決するための手段】本発明の要旨を図1を用
いて説明する。本発明は、図1(C)に示すように、ゲ
イト絶縁膜16上に窒化チタン膜17を形成し、さらに
ゲイト電極を構成するアルミ膜18を形成することを特
徴とする。窒化チタン膜17は、スパッタリング法によ
って極めて高いステップカバレージ(段差被覆性)で形
成できるので、15で示される窪み151を埋める、あ
るいは覆って形成することができる。
【0012】ここで窒化チタン膜を用いるのは、アルミ
のエッチングに際して、選択性が得られるからである。
即ち、アルミのエッチングに際して、窒化チタン膜はエ
ッチングされないからである。また、陽極酸化工程にお
いて、窒化チタン膜は酸化されないからである。よって
このような特性を備えた膜であれば、導電性、絶縁性を
問わず、上記窒化チタン膜の代わりに利用することがで
きる。具体的には、窒素を添加しない金属チタン膜やL
PCVD法で形成されたリンドープ珪素膜は、窒化チタ
ン膜と同様な作用効果を得ることができ、有用である。
これらの膜は、その厚さを50Å〜1000Å、例えば
50Å〜500Åとすればよい。勿論、ゲイト絶縁膜の
厚さや、ゲイト電極の厚さを考慮して、この薄膜を形成
する必要がある。
【0013】本発明は、凸部を有する基体上にアルミを
主成分とする配線を、高い信頼性で形成するものであ
る。即ち、凸部を有する基体(例えば図1における活性
層14)を覆って、あるいは横切ってアルミを主成分と
する電極あるいは配線を形成する場合に、凸部の端部1
5におけるアルミ膜18で構成される配線の断線を防ぐ
ものである。これは、第1の膜(例えば窒化チタン膜1
7)が第2の膜(例えばアルミ膜18)のエッチングに
対して選択性を有しており、第2の膜のエッチングに際
してエッチングされない、あるいはそのエッチングレー
トが低い、ということを利用したものである。
【0014】特に、第2の膜としてアルミ膜を用い、第
1の膜として窒化チタン膜を用いた場合には、陽極酸化
工程によってアルミ膜の周囲を酸化させる場合に凸状の
基体の端部根元付近(図1でいうと152の部分)にお
いて、凸状の基体側から酸化が進行することを防ぐこと
ができ、第2の膜の実質的な断線に起因する不良を低減
することができる。
【作用】窒化チタン膜は、アルミエッチャントによって
エッチングされないので、ゲイト電極およびゲイト配線
のパターニングの際に、窪み151にエッチング液が侵
入しても、アルミ膜18がエッチングされることを防ぐ
ことができる。
【0015】さらに、アルミ膜18のパターニングの後
の陽極酸化工程において、電解溶液が151で示す部分
に進入したとしても、アルミ膜18のゲイト絶縁膜側か
らの酸化を防ぐこともできる。
【0016】以上のように、ゲイト絶縁膜上に窒化チタ
ン膜を介して、ゲイト電極となるアルミ膜を形成するこ
とにより、アルミ膜の断線を防止することができる。
【0017】
【実施例】本実施例の作製工程を図1に示す。図1に示
されるのは、Nチャネル型TFTの作製工程である。こ
こではNチャネル型TFTの作製工程を示すが、Pチャ
ネル型TFTの作製方法であってもよい。本実施例のT
FTは、液晶表示装置の周辺回路部分あるいは画素部分
に形成されるTFT、さらにはその他集積回路に利用で
きる。
【0018】まず、ガラス基板11上に下地膜として酸
化珪素膜12を2000Åの厚さにスパッタ法によって
形成する。つぎに、非晶質の珪素膜13をプラズマCV
D法で1000Åの厚さに形成する。そして、この珪素
膜13を結晶化させる。結晶化の方法は、加熱によるも
の、レーザー光の照射によるもの、強光の照射によるも
の、等で行えばよい。また珪素膜13は、気相法によっ
て直接結晶性珪素膜を形成する方法であってもよく、さ
らには非晶質のままでもよい。
【0019】次に、素子間分離パターニングを行い、活
性層14を確定する。活性層14は、TFTのソース/
ドレイン領域、チャネル形成領域が形成される部分であ
る。この素子間分離パターニングは、結晶化された珪素
膜13上にマスクを配置し、RIE法による異方性ドラ
イエッチングによって行うのであるが、このドライエッ
チングを下地膜12の丁度表面で終えることは技術的に
困難であり、実際には下地膜13をもエッチングされて
しまう。特に、活性層端部の15の部分はえぐられてし
まい、水平方向へもエッチングが進行してしまう。この
結果、15で示すような形状になってしまう。
【0020】そして、ゲイト絶縁膜となる酸化珪素膜1
6をスパッタ法によって1000Åの厚さに形成する。
この酸化珪素膜16も図1(C)の16に示すように、
活性層14の方向に向かった窪みをもって形成されてし
まう。
【0021】また酸化珪素膜16の形成後に、強光の照
射により珪素膜14と酸化珪素膜16との界面の特性を
向上させることは有用である。この場合の強光として
は、例えば1.3μmに波長のピークを有する赤外光を
用いることが有用である。このような赤外光の照射によ
って、珪素膜14と酸化珪素膜16との界面における界
面準位を減少させることができる。
【0022】ここで、窒化チタン膜17を500Å(5
0Å〜1000Å)の厚さに形成する。窒化チタン膜は
スパッタ法によって形成される。スパッタ法は、窒化チ
タン材料のターゲットをアルゴン分子でスパッタする方
法でも、さらにはチタン材料を窒素分子でスパッタする
方法でもよい。
【0023】スパッタリングの条件は、 圧力 3×10-3 Torr RFパワー 200W 加熱温度 200度 で行う。
【0024】この窒化チタン膜17は、151で示され
る酸化珪素膜16の窪みを埋める、あるいは覆って形成
される。その後アルミ膜18を成膜する。そしてこのア
ルミ膜18をウエットエッチングによりパターニングす
る。このパターニングは、交酸アルミ液を用い、アルミ
膜18のみを選択的にエッチングする。このエッチング
の際、窒化チタン膜17はほとんどエッチングされない
ので、151の窪みがさらに大きくなることはない。ま
たこのアルミ膜18には、後の陽極酸化工程を良好に行
うために、スカンジウム、パラジウム、珪素から選ばれ
た一種または複数種の元素を1〜5重量%添加する。
【0025】さらに、窒化チタン膜17をパターニング
されたアルミ膜をマスクとして、アンモニア過水により
エッチングする。この際、窒化チタン膜は選択的にエッ
チングされる。その後、陽極酸化によってパターニング
されたゲイト電極18の周囲に酸化物層19を形成す
る。この陽極酸化工程は、酒石酸を3重量%、アンモニ
ア水を5重量%混合したエチレングリコールを電解溶液
として用いた。また、この工程において形成される酸化
物層の厚さは、印加電圧と酸化時間によって制御するこ
とができる。
【0026】この陽極酸化工程において、151で示す
窪み部分に電解溶液が侵入しても、152で示す部分が
ゲイト絶縁膜16側から進行することがないので、15
2で示す部分が絶縁化され、ゲイト電極18が断線する
ことを防ぐことをできる。
【0027】図1において、図1(C)に示す状態をA
−A’で切った断面が図1(D)である。
【0028】そして、ゲイト電極(図1(D)の18で
示される)と酸化物層19とをマスクとして、Pのイオ
ン注入を行う。このPのイオン注入工程において、10
1と103の領域にPのイオンが注入される。この工程
で、ソース/ドレイン領域101、103とチャネル形
成領域102とを自己整合的に形成する。この際、陽極
酸化工程で形成された酸化物層19の厚さで、オフセッ
トゲイト領域を形成することができる。そして、レーザ
ー光または強光の照射によって、101と103の領域
の活性化を行い、ソース/ドレイン領域101、103
を形成する。
【0029】この活性化工程(アニール工程)におい
て、強光として赤外光を用いたラピッドサーマルアニー
ル(RTA)を行うことは有用である。この方法は、珪
素膜に赤外光が選択的に吸収されることを利用して、短
時間において珪素膜を1000〜1200度程度に加熱
し、アニールする方法である。
【0030】そして、図面には示さないが、層間絶縁物
の成膜と穴明けパターニング、さらにはソース/ドレイ
ン電極とゲイト電極の形成を行ってTFTを完成する。
【0031】
【効果】ゲイト絶縁膜上に窒化チタン膜を形成し、さら
にアルミ膜を形成することで、その後のアルミ膜のパタ
ーニング工程において、活性層端部におけるアルミ膜が
ゲイト絶縁膜側からエッチングされることがない。さら
には、陽極酸化工程における酸化物層形成に際し、アル
ミ膜のゲイト絶縁膜側からの酸化の進行を抑えることが
できる。こうして、ゲイト配線の実質的な断線を防止す
ることができ、高信頼性を有するTFTを得ることがで
きる。
【図面の簡単な説明】
【図1】 実施例の構成を示す。
【図2】 従来例の構成を示す。
【図3】 従来例の構成を示す。
【図4】 薄膜の状態を示す写真である。
【符号の説明】
11・・・・ガラス基板 12・・・・下地膜(酸化珪素膜) 13・・・・珪素膜 14・・・・活性層 16・・・・ゲイト絶縁膜(酸化珪素膜) 17・・・・窒化チタン膜 18・・・・アルミ膜 19・・・・酸化物層 101・・・ソース/ドレイン領域 102・・・チャネル形成領域 103・・・ドレイン/ソース領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 29/40 A 7376−4M

Claims (5)

    【特許請求の範囲】
  1. 【請求項1】 活性層上にゲイト絶縁膜を形成する工程
    と、 前記ゲイト絶縁膜上に窒化チタン膜、金属チタン膜、リ
    ンドープ珪素膜から選ばれた第1の膜を形成する工程
    と、 前記第1の膜上にアルミを主成分とする第2の膜を形成
    する工程と、 前記第2の膜表面を酸化して酸化物層を形成する工程
    と、 を有する半導体装置作製方法。
  2. 【請求項2】 活性層を覆ってゲイト絶縁膜が形成さ
    れ、 前記ゲイト絶縁膜上に活性層を覆って窒化チタン膜、金
    属チタン膜、リンドープ珪素膜から選ばれた第1の膜が
    形成され、 前記第1の膜上にアルミを主成分とする第2の膜が形成
    され、 前記第2の膜表面は酸化されていることを特徴とする半
    導体装置。
  3. 【請求項3】 ゲイト電極が、窒化チタン膜、金属チタ
    ン膜、リンドープ珪素膜から選ばれた第1の膜と、アル
    ミを主成分とする第2の膜との2層構造を有しているこ
    とを特膜とする半導体装置。
  4. 【請求項4】 凸部を有する基体上にアルミを主成分と
    する配線を形成する方法であって、 凸部を有する基体上にアルミのエッチングに際して、選
    択性が得られる材料で第1の膜を形成する工程と、 前記第1の膜上にアルミを主成分とする第2の膜を形成
    する工程と、 前記第2の膜をパターニングする工程と、 を有する半導体装置作製方法。
  5. 【請求項5】 請求項4において、第2の膜のパターニ
    ング後に、該膜の周囲を酸化することを特徴とする半導
    体装置作製方法。
JP5192829A 1993-07-07 1993-07-07 半導体装置およびその作製方法 Pending JPH0730125A (ja)

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US08/635,283 US6201281B1 (en) 1993-07-07 1996-04-19 Semiconductor device and method for producing the same
US09/782,299 US6569719B2 (en) 1993-07-07 2001-02-14 Semiconductor device and method for producing the same
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