JPH07302240A - コンピュータシステムおよびｉｓａ型サブバスを集積プロセッサの外部に導出させるための方法 - Google Patents

コンピュータシステムおよびｉｓａ型サブバスを集積プロセッサの外部に導出させるための方法

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JPH07302240A
JPH07302240A JP7012420A JP1242095A JPH07302240A JP H07302240 A JPH07302240 A JP H07302240A JP 7012420 A JP7012420 A JP 7012420A JP 1242095 A JP1242095 A JP 1242095A JP H07302240 A JPH07302240 A JP H07302240A
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Douglas D Gephardt
ダグラス・ディー・ゲファート
Dan S Mudgett
ダン・エス・マジェット
R Macdonard James
ジェイムズ・アール・マクドナルド
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Abstract

(57)【要約】 【目的】 集積プロセッサおよび低性能、低コスト周辺
装置による高性能周辺装置のサポートを実現する。 【構成】 集積プロセッサは、アドレス／データライン
を有する外部周辺相互接続バスを介する高性能データ転
送を調整するためのバスインタフェースユニットを用い
る。周辺相互接続バス（ＰＣＩ標準バス）が、集積プロ
セッサの内部バスとＰＣＩ周辺装置との間のデータ転送
を調整する。集積プロセッサはさらに、サブバスコント
ロールユニットを含み、このユニットは、集積プロセッ
サ上の第２のバスに対し完全な１セットの外部ピンの必
要なしに、ＩＳＡバス等の低性能第２バスの外部導出を
可能にする、１組の側波帯制御信号を発生する。第２の
バスの導出は、側波帯制御信号により制御される外部デ
ータバッファおよび外部アドレスラッチを用いて達成さ
れる。

Description

【発明の詳細な説明】
【０００１】
【発明の分野】この発明は、集積された処理システムに
関し、特に、多重化周辺バスからの、低性能バスの外部
導出をサポートする、高性能集積プロセッサアーキテク
チャに関する。
【０００２】
【関連技術の説明】図１は、マイクロプロセッサ（ＣＰ
Ｕ）１２と、マイクロプロセッサ１２に結合されたＣＰ
Ｕローカルバス１４と、ＣＰＵローカルバス１４に結合
されたメモリコントローラ１６およびローカルバス周辺
装置１８とを含む、コンピュータシステム１０のブロッ
ク図である。システムメモリ１８がさらに、メモリコン
トローラ１６に結合されて示されている。ＰＣＩ（プロ
グラム制御割込）標準バス２０が、ＰＣＩバスブリッジ
２２を通してＣＰＵローカルバス１４に結合され、ＩＳ
Ａ（Industry Standard Architecture／産業標準アーキ
テクチャ）バス２４が、ＩＳＡバスブリッジ２６を通し
てＣＰＵローカルバス１４に結合されている。最後にＰ
ＣＩ周辺装置２８がＰＣＩバス２０に結合されて示され
ており、ＩＳＡ周辺装置３０がＩＳＡバス２４に結合さ
れて示されている。
【０００３】マイクロプロセッサ１２は、たとえばモデ
ル８０４８６のマイクロプロセッサを示し、ＣＰＵロー
カルバス１４は、８０４８６型ローカルバスの代表例で
ある。ＣＰＵローカルバス１４は、１組のデータライン
Ｄ［３１：０］と、１組のアドレスラインＡ［３１：
０］と、１組の制御ライン（個別に図示せず）とを含
む。８０４８６型ＣＰＵローカルバス１４の様々なバス
サイクルおよびプロトコルに関する詳細は、公知の先行
技術に関する多くの出版物に述べられている。
【０００４】ＰＣＩバスブリッジ２２は、ＣＰＵローカ
ルバス１４とＰＣＩバス２０との間に標準インタフェー
スを提供する。そういうものとして、ＰＣＩバスブリッ
ジ２２は、２つのバス間でのデータ、アドレス、および
制御信号の転送を調整する。ＰＣＩバス２０は、バース
トモードのデータ転送をサポートし、多重化されたデー
タ／アドレスラインを含む、高性能周辺バスである。Ｐ
ＣＩ周辺装置２８は、たとえばディスクコントローラと
いった何らかのＰＣＩ互換周辺装置を示すものである。
【０００５】図１のＩＳＡバス２４は、コンピュータシ
ステム１０内のＩＳＡ周辺装置の接続をサポートする。
ＩＳＡバス２６は、ＣＰＵローカルバス１４とＩＳＡバ
ス２４との間のデータ、アドレス、および制御信号の転
送を調整する。ＩＳＡバス２４は比較的低性能のバスで
あるが、コンピュータシステム１０内にＩＳＡバス２４
およびＩＳＡバスブリッジ２６を含めることにより、Ｉ
ＳＡ周辺装置がシステム内で接続されることが、有利に
も可能になる。この特徴は、現在広範囲のＩＳＡ互換周
辺装置が利用可能のため、有利であることに注目された
い。
【０００６】マイクロプロセッサ１２、メモリコントロ
ーラ１６、ＰＣＩバスブリッジ２２およびＩＳＡバスブ
リッジ２６は、従来は別個の集積回路チップ上に製造さ
れてきた。しかし、計算システムでは、単一の集積プロ
セッサチップ上に様々な周辺装置とともにＣＰＵコアを
統合することを含む、新しい傾向が出てきている。集積
プロセッサチップの一例は、内部ＣＰＵローカルバス
と、たとえば外部ＰＣＩバスとの間に高性能インタフェ
ースを与えるバスブリッジを含む。外部ＰＣＩバスに高
性能インタフェースを与えることにより、外部データ転
送に関し、比較的高性能の特徴が得られる。しかしなが
ら、ＩＳＡバスインタフェースは、典型的にはそういっ
た集積プロセッサチップ上に統合されていないので、Ｉ
ＳＡ互換周辺装置はシステムによりサポートされない。
ＩＳＡ周辺装置は、典型的には比較的低性能の装置であ
るが、広範囲のＩＳＡ周辺装置が利用可能であり、こう
いった周辺装置のコストは比較的低い。したがって、特
定の応用に対し、ＰＣＩバスブリッジのみを含む集積プ
ロセッサは適切でない。外部ＩＳＡバスにインタフェー
スを与えるために、ＩＳＡバスブリッジの集積プロセッ
サ上への組込みが可能であることは明らかであるが、Ｉ
ＳＡバスに対し、専用パッケージピンの追加のセットが
必要となるであろう。比較的多数の外部ピンが、集積回
路パッケージ上に必要であり、追加のボンディングワイ
ヤパッドのために、集積プロセッサのダイの大きさは比
較的大きいことが必要とされるので、集積プロセッサの
コストは全体として高くなるであろう。
【０００７】
【発明の概要】上記の問題は、この発明に従う高性能集
積プロセッサアーキテクチャを採用する集積プロセッサ
により大部分は解決される。１つの実施例において、集
積プロセッサは、多重化アドレス／データラインを有す
る高性能周辺相互接続バスにインタフェースを与えるバ
スインタフェースユニットを含む。ＰＣＩ標準バスでも
よい周辺相互接続バスは、集積プロセッサの内部バスと
ＰＣＩ周辺装置との間のデータ転送を調節する。集積プ
ロセッサはさらに、１組の側波帯制御信号を発生するサ
ブバス制御ユニットを含み、この側波帯制御信号によ
り、ＩＳＡバスといった低性能第２バスの外部導出が、
第２バスのために集積プロセッサ上に完全な１組の外部
ピンを必要とすることなしに実現可能となる。第２バス
の導出は、側波帯制御信号により制御される外部データ
バッファおよび外部アドレスラッチを用いて達成され
る。第２バスのための集積プロセッサからの別個のアド
レスおよびデータラインは必要ではない。したがって、
高性能周辺装置が、低性能、低コスト周辺装置および集
積プロセッサにより、集積プロセッサのピンの数を大き
く増加させずにサポートされることができる。したがっ
て、広範囲の周辺装置が収容される一方、集積プロセッ
サの全体のコストは低く抑えられる。
【０００８】概して、この発明は、複数の多重化アドレ
ス／データラインと、複数の多重化アドレス／データラ
インに結合された入力ポートを有するラッチと、前記複
数の多重化アドレス／データラインに結合された第１の
ポートを有するデータバッファと、集積プロセッサとを
備える周辺バスを含む、コンピュータシステムを意図す
る。集積プロセッサは、ＣＰＵコアと、ＣＰＵコアに結
合されたローカルバスと、ローカルバスと周辺バスとの
間のデータ、アドレス、および制御信号に対しインタフ
ェース機能を果たすことのできる、バスインタフェース
ユニットとを備える。集積プロセッサはさらに、ローカ
ルバスに結合され、周辺バス上の有効アドレスの存在を
示すローディング信号を発生することのできる、サブバ
スコントロールユニットを備える。ラッチの出力ポート
に結合された複数のアドレスラインと、データバッファ
の第２のポートに結合された複数のデータラインとを有
する周辺装置がまた含まれている。
【０００９】この発明はさらに、ＩＳＡ型サブバスを集
積プロセッサの外部に導出させるための方法を意図し、
集積プロセッサは、ＣＰＵコアと、ＣＰＵコアに結合さ
れたローカルバスと、ローカルバスと外部多重化周辺バ
スとの間のデータ、アドレス、および制御信号に対しイ
ンタフェース機能を果たすためのバスインタフェースユ
ニットとを備える。この方法は、周辺バスの複数の多重
化アドレス／データラインを有効アドレス信号でドライ
ブするステップと、周辺バスが有効アドレス信号でドラ
イブされたときローディング信号をアサートするステッ
プと、ローディング信号に応答して有効アドレス信号を
ラッチするステップとを含む。この方法はさらに、有効
アドレス信号を周辺装置に与えるステップと、入出力転
送要求信号を周辺装置に与えるステップと、有効データ
を前記データバッファを通して与えるステップとを含
む。
【００１０】この発明は最後に、複数の多重化アドレス
／データラインと、複数の多重化アドレス／データライ
ンに結合された入力ポートを有するラッチと、複数の多
重化アドレス／データラインに結合された第１のポート
を有するデータバッファとを備えるＰＣＩ標準構成周辺
バスを含む、コンピュータシステムを意図する。ＣＰＵ
コアと、ＣＰＵコアに結合されたローカルバスと、ロー
カルバスとＰＣＩ標準構成周辺バスとの間のデータ、ア
ドレス、および制御信号に対しインタフェース機能を果
たすことのできるバスインタフェースユニットとを備え
る集積プロセッサがまた与えられる。集積プロセッサは
また、ローカルバスに結合され、ＰＣＩ標準構成周辺バ
ス上の有効アドレスの存在を示すローディング信号を発
生することのできる、ＩＳＡサブバスコントロールユニ
ットを備える。ラッチの出力ポートに結合された複数の
アドレスラインと、データバッファの第２のポートに結
合された複数のデータラインとを有する、周辺装置が最
後に与えられる。
【００１１】この発明のその他の目的および利点は、以
下の詳細な説明を読み、添付の図面を参照することによ
り明らかになるであろう。
【００１２】この発明には様々な修正および代替形を適
用できるが、特定の実施例が図面に示されており、以降
詳細に述べられる。しかしながら、図面および詳細な説
明はこの発明を開示された特定の形式に限定するもので
なく、反対に、その意図は、前掲の特許請求の範囲に規
定されたこの発明の精神および範囲内でのすべての修
正、等価物および代替物をカバーすることにあることが
理解されるべきである。
【００１３】
【発明の実施例】図２を参照して、この発明に従う集積
プロセッサ２１０を備えるコンピュータシステム２００
のブロック図が示される。集積プロセッサ２１０に加
え、コンピュータシステム２００はさらに、ＰＣＩ周辺
装置２２２に結合されたＰＣＩバス２２０と、データバ
ッファ２２４と、アドレスラッチ２２６とを備える。コ
ンピュータシステム２００は最後に、ＩＳＡ周辺装置２
２８と、集積プロセッサ２１０に結合されたシステムメ
モリ２３０とを備える。
【００１４】集積プロセッサ２１０は、メモリコントロ
ーラ２４２に結合されたＣＰＵコア２４０と、ＰＣＩバ
スインタフェースユニット２４４と、ＩＳＡサブバスコ
ントロールユニット２４６と、内部バス２５０を介する
オンチップ周辺装置２４８とを備える。例示された集積
プロセッサ２１０の各構成部品は、単一の集積回路上に
製造され、共通の集積回路パッケージ内に収納される。
示される実施例において、ＣＰＵコア２４０は、モデル
８０４８６のマイクロプロセッサ命令セットを実現す
る。バス２５０はモデル８０４８６型ローカルバスであ
る。しかしながら、ＣＰＵコア２４０は、その他のマイ
クロプロセッサ型命令セットを実現するために構成する
ことが可能であることが理解される。
【００１５】ＰＣＩバスインタフェースユニット２４４
は、ＣＰＵローカルバス２５０とＰＣＩバス２２０との
間にインタフェースを与える。こうして、ＰＣＩバスイ
ンタフェースユニット２４４は、ＣＰＵローカルバス２
５０とＰＣＩバス２２０との間のデータ、アドレス、お
よび制御信号の転送を調整する。ＰＣＩバス２２０に関
する詳細は、１９９３年に、オレゴン州ヒルズボロ（Hi
llsboro ）において、ＰＣＩスペシャルインタレストグ
ループ（PCI Special Interest Group）により出版され
た、タイトル名“ＰＣＩローカルバス仕様（PCI Local
Bus Specification ）”の出版物の中で述べられてい
る。この出版物は、その全文をここに引用により援用す
る。
【００１６】オンチップ周辺装置２４８は、集積プロセ
ッサ２１０内に組込むことのできる多様な周辺装置のい
ずれかを例示する。たとえば、ダイレクトメモリアクセ
スコントローラ、割込コントローラ、およびタイマとい
った周辺装置が、集積プロセッサ２１０の集積部分に含
まれ得る。
【００１７】メモリコントローラ２４２は、ＣＰＵロー
カルバス２５０とシステムメモリ２３０との間のデータ
転送を制御する。メモリコントローラ２４２とＣＰＵコ
ア２４０とは、共通の集積回路上に製造されているの
で、各装置の性能は、さまざまなプロセッサ技術と同様
に、さまざまに設計されている。
【００１８】以下でさらに詳細に説明されるように、Ｉ
ＳＡサブバスコントロールユニット２４６は、入出力読
出信号ＩＯＲＤ、入出力書込信号ＩＯＷＲ、およびチッ
プ選択信号ＣＳとともに、ＳＵＢＤＩＲ、ＳＵＢＥＮ、
およびＬＤＥＮで示された１組の信号を発生する。これ
らの信号はまとめて、ＩＳＡ側波帯信号と呼ばれる。Ｉ
ＳＡ側波帯信号は、ＰＣＩバス２２０、データバッファ
２２４、およびアドレスラッチ２２６の間でのデータお
よびアドレス信号の転送を制御することにより、外部Ｉ
ＳＡ周辺装置へまたはその装置からのデータ転送を可能
にする。ＩＳＡサブバスコントロールユニット２４６
は、側波帯信号ＳＵＢＤＩＲ、ＳＵＢＥＮ、ＬＤＥＮ、
ＩＯＷＲ、ＩＯＲＤ、およびＣＳの的確なタイミングを
確実にするために、ＰＣＩバスインタフェースユニット
２４４と同期化される。
【００１９】データバッファ２２４は、ＰＣＩバス２２
０とＩＳＡ周辺装置２２８との間でデータ信号を伝送す
る、多ビットの双方向バッファである。データバッファ
２２４は、側波帯信号ＳＵＢＥＮによりイネーブルさ
れ、データバッファ２２４の方向性は、側波帯信号ＳＵ
ＢＤＩＲにより制御される。ＩＳＡ周辺装置２２８が８
ビット周辺装置の場合、データバッファ２２４は８ビッ
トバッファであり、ＰＣＩバス２２０の多重化アドレス
／データラインの下位８ビット（ＡＤ［７：０］）に結
合され得ることが注目される。ＩＳＡ周辺装置２２８が
１６ビット周辺装置の場合、データバッファ２２４は１
６ビットバッファであり、ＰＣＩバスラインＡＤ［１
５：０］に結合され得る。
【００２０】アドレスラッチ２２６は、ＰＣＩバス２２
２からＩＳＡ周辺装置２２８へアドレス信号を与える、
多ビットのラッチング回路である。図２の実施例に対
し、アドレスラッチ２２６は最大３２ビットのラッチで
あり得るが、アドレスラッチ２２６は、ＩＳＡ周辺装置
が要求する数のアドレスラインをサポートできさえすれ
ばよいことが注目される。アドレスラッチ２２６は、ロ
ーディング信号ＬＤＥＮによりイネーブルされ、ＰＣＩ
クロック信号ＰＣＩＣＬＫによりクロックされる。アド
レスラッチ２２６は、１組の′３７７ Ｄ型ラッチで実
現されてもよい。
【００２１】集積プロセッサ２１０、ＰＣＩバス２２
０、データバッファ２２４、アドレスラッチ２２６、お
よびＩＳＡ周辺装置２２８に関連するデータ、アドレ
ス、および制御信号に関する詳細が、次に考察される。
ＰＣＩバス２２０の多重化アドレス／データ（Ａ／Ｄ）
ラインが、アドレスラッチ２２６の入力ポートに接続さ
れる。クロック信号ＰＣＩＣＬＫが、アドレスラッチ２
２６のクロック入力に接続され、ＩＳＡサブバスコント
ロールユニット２４６により発生されたロードイネーブ
ル信号ＬＤＥＮが、アドレスラッチ２２６のイネーブル
入力に結合される。アドレスラッチ２２６の出力ポート
が、ＩＳＡ周辺装置２２８のアドレスポートに結合され
る。
【００２２】ＰＣＩバス２２０の多重化アドレス／デー
タ（Ａ／Ｄ）ラインがさらに、データバッファ２２４に
結合される。示された実施例において、ＩＳＡ周辺装置
２２８は８ビット装置で、したがって、ＰＣＩバス２２
８の多重化アドレス／データライン（ＡＤ［７：０］）
の下位８ビットは、データバッファ２２４に結合され
る。データバッファ２２４の第２のポートは、ＩＳＡ周
辺装置２２８のデータポートに結合される。ＩＳＡサブ
バスコントロールユニット２４６により発生されたデー
タイネーブル信号ＳＵＢＥＮおよびデータ方向信号ＳＵ
ＢＤＩＲは、それぞれ、データバッファ２２４のイネー
ブル入力および方向入力に結合されている。先に述べら
れたように、これらの信号は、データバッファ２２４の
イネーブルおよび方向性を制御する。ＩＳＡサブバスコ
ントロールユニット２４６により発生されたチップ選択
信号は、ＩＳＡ周辺装置２２８のチップ選択入力に結合
され、入出力読出信号ＩＯＲＤおよび入出力書込信号Ｉ
ＯＷＲはさらに、ＩＳＡ周辺装置２２８へのおよびＩＳ
Ａ周辺装置からのデータの読出および書込の制御のため
に、ＩＳＡ周辺装置２２８に結合される。
【００２３】次に図２との関連で図３を参照して、コン
ピュータシステム２００の動作が次に説明される。図３
は、ＩＳＡ周辺装置２２８への入出力読出動作に関連す
る、データ、アドレス、および制御信号を例示するタイ
ミング図である。ＣＰＵコア２４０が、ＩＳＡ周辺装置
２２８がマッピングされている入出力アドレス指定可能
スペースへの読出サイクルを開始すると、有効アドレス
信号が、ＩＳＡサブバス状態３０２の間、ＰＣＩバスイ
ンタフェースユニット２４４を通しＰＣＩバス２２０の
多重化アドレス／データラインＡＤ［３１：０］へとド
ライブされる。このとき、ＩＳＡサブバスコントロール
ユニット２４６は、ローディング信号ＬＤＥＮをアサー
トする。有効アドレス信号はこのようにして、ＰＣＩク
ロック信号の立上り縁と同期してアドレスラッチ２２６
にラッチされる。同時に、有効アドレス信号はＰＣＩバ
ス２２０によりドライブされ、チップ選択信号ＣＳは、
ＩＳＡサブバスコントロールユニット２４６によりロー
にアサートされて、周辺装置２２８を選択する。図３の
例示のように、チップ選択信号ＣＳは、ＩＳＡ周辺装置
２２８への入出力読出サイクルの間ローにアサートされ
る。ローディング信号ＬＤＥＮの立上り縁で、有効アド
レス信号は、アドレスラッチ２２６の出力およびＩＳＡ
周辺装置２２８のアドレスポートへ与えられる。
【００２４】次のＩＳＡサブバス状態３０４の間、入出
力読出信号ＩＯＲと同様にイネーブル信号ＳＵＢＥＮお
よびデータ方向信号ＳＵＢＤＩＲがローにアサートされ
る。ＩＳＡ周辺装置２２８は、要求されたロケーション
からデータを確実に取出し、そのデータを、データバッ
ファ２２４を通してＰＣＩバス２２０の多重化アドレス
／データラインにドライブする。図示されるように、そ
のデータは、状態３０６、３０８、３１０および３１２
の間、ＰＣＩバス２２０でドライブされる。ＩＳＡサブ
バスコントロールユニット２４６が、状態３１４の間に
入出力読出信号ＩＯＲをデアサートすると、ＰＣＩイン
タフェースユニット２４４は、データを集積プロセッサ
２１０にラッチする。これでＩＳＡサブバス読出動作が
完了する。
【００２５】ＩＳＡ周辺装置２２８への書込動作も同様
である。標準ＩＳＡ型バスタイミングが、ＩＳＡ周辺装
置２２８への書込サイクルに対し用いられることが注目
される。書込サイクルの間、ＰＣＩバス２２０からＩＳ
Ａ周辺装置２２８への逆のデータの流れを可能にするた
めに、方向信号ＳＵＢＤＩＲが補足されることがまた、
注目される。
【００２６】次に図４を参照して、この発明に従う高性
能集積プロセッサアーキテクチャを採用する集積プロセ
ッサ２１０の、また別の構成のブロック図が示されてい
る。図２に対応する回路部分は同じ番号が付されている
ことに注意されたい。図２に示されている集積プロセッ
サ２１０の様々なサブユニット（すなわち、ＣＰＵコア
２４０およびＰＣＩバスインタフェースユニット２４４
など）は、簡潔化および明確化のために、図４から削除
されていることに、さらに注意されたい。
【００２７】図４の構成は図２の構成と同様であるが、
図４のＩＳＡサブバスコントロールユニット２４６は、
ＩＤＥ（Integrated Drive Electronics／インテグレー
トドライブエレクトロニクス）ハードドライブ４０２に
加えて複数の標準ＩＳＡ周辺装置を制御することができ
る。図４に示された標準ＩＳＡ周辺装置は、キーボード
コントローラ４０４、リアルタイムクロック（ＲＴＣ）
４０６、モデム４０８、直列ポート４１０、並列ポート
４１２、およびフロッピーコントローラ４１４を含む。
以下にさらに詳細に説明されるように、ＩＳＡサブバス
コントロールユニット２４６は、特定のＩＳＡ装置を選
択するために、１組のチップ選択信号（ＣＳＧ０−ＣＳ
Ｇ３）を発生する。チップ信号ＣＳＧ０−ＣＳＧ３は、
ＩＳＡサブバスコントロールユニット２４６により、ア
ドレス指定されたＩＳＡ周辺バスをイネーブルするため
にデコーダ４２０によりデコードされるコード化された
信号でドライブされる。
【００２８】図２に関連して上に述べられたものと同様
の態様で発生されたデータイネーブル信号ＳＵＢＥＮお
よびデータ方向信号ＳＵＢＤＩＲに加え、ＩＳＡサブバ
スコントロールユニット２４６はまた、ハードドライブ
データイネーブル信号ＨＤＢＥＮを発生する。ハードド
ライブデータイネーブル信号ＨＤＢＥＮは、ＰＣＩバス
（すなわち図２のＰＣＩバス２２０）の多重化アドレス
／データラインＡＤ［３１：０］とＩＤＥハードドライ
ブ４０２のデータラインとの間のデータをバッファする
データバッファ４２５をイネーブルするために用いられ
る。ＩＤＥハードドライブ４０２は１６ビット装置なの
で、データバッファ４２５は１６ビットバッファである
ことが注目される。
【００２９】次に図４との関連で図５を参照して、図４
のコンピュータシステムの動作が次に説明される。図５
は、ＩＤＥハードドライブ４０２への入出力読出動作に
関連するデータ、アドレス、および制御信号を示すタイ
ミング図である。ＣＰＵコアが、ＩＤＥハードドライブ
４０２がマッピングされた入出力アドレス指定可能スペ
ースへの読出サイクルを開始すると、ＩＳＡサブバス状
態５０２の間、有効アドレス信号が、ＰＣＩバスインタ
フェースユニット（すなわち図２のユニット２４４）を
通し、ＰＣＩバス２２０の多重化アドレス／データライ
ンＡＤ［３１：０］にドライブされる。このとき、ＩＳ
Ａサブバスコントロールユニット２４６は、ローディン
グ信号ＬＤＥＮをアサートする。有効アドレス信号はこ
のようにして、ＰＣＩクロック信号の立上り縁と同期し
てアドレスラッチ２２６にラッチされる。同時に、有効
アドレス信号が、ＰＣＩバス２２０でドライブされ、チ
ップ選択信号ＣＳＧ０−ＣＳＧ３が、ＩＤＥハードドラ
イブ４０２に対応する予め定められた、コード化された
値でドライブされる。デコーダ４２０は、コード化され
た値をデコードし、これに応じて出力ライン４３０で確
実に信号をアサートしてＩＤＥハードドライブ４０２を
選択する。図５に示されるように、チップ選択信号ＣＳ
Ｇ０−ＣＳＧ３は入出力読出サイクル全体の間ドライブ
される。ローディング信号ＬＤＥＮの立上り縁で、有効
アドレス信号が、アドレスラッチ２２６の出力およびＩ
ＤＥハードドライブ４０２のアドレスポート４３４に与
えられる。状態５０２の間、ハードドライブデータイネ
ーブル信号ＨＤＢＥＮおよびデータ方向信号ＳＵＢＤＩ
Ｒはローにアサートされ、データバッファ４２５を通し
たＩＤＥハードドライブ４０２からＰＣＩバス２２０の
多重化アドレス／データラインへのデータ転送を可能に
する。
【００３０】ＩＳＡサブバス状態５０４の間、入出力読
出信号ＩＯＲはＩＳＡサブバスコントロールユニット２
４６によりローにアサートされる。ＩＤＥハードドライ
ブ４０２は、要求されたロケーションからアドレス指定
されたデータを確実に取出し、ＩＳＡサブバス状態５０
６の間、データバッファ４２５を通しＰＣＩバス２２０
の多重化アドレス／データラインへそのデータをドライ
ブする。ＩＳＡサブバスコントロールユニット２４６
が、状態５０８の間、入出力読出信号ＩＯＲをデアサー
トすると、ＰＣＩインタフェースユニット２４４（図２
に示す）は、データを集積プロセッサ２１０にラッチす
る。これで、ＩＤＥハードドライブ４０２へのＩＳＡサ
ブバス読出動作が完了する。
【００３１】キーボードコントローラ４０４、ＲＴＣ４
０６、モデム４０８、直列ポート４１０、並列ポート４
１２、およびフロッピーコントローラ４１４への読出お
よび書込動作は、図２および３に関連して上に述べられ
たのと同様の態様で達成される。しかし、チップ選択信
号ＣＳＧ０−ＣＳＧ３は、異なるＩＳＡ周辺装置を選択
するために、異なった、予め定められた、コード化され
た値でドライブされることが注目される。ＩＤＥハード
ドライブ４０２への書込動作はまた、標準ＩＳＡ型バス
タイミングに従ってＩＳＡ側波帯信号をドライブするこ
とにより達成されることがさらに注目される。書込動作
については、データ方向信号ＳＵＢＤＩＲは、（読出サ
イクルの間の状態に関連して）補足される。
【００３２】図６ないし８は、ＰＣＩバス２２０とＩＤ
Ｅハードドライブとの間、およびＰＣＩバス２２０と標
準８ビットＩＳＡ周辺装置との間のデータを結合するた
めのいくつかの代替構成を示す。図６は、別個のＩＳＡ
サブバスおよびＩＤＥデータバッファが用いられる構成
を示す。この構成は図４に示される構成と同一である。
図７は、８ビットＩＳＡサブバスデータがＩＤＥデータ
バッファ４２５と縦続接続される構成を示す。この構成
に対し、８ビットデータバッファ２２４は任意である。
標準８ビットＩＳＡ周辺装置が、ライン７０１でデータ
バッファ２２４に接続され、ＩＤＥハードドライブがラ
イン７０２で接続されてもよい。最後に図８を参照し
て、１６ビットＩＤＥデータが１６ビットＩＳＡデータ
バッファ８１０と縦続接続される構成が示されている。
この構成に対しＩＤＥデータバッファ４２５は任意であ
る。ＩＤＥハードドライブがライン８１２で接続され、
標準ＩＳＡ周辺装置がライン８１４で接続されてもよ
い。
【００３３】上記の、サブバスコントロールユニットを
用いる集積プロセッサはまた、様々なその他のピン数低
減回路または技術を採用し得ることが注目される。たと
えば、ゲファート（Gephardt）等による、“集積プロセ
ッサのための電力管理メッセージバス（Power Manageme
nt Message Bus For Integrated Processor ）”と題さ
れた、同時係属中の、同一人に譲渡された特許出願の中
に述べられるように、集積プロセッサ２１０が電力管理
メッセージバスを用いるために構成されることもある。
この出願は、その全文をここに引用により援用する。
【００３４】当業者には、一旦前掲の開示を十分に理解
すれば、多数の変形および修正が明らかになるであろ
う。たとえば、図２の高性能多重化アドレス／データバ
ス２２０は、ＰＣＩ標準バスであるが、その他の多重化
高性能バスもその代わりとして採用され得る。さらに、
図２の集積プロセッサ２１０が、様々なさらなるオンチ
ップ周辺装置を組込むこともあることが注目される。前
掲の特許請求の範囲は、そういったすべての変形および
修正を含むことが意図されている。
【図面の簡単な説明】
【図１】高性能ＰＣＩ周辺バスおよび低性能ＩＳＡ周辺
バスを含むコンピュータシステムのブロック図である。
【図２】この発明に従う集積プロセッサアーキテクチャ
を含むコンピュータシステムのブロック図である。
【図３】図２の集積プロセッサに接続されたＩＳＡ周辺
装置への読出動作のための、アドレス、データ、および
制御信号の発生を示す、タイミング図である。
【図４】図２の集積プロセッサへの、数個の標準８ビッ
トＩＳＡ周辺装置と、および１６ビットＩＤＥハードド
ライブとの接続を示すブロック図である。
【図５】図４のＩＤＥハードドライブへの１６ビット読
出動作に関連する、データ、アドレス、および制御信号
を示すタイミング図である。
【図６】別個のＩＳＡサブバスおよびＩＤＥデータバッ
ファを示すブロック図である。
【図７】ＩＤＥデータバッファに縦続接続されたＩＳＡ
サブバスデータバッファを示すブロック図である。
【図８】ＩＳＡデータバッファに縦続接続されたＩＤＥ
データバッファを示すブロック図である。
【符号の説明】
２１０ 集積プロセッサ ２２０ ＰＣＩバス ２２２ ＰＣＩ周辺装置 ２２４ データバッファ ２２６ アドレスラッチ ２２８ ＩＳＡ周辺装置
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ダン・エス・マジェット アメリカ合衆国、78749 テキサス州、オ ースティン、ミフリン・ケネディ、7610 (72)発明者 ジェイムズ・アール・マクドナルド アメリカ合衆国、78610 テキサス州、ビ ューダ、デューベリー、203

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 複数の多重化アドレス／データラインを
    含む周辺バスと、 前記複数の多重化アドレス／データラインに結合された
    入力ポートを有するラッチと、 前記複数の多重化アドレス／データラインに結合された
    第１のポートを有するデータバッファと、 集積プロセッサとを含む、コンピュータシステムであっ
    て、前記集積プロセッサは、 ＣＰＵコアと、 前記ＣＰＵコアに結合されたローカルバスと、 前記ローカルバスと前記周辺バスとの間のデータ、アド
    レス、および制御信号に対しインタフェース機能を果た
    すことのできる、バスインタフェースユニットと、 前記バスインタフェースユニットと前記ラッチとに結合
    され、前記周辺バス上の有効アドレスの存在を示すロー
    ディング信号を発生することのできる、サブバスコント
    ロールユニットとを備え、前記コンピュータシステムは
    さらに、 前記ラッチの出力ポートに結合された複数のアドレスラ
    インと、前記データバッファの第２のポートに結合され
    た複数のデータラインとを有する周辺装置を含む、コン
    ピュータシステム。
  2. 【請求項２】 前記周辺バスは、ＰＣＩ（プログラム制
    御割込）標準構成バスである、請求項１に記載のコンピ
    ュータシステム。
  3. 【請求項３】 前記データバッファは方向制御入力ライ
    ンを含み、前記サブバスコントロールユニットは前記デ
    ータバッファの方向制御入力ラインに与えられ、前記デ
    ータバッファを介するデータの流れを制御する方向制御
    信号を発生することのできる、請求項１に記載のコンピ
    ュータシステム。
  4. 【請求項４】 前記ＣＰＵコアは、８０４８６型命令セ
    ットを実現する、請求項１に記載のコンピュータシステ
    ム。
  5. 【請求項５】 前記サブバスコントロールユニットはさ
    らに、入出力書込信号および入出力読出信号を発生する
    ことができ、前記方向制御信号は、前記サブバスコント
    ロールユニットが、前記入出力書込信号をアサートした
    かまたは前記入出力読出信号をアサートしたかどうかに
    依存する、請求項３に記載のコンピュータシステム。
  6. 【請求項６】 前記ローディング信号は、前記周辺バス
    のアドレスフェイズの間アサートされ、前記ローディン
    グ信号は、前記周辺バスのデータフェイズに先行してデ
    アサートされる、請求項１に記載のコンピュータシステ
    ム。
  7. 【請求項７】 前記周辺装置は、ＩＳＡ（Industry Sta
    ndard Architecture／産業標準アーキテクチャ）標準周
    辺装置である、請求項２に記載のコンピュータシステ
    ム。
  8. 【請求項８】 前記サブバスコントロールユニットはさ
    らに、前記データバッファにより受取られ、前記データ
    バッファを介するデータの流れをイネーブルするデータ
    イネーブル信号をアサートすることができる、請求項３
    に記載のコンピュータシステム。
  9. 【請求項９】 前記ローディング信号は、前記ラッチの
    イネーブル制御ラインに与えられる、請求項１に記載の
    コンピュータシステム。
  10. 【請求項１０】 周辺バスクロック信号は、前記ラッチ
    のクロック入力ラインに与えられる、請求項９に記載の
    コンピュータシステム。
  11. 【請求項１１】 前記サブバスコントロールユニットは
    さらに、前記周辺装置の選択のために選択信号をアサー
    トすることのできる、請求項１に記載のコンピュータシ
    ステム。
  12. 【請求項１２】 前記入出力読出信号は、前記周辺装置
    への読出サイクルの間にアサートされ、前記入出力読出
    信号は、有効読出データが前記多重化アドレス／データ
    ライン上に提示されたとき、アサートされた状態からデ
    アサートされた状態に遷移する、請求項５に記載のコン
    ピュータシステム。
  13. 【請求項１３】 前記サブバスコントロールユニットに
    結合されたデコーダをさらに含み、前記サブバスコント
    ロールユニットはコード化されたチップ選択値を発生
    し、前記デコーダは前記コード化されたチップ選択値を
    デコードし、前記周辺装置に与えられる対応するチップ
    選択信号を発生する、請求項１に記載のコンピュータシ
    ステム。
  14. 【請求項１４】 ＩＳＡ型サブバスを集積プロセッサの
    外部に導出させるための方法であって、前記集積プロセ
    ッサは、ＣＰＵコアと、前記ＣＰＵコアに結合されたロ
    ーカルバスと、バスインタフェースユニットとを含み、
    前記バスインタフェースユニットは、前記ローカルバス
    と外部多重化周辺バスとの間のデータ、アドレス、およ
    び制御信号に対しインタフェース機能を果たし、前記方
    法は、前記周辺バスの複数の多重化アドレス／データラ
    インを、有効アドレス信号でドライブするステップと、 前記周辺バスが前記有効アドレス信号でドライブされた
    とき、ローディング信号をアサートするステップと、 前記ローディング信号に応答して、前記有効アドレス信
    号をラッチ内にラッチするステップと、 前記有効アドレス信号を周辺装置に与えるステップと、 入出力転送要求信号を前記周辺装置に与えるステップ
    と、 前記データバッファを通して有効データを与えるステッ
    プとを含む、ＩＳＡ型サブバスを集積プロセッサの外部
    に導出させるための方法。
  15. 【請求項１５】 イネーブル信号をデータバッファに与
    えるステップをさらに含む、請求項１４に記載の方法。
  16. 【請求項１６】 前記入出力転送要求信号は、入出力読
    出信号である、請求項１４に記載の方法。
  17. 【請求項１７】 複数の多重化アドレス／データライン
    を備えるＰＣＩ標準構成周辺バスと、 前記複数の多重化アドレス／データラインに結合された
    入力ポートを有するラッチと、 前記複数の多重化アドレス／データラインに結合された
    第１のポートを有するデータバッファと、 集積プロセッサとを含む、コンピュータシステムであっ
    て、前記集積プロセッサは、 ＣＰＵコアと、 前記ＣＰＵコアに結合されたローカルバスと、 前記ローカルバスと前記ＰＣＩ標準構成周辺バスとの間
    のデータ、アドレス、および制御信号に対しインタフェ
    ース機能を果たすことのできる、バスインタフェースユ
    ニットと、 前記ローカルバスと前記ラッチとに結合され、前記ＰＣ
    Ｉ標準構成周辺バス上の有効アドレスの存在を示すロー
    ディング信号を発生することのできる、ＩＳＡサブバス
    コントロールユニットとを備え、前記コンピュータシス
    テムはさらに、 前記ラッチの出力ポートに結合された複数のアドレスラ
    インと、前記データバッファの第２のポートに結合され
    た複数のデータラインとを有する周辺装置を含む、コン
    ピュータシステム。
  18. 【請求項１８】 前記データバッファは、方向制御入力
    ラインを含み、前記ＩＳＡサブバスコントロールユニッ
    トは、前記データバッファの方向制御入力ラインに与え
    られ、データバッファを介するデータの流れを制御する
    方向制御信号を発生することのできる、請求項１７に記
    載のコンピュータシステム。
  19. 【請求項１９】 前記ＩＳＡサブバスコントロールユニ
    ットはさらに、入出力書込信号および入出力読出信号を
    発生することができ、前記方向制御信号は、前記ＩＳＡ
    サブバスコントロールユニットが、前記入出力書込信号
    をアサートしたかまたは前記入出力読出信号をアサート
    したかどうかに依存する、請求項１８に記載のコンピュ
    ータシステム。
  20. 【請求項２０】 前記ローディング信号は、前記周辺バ
    スのアドレスフェイズの間にアサートされ、前記ローデ
    ィング信号は、前記周辺バスのデータフェイズに先行し
    てデアサートされる、請求項１９に記載のコンピュータ
    システム。
JP7012420A 1994-02-02 1995-01-30 コンピュータシステムおよびｉｓａ型サブバスを集積プロセッサの外部に導出させるための方法 Pending JPH07302240A (ja)

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