JPH0730374A - 遅延機能付きのデジタルフィルタ - Google Patents

遅延機能付きのデジタルフィルタ

Info

Publication number
JPH0730374A
JPH0730374A JP5173166A JP17316693A JPH0730374A JP H0730374 A JPH0730374 A JP H0730374A JP 5173166 A JP5173166 A JP 5173166A JP 17316693 A JP17316693 A JP 17316693A JP H0730374 A JPH0730374 A JP H0730374A
Authority
JP
Japan
Prior art keywords
filter
taps
coefficient
series
data word
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP5173166A
Other languages
English (en)
Inventor
Hiroyuki Tomita
弘之 富田
Koichi Saito
孝一 斉藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
READER DENSHI KK
Leader Electronics Corp
Original Assignee
READER DENSHI KK
Leader Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by READER DENSHI KK, Leader Electronics Corp filed Critical READER DENSHI KK
Priority to JP5173166A priority Critical patent/JPH0730374A/ja
Priority to KR1019940012463A priority patent/KR950004727A/ko
Publication of JPH0730374A publication Critical patent/JPH0730374A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H17/00—Networks using digital techniques
    • H03H17/02—Frequency selective networks
    • H03H17/0223—Computation saving measures; Accelerating measures
    • H03H17/0227—Measures concerning the coefficients
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H17/00—Networks using digital techniques
    • H03H17/02—Frequency selective networks
    • H03H17/0223—Computation saving measures; Accelerating measures
    • H03H17/0225—Measures concerning the multipliers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H17/00—Networks using digital techniques
    • H03H17/02—Frequency selective networks
    • H03H17/04—Recursive filters
    • H03H17/0416—Recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing
    • H03H17/0427—Recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies
    • H03H17/0438—Recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies the ratio being integer
    • H03H17/0444—Recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies the ratio being integer where the output-delivery frequency is higher than the input sampling frequency, i.e. interpolation

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Mathematical Physics (AREA)
  • Computing Systems (AREA)
  • Theoretical Computer Science (AREA)
  • Complex Calculations (AREA)
  • Filters That Use Time-Delay Elements (AREA)
  • Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)

Abstract

(57)【要約】 【目的】 可変遅延機能を備えたデジタルフィルタを提
供すること。 【構成】 デジタルフィルタのＮ個のタップＴＰ1〜Ｔ
ＰNの内のＭ個を、遅延機能に割り当て、そして残りの
（Ｎ−Ｍ）個のタップをフィルタ機能に割り当てる。そ
して、フィルタ機能に使用するタップの乗算器には、
（Ｎ−Ｍ）個の係数から成る一連のフィルタ係数ＦＣ1
〜ＦＣN-Mを適用し、そして遅延機能に使用するタップ
の乗算器には、０の遅延係数ＤＣ1〜ＤＣMを適用する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、デジタルフィルタ、特
に、遅延機能を備えた非巡回型あるいはＦＩＲ（Infini
te Impulse Response）のフィルタに関するものであ
る。
【０００２】
【従来の技術】従来、デジタルフィルタ、例えば、特開
昭６０−２４１３１４号公報に示されているようなデジ
タルフィルタから出力されたディジタル信号に対し、異
なった遅延時間を与える場合、そのフィルタ出力にフィ
ルタとは別個に遅延回路を設けるのが普通である。この
ような遅延回路としては、タップ付きの遅延線か、シフ
トレジスタか、あるいは、特開平１−１５４６１９号公
報に示されているような可変遅延回路を使うことができ
る。
【０００３】
【発明が解決しようとする課題】上記の方法では、デジ
タルフィルタ素子とは別の遅延素子あるいは複雑な遅延
回路を使用しなければならない。従って、本発明の目的
は、より簡単にフィルタ機能と可変遅延機能の両方を実
現する方法及び装置を提供することである。また、本発
明のもう１つの目的は、可変遅延機能を備えたデジタル
フィルタを提供することである。
【０００４】
【課題を解決するための手段】上記目的を実現するた
め、本発明による、デジタル信号を受けてフィルタした
デジタル信号を出力する、所定数のタップをもつ非巡回
型デジタルフィルタでは、イ）前記所定数より第１の数
だけ小さい第２の数の前記タップを、フィルタ機能のた
めに割り当て、ロ）前記第１の数の前記タップを、遅延
機能のために割り当て、ハ）前記第２の数の互いに隣接
するタップの各々に対し適用する一連のフィルタ係数
と、残りの前記第１の数のタップに対し適用するゼロの
係数と、から成る一連の係数を生成し、ニ）前記一連の
係数の各々を、対応する前記タップに適用する、ことに
より、フィルタ機能と遅延機能との両方を実現するよう
にする。
【０００５】また、デジタル信号を受けてフィルタした
デジタル信号を出力する、所定数のタップをもつ非巡回
型デジタルフィルタにおいて、本発明によるフィルタ機
能と遅延機能との両方を実現する方法では、イ）前記所
定数より第１の数だけ小さい第２の数の互いに隣接する
前記タップに対し、所定のフィルタ機能ための一連のフ
ィルタ係数の内の対応するものを適用し、ロ）残りの前
記第１の数の前記タップに対し、遅延機能のためのゼロ
の係数を適用するようにする。
【０００６】本発明によれば、前記の係数は、互いに異
なった遅延を与える複数の一連の係数から、所望の遅延
を与えるものを選択するようにできる。また、前記タッ
プの前記第１の数は、前記複数の一連の係数により与え
られる遅延の内の最大のものを与えるのに必要な数とす
ることができる。また、前記一連のフィルタ係数は、所
望のフィルタ特性を与えるため、選択できるようにする
ことができる。
【０００７】更に、本発明により提供する、所定ビット
数から成る入力データワードを受けてフィルタした出力
データワードを発生する、所定のタップ数のデジタルフ
ィルタは、イ）前記入力データワードを受けるように接
続した、前記所定ビット数の幅をもった１つのセルから
成る入力データシフトレジスタ手段であって、保持した
入力データワードを第１入力データワードとして出力す
る、前記の入力データシフトレジスタと、ロ）フィルタ
機能に使用する、各ワードが前記所定ビット数に同数の
ビット数をもちかつ前記所定タップ数から第１の数だけ
小さい第２の数の複数の一連のフィルタ係数データワー
ドと、遅延機能に使用する、各ワードが前記所定ビット
数と同数のビット数をもちかつ前記第１の数の少なくと
も１つの遅延係数データワードと、を含む一連の係数デ
ータワードから１つの係数データワードを順次発生する
係数発生手段と、ハ）前記係数発生手段が発生する前記
係数データワードを受けるように接続した係数データシ
フトレジスタ手段であって、前記入力データシフトレジ
スタ手段と同期してシフト動作する、前記所定ビット数
の幅をもちかつ前記所定タップ数と同数の複数のセルを
有する係数データシフトレジスタ手段であって、前記複
数のセルの各々は、前記第１入力データワードに対し適
用する係数を表す前記所定ビット数の第１係数データワ
ードを保持し出力する、前記の係数データシフトレジス
タ手段と、ニ）前記所定タップ数と同数の複数の乗算及
び加算手段であって、該複数の乗算及び加算手段の各々
は、前記第１入力データワードと、前記係数データシフ
トレジスタの前記複数のセルの対応する１つのセルの発
生する前記第１係数データワードとを受けるように接続
していて、その受けた前記第１入力データと前記第１係
数との積を表す積データワードを生成し、そしてこのよ
うにして順次生成する前記所定タップ数と同数の複数の
前記積を加算して、その結果の和を表す和データワード
を生成する、前記の複数の乗算及び加算手段と、を備え
るようにする。
【０００８】本発明によれば、前記第１の数は、１以上
とすることができる。また、前記の係数発生手段は、
イ）互いに異なった遅延を与えるための複数の前記一連
の係数データワードを記憶した記憶手段と、ロ）前記記
憶手段に記憶した前記複数の一連の係数データワードの
内の１つを選択するための選択手段と、ハ）該選択した
前記１つの一連の係数データワードを成す係数データワ
ードを循環形式で順次読み出すためのカウンタ手段と、
で構成することができる。更にまた、前記複数の乗算及
び加算手段は、イ）前記和データワードを出力する、前
記所定タップ数と同数の複数のアキュムレータと、ロ）
複数の前記和データワードを受けるように接続した１つ
のマルチプレクサであって、前記和データワードが順次
生成された前記所定タップ数と同数の複数の前記積を加
算したものとなったとき、その和データワードを選択し
て出力する、前記のマルチプレクサと、で構成すること
ができる。
【０００９】
【実施例】次に、本発明について、図面を参照して詳細
に説明する。まず、図１に、本発明によるデジタルフィ
ルタ装置Ａの基本構成を示す。このフィルタ装置Ａは、
デジタル入力を受けるＮ−１個の一連の１クロック遅延
器Ｄ1〜ＤN-1を備えたＮタップ（ＴＰ1〜ＴＰN）のデジ
タルフィルタの代表的な構成であり（Ｎは２以上の整
数）、そしてその他に、各タップＴＰ1〜ＴＰNの出力を
受けるＮ個の乗算器Ｍ1〜ＭNと、そしてこれら乗算器の
出力を互いに加算してフィルタ出力を発生する加算器Ａ
Ｄと、を備えている。また、Ｎ個の乗算器には、ぞれぞ
れＮ個の一連の係数、即ち係数シーケンスＣＥ1〜ＣＥN
を印加するようになっている。
【００１０】本発明のこのフィルタ装置Ａでは、Ｎ個の
タップの内の一部分、即ち（Ｎ−Ｍ）個の互いに隣接す
るタップをフィルタ機能に使用し（Ｍは１以上の整
数）、残りのＭ個のタップを遅延機能に使用する場合、
それら一連の係数ＣＥ1〜ＣＥNは、（Ｎ−Ｍ）個の一連
のフィルタ係数、即ちフィルタ係数シーケンスＦＣ1〜
ＦＣN-Mと、Ｍ個の遅延係数ＤＣ1〜ＤＣMとから成るよ
うにする。遅延係数ＤＣ1〜ＤＣMは、それぞれ０であ
る。
【００１１】このようにしたフィルタ装置Ａでは、フィ
ルタ係数シーケンスＦＣ1〜ＦＣN-Mの内の対応する係数
を印加したタップ部分では、そのフィルタ係数シーケン
スで定める所望のフィルタ特性に従って動作し、その一
方で、遅延係数ＤＣ1〜ＤＣMを印加したタップ部分の乗
算器出力は、０になるため、該当タップに続く遅延器Ｄ
のみが作用することになる。例えば、Ｍ＝２の場合、１
クロック遅延は、先頭と最後のタップＴＰ1，ＴＰNの乗
算器Ｍ1，ＭNに遅延係数を適用すると得られ、２クロッ
ク遅延は、先頭の２つのタップＴＰ1、ＴＰ2の乗算器に
適用すると得られ、そしてまた、最後の２つのタップＴ
ＰN-1，ＴＰNの乗算器に適用すると、０クロック遅延と
なる。従って、３種類の遅延時間を実現することができ
る。また、フィルタ係数を適用するタップ部分では、従
来通りのフィルタ機能が実現される。このようにすれ
ば、フィルタ機能と可変遅延機能の両方を合わせもった
デジタルフィルタが構成できる。
【００１２】次に、図２に、図１の基本構成をより具体
化した、タップ数と同数の積和演算用アキュムレータを
備えたタイプのデジタルフィルタ装置Ｂの実施例を示
す。このフィルタ装置Ｂは、６４タップのＦＩＲローパ
ス・デジタルフィルタであり、そしてこれでは、６２タ
ップをフィルタ機能に使用し、残りの２タップを遅延機
能に使用する。従って、このフィルタ装置Ｂの１フィル
タ／遅延サイクルは、６４クロック分の長さである。
尚、本実施例では、０クロック遅延と２クロック遅延の
２種類の遅延時間を提供するようにしてある。
【００１３】図示のように、フィルタ装置Ｂは、９ビッ
ト幅の入力データワードを受けるデータ入力端子と、係
数入力端子と、クロック（ＣＬ）入力端子と、アドレス
入力端子Ａ０〜５と、イレース入力端子Ｅ０〜６３と、
そして９ビット幅のフィルタした出力データワードを発
生する出力端子と、をもつデジタルフィルタ１０を備え
ている。本実施例では、デジタルフィルタ１０として、
ハリス・セミコンダクタ社のデジタルフィルタＨＳＰ４
３８９１を８個使用している。また、フィルタ装置Ｂ
は、クロック発生器２０と、カウンタ３０と、係数ＲＯ
Ｍ４０と、遅延切換器５０と、そしてデコーダ６０とを
備えている。
【００１４】より詳しくは、クロック発生器２０は、本
実施例では、３２.４ＭＨｚのクロックＣＬを発生す
る。カウンタ３０は、２進６ビットカウンタであって、
そのクロックを受けて、０から６３までのカウントを出
力端子Ａ０〜Ａ５に循環式に発生する。このカウンタ出
力は、係数ＲＯＭ４０とデジタルフィルタ１０とに供給
する。係数ＲＯＭ４０は、そのカウンタ出力を６ビット
の下位アドレス端子Ａ５〜０に受け、また最上位アドレ
スビットＡ６に、遅延切換器５０からの１ビットの遅延
選択信号ＤＳを受ける。本例では、図４に示すように、
その選択信号ＤＳが０（Ａ６＝０）のときには、アドレ
ス０〜６３に記憶された０クロック遅延のための第１係
数シーケンスＣＥ1'〜ＣＥ64'を使用する。一方、選択
信号ＤＳが１（Ａ６＝１）のときには、アドレス６４〜
１２７（下位６ビットＡ０〜５の値は０〜６３）に記憶
した２クロック遅延を与える第２係数シーケンスＣＥ1"
〜ＣＥ64"を使用する。この時、係数ＲＯＭ４０は、該
当の係数シーケンスを構成する係数を順次、入力データ
ワードの入力と同期して、フィルタ１０に供給する。
【００１５】また、デジタルフィルタ１０に印加するカ
ウンタ出力は、デジタルフィルタ１０内のタップ数と同
数のマルチプレクサ（後述）の内の、１フィルタ／遅延
サイクルを完了したものを選択するためのアドレスとし
て使用する（後述する）。また、そのカウンタ出力を受
けるデコーダ６０は、タップ数と同数の６４本の出力端
子を備え、そしてそれら一連の６４本の出力端子の１つ
のみに１を出力しその他は０とし、そしてカウンタ出力
の各増分毎に、その１出力を出す端子を順番にまた循環
的にシフトさせる（これは、後述するが、デジタルフィ
ルタ１０内の６４個のアキュムレータの内の１フィルタ
／遅延サイクルを完了したアキュムレータ中のレジスタ
の内容を消去するためのものである）。これら出力は、
デジタルフィルタのイレース入力Ｅ０〜６３に与える。
【００１６】次に、図３について説明する。この図３
は、デジタルフィルタ１０の詳細を示したものである。
図示のように、フィルタ１０は、入力データワードを受
ける１つの９ビット幅のセル（Ｔフリップフロップ群）
１００から成る入力データシフトレジスタと、係数デー
タワードを受ける一連の６４個（タップ数と同数）の９
ビット幅のセル（Ｔフリップフロップ群）２００，２１
０・・・２２０から成る係数データシフトレジスタと、
そして、６４個のアキュムレータ３００，３１０・・・
３２０と、そしてマルチプレクサ（ＭＵＸ）４００と、
から成っている。
【００１７】入力データシフトレジスタ１００は、受け
た入力データワードをクロックＣＬに同期して出力し、
そして、６４個のアキュムレータ０〜６３の各々に印加
する。また、係数データシフトレジスタの各セルもクロ
ックＣＬに同期して動作して、入力される係数データワ
ードをシフトすると共に、その各出力を、アキュムレー
タ０〜６３の内の対応する１つに印加する。アキュムレ
ータ０〜６３は、全て同一の構成であり、従って図に
は、アキュムレータ０のみを詳細に示してある。即ち、
シフトレジスタ１００からの出力とシフトレジスタセル
２００，２１０・・・２２０の対応するもの、即ちセル
２００からの出力とを受けてそれらを互いに乗算した結
果の積データワード（１８ビット幅）を発生する乗算器
３０２と、この乗算器の積データワードを一方の入力に
受けそしてこの入力に対し他方に受ける入力を加算して
その結果の和データワード（２６ビット幅）を発生する
加算器３０４と、この和データワードを記憶する１つの
セルから成るレジスタ３０６と、から成っている。シフ
トレジスタ３０６の出力は、加算器３０４の他方の入力
に印加するようになっているが、このシフトレジスタ
は、クロックＣＬと同期して動作し、また、６４個のイ
レース信号Ｅ０〜Ｅ６３の内の該当するもの、即ちイレ
ース信号Ｅ０を受ける。そのイレース信号が１になった
時、即ち、順次発生される積データワードを６４個加算
しそしてその和データワードが出力として使用された
後、即ち１フィルタ／遅延サイクルが完了した時、シフ
トレジスタ３０６の内容は、消去される。
【００１８】アキュムレータ０〜６３の各々からの和デ
ータワードを受ける入力端子Ｆ０〜Ｆ６３を有したマル
チプレクサ４００は、アドレス入力端子Ａ０〜５にカウ
ンタ３０の出力を受け、そしてそのカウンタ出力の値に
等しい番号の入力端子の和データワードを選択して出力
に発生する。即ち、カウンタ出力値が０の時には、入力
Ｆ０の和データワードを、またその値が６３の時には入
力Ｆ６３の和データワードを出力する。マルチプレクサ
の出力は、２６ビット幅であるが、入力データワードと
同じビット幅にするため、ビット２５〜０（ＭＳＢはビ
ット２５）の内のビット２５，１６〜９の９つのビット
を出力として使用する。この出力の直後、出力した和デ
ータワードを発生したアキュムレータのイレース信号は
“１”になって、その和データワードを消去し、これに
よって、そのアキュムレータを次のフィルタ／遅延サイ
クルのために準備させる。
【００１９】次に、全体の動作について説明する。例え
ば、遅延選択信号ＤＳを“１”にしたとき、係数ＲＯＭ
４０は、図４の第２係数シーケンスを出力する。今、カ
ウンタ出力が０にあり、また図４の第２係数シーケンス
の左の係数からデジタルフィルタ１０に供給されて、そ
の左端の係数がレジスタセル２００にあると仮定する
と、アキュムレータ０は、ＲＯＭアドレス０，１，２・
・・６３の係数をその順に使う１フィルタ／遅延サイク
ルを実行する。また、その他のアキュムレータ１〜６３
も、ＲＯＭアドレス０，１，２・・・６３の係数をこの
順に使う１フィルタ／遅延サイクルを実行する。
【００２０】そのアキュムレータ０について述べると、
このアキュムレータは、セル１００からの順次入力され
てくる６４個のデータワードとセル２００からの順次入
力されてくる６４個の係数を対応する順番のものどうし
で乗算して積を生成し、そして６４個のそれら積を互い
に加算する。この６４個の加算が完了した直後に、カウ
ンタ出力が０となって、マルチプレクサ４００が、アキ
ュムレータ０の和データワードを出力する。また、その
時イレース信号Ｅ０が“１”となって、レジスタ３０６
の内容を消去する。その後、アキュムレータ０は、次の
フィルタ／遅延サイクルに進む。その他のアキュムレー
タについても、上記と同様の動作をする。
【００２１】次に、図５に、第２の実施例である、１つ
の積和演算用アキュムレータをもったタイプのデジタル
フィルタ装置Ｃを示す。このフィルタ装置Ｃは、９ビッ
ト幅の入力データワードを受ける端子と、係数入力端子
と、クロック入力端子と、イレース入力端子Ｅ０と、そ
して９ビット幅のフィルタした出力データワードを発生
する出力端子と、をもつアキュムレータ１０００を備え
ている。この他に、クロック発生器２０００と、カウン
タ３０００と、係数ＲＯＭ４０００と、遅延切換器５０
００と、デコーダ６０００と、マルチプレクサ（ＭＵ
Ｘ）７０００と、入力データシフトレジスタ８１００，
８２００，・・・，８３００と、そしてラッチ９０００
とを備えている。
【００２２】より詳しくは、このフィルタ装置Ｃは６４
タップのＦＩＲデジタルフィルタであり、クロック発生
器２０００は、入力データワードのサンプリング周波数
の６４倍の周波数をもつクロック信号ＣＬＫ１を発生す
る。カウンタ３０００は、７ビットカウンタであって、
そのクロック信号ＣＬＫ１を受けて、０から１２７まで
のカウントを出力端子Ａ６〜Ａ０（Ａ６：ＭＳＢ）に循
環式に発生する。このカウンタ出力のうちＡ５〜Ａ０
は、係数ＲＯＭ４０００とデコーダ６０００とマルチプ
レクサ７０００とに供給し、Ａ６は、クロック信号ＣＬ
Ｋ１を１／６４に分周したクロック信号ＣＬＫ２として
使用し、入力データシフトレジスタ８１００〜８３００
と、ラッチ９０００とに供給する。入力データワードを
受ける一連の６３個（タップ数−１）の９ビット幅のセ
ル（Ｔ1）８１００，８２００，・・・，８３００から
なる入力データシフトレジスタは、そのカウンタ出力Ａ
６をクロック信号ＣＬＫ２として受け、このクロック信
号ＣＬＫ２に同期してシフトしまたマルチプレクサ７０
００のＦ６３〜Ｆ０に各セルの出力を印加する。また、
マルチプレクサ７０００は、アドレス入力端子Ａ５〜Ａ
０にカウンタ出力Ａ５〜Ａ０を受け、そのカウンタ出力
の値に等しい番号の入力端子の入力データワードを選択
して出力に発生する。即ち、カウンタ出力値が０のとき
には入力Ｆ０を、またその値が６３のときには入力Ｆ６
３を出力する。従って、マルチプレクサ７０００の出力
端子には、現在から過去の６４個の入力データワードが
発生し、そしてクロック信号ＣＬＫ２に同期して入力デ
ータワードがシフトして、新たな組の６４個の入力デー
タワードが順次発生する。
【００２３】係数ＲＯＭ４０００は、係数ＲＯＭ４０と
同じものであって、前記カウンタ出力Ａ５〜Ａ０を６ビ
ットの下位アドレス端子Ａ５〜Ａ０に受け、また最上位
アドレスビットＡ６に、遅延切換器５０００からの１ビ
ットの遅延選択信号ＤＳを受ける。本例では、図４に示
すように、その選択信号ＤＳが０（Ａ６＝０）のときに
は、アドレス０〜６３に記憶された０クロック遅延のた
めの第１係数シーケンスＣＥ1'〜ＣＥ64'を使用する。
一方、選択信号ＤＳが１（Ａ６＝１）のときには、アド
レス６４〜１２７（下位６ビットＡ５〜Ａ０の値は０〜
６３）に記憶した２クロック遅延を与える第２係数シー
ケンスＣＥ1''〜ＣＥ64''を使用する。この時、係数Ｒ
ＯＭ４０００は、該当の係数シーケンスを構成する係数
を順次、マルチプレクサ７０００から出力された入力デ
ータワードと同期して、アキュムレータ１０００に供給
する。また、デコーダ６０００は、デコーダ６０と同一
構造のものであって、タップ数と同数の６４本の出力端
子を備え、前記カウンタ出力Ａ５〜Ａ０を受けることに
よりそれら一連の６４本の出力端子の１つのみに“１”
を出力し、その他は“０”とし、そしてカウンタ出力の
各増分毎に、その“１”出力を出す端子を順番にまた循
環的にシフトさせるものである。アキュムレータ１００
０のイレース入力端子Ｅ０には、この６４本の出力端子
のうちカウンタ出力Ａ５〜Ａ０がすべてゼロのときに
“１”を発生する端子から信号を印加する（これは、１
フィルタ／遅延サイクルを完了したときにアキュムレー
タ中のレジスタの内容を消去するためのものである）。
【００２４】アキュムレータ１０００は、マルチプレク
サ７０００から出力された入力データワードと係数ＲＯ
Ｍ４０００から出力された係数データワードとを積和演
算して２６ビット幅の和デーダワードを出力し、ラッチ
９０００には、このうち必要な９ビットのみ（前述の実
施例と同様）を印加する。この時、１フィルタ／遅延サ
イクルを完了していない和データワードも入力されるた
め、クロック信号ＣＬＫ２と同期して動作させ、１フィ
ルタ／遅延サイクルを完了した和データワードのみをラ
ッチしてフィルタした出力データワードを得る。
【００２５】アキュムレータは、係数ＲＯＭ４０００か
らの出力と入力データシフトレジスタの各セル８１００
〜８３００の出力をマルチプレクサ７０００によって順
次発生した入力データワードとを受けてそれらを互いに
乗算した結果の積データワード（１８ビット幅）を発生
する乗算器１００２と、この乗算器の積データワードを
一方の入力に受けそしてこの入力に対し他方に受けた入
力を加算してその結果の和データワード（２６ビット
幅）を発生する加算器１００４と、この和データワード
を記憶する１つのセル（Ｔ2）からなるレジスタ１００
６と、からなっている。シフトレジスタ１００６の出力
は、加算器１００２の他方の入力に印加するようになっ
ているが、このシフトレジスタは、クロックＣＬＫ１と
同期して動作し、またイレース信号Ｅ０を受ける。その
イレース信号が“１”になったとき、すなわち、順次発
生される積データワードを６４個加算しそしてその和デ
ータワードが出力として使用された後、即ち１フィルタ
／遅延サイクルが完了したとき、シフトレジスタの内容
が消去され、これによって、アキュムレータを次のフィ
ルタ／遅延サイクルのために準備させる。
【００２６】次に、全体の動作について説明する。ま
ず、遅延選択信号ＤＳ＝０であると仮定する。このと
き、本デジタルフィルタ装置は、まず入力データワード
が入力データシフトレジスタセル８１００〜８３００に
記憶される。そして係数ＲＯＭ４０００から読み出され
た６４個の係数データワードＣＥ1'〜ＣＥ64'と各セル
から出力された６４個のデータは、対応する順番のもの
どうしが順次アキュムレータ１０００に供給される。ア
キュムレータ内では、これらを乗算して積を生成し、６
４個のそれら積が互いに加算される。この加算された和
データワードがラッチ９０００より出力され、そしてこ
れと同時に、アキュムレータ内のレジスタ１００６の内
容が消去され次のフィルタ／遅延サイクルのために準備
される。そして次のフィルタ／遅延サイクルが開始さ
れ、入力データシフトレジスタセル８１００〜８３００
が動作して次の新たな１組の６４個の入力データワード
が記憶される。この後は、上記の動作を繰り返す。ま
た、遅延選択信号ＤＳを“１”に切り換える際、クロッ
ク信号ＣＬＫ２に同期させて、１フィルタ／遅延サイク
ルが完了した時点（加算された和データワードがラッチ
９０００より出力された時点）で切り換えるようにすれ
ば、係数ＲＯＭ４０００からアドレス６４〜１２７（下
位６ビットＡ５〜Ａ０の値は０〜６３）に記憶した２ク
ロック遅延を与える第２係数シーケンスＣＥ1''〜ＣＥ
64''を出力させることができる。
【００２７】また、本発明は、第３の実施例（図示せ
ず）として、ｋ倍オーバーサンプリングを行う公知の並
列処理形の補間フィルタにも、本発明を適用することが
できる。この並列処理形のフィルタでは、補間フィルタ
全体に対する係数シーケンスは、ｋ個に別れたフィルタ
部分のそれぞれに対するｋ個の互いに補間し合う部分係
数シーケンスに別れている。このようなｋ倍オーバーサ
ンプリング補間フィルタにおいて可変遅延機能を実現す
るには、フィルタ全体に対する係数シーケンスを、前述
のようにフィルタ係数シーケンスと遅延係数とに分けれ
ばよい。そうした場合、デジタルフィルタ内での１クロ
ック分解能の遅延により、入力データワードに対し１／
ｋクロックの分解能で遅延を与えることができる。
【００２８】以上に述べた本発明のデジタルフィルタの
上記各実施例に対し、以下のような変更が可能である。
即ち、第１に、上記実施例では、遅延時間は２クロック
分であるが、これより長いあるいは短い遅延時間を提供
するようにも変更できる。それには、遅延機能に使用す
るタップ数、並びに遅延係数の個数の増減を含む変更に
より可能である。第２に、上記実施例では、遅延時間は
２種類（０遅延を含む）であるが、これより多い異なっ
た遅延時間を提供するようにも変更できる。その場合、
最大の遅延時間を与えるのに必要なタップ数を遅延機能
に割り当てることにより可能である。第３に、上記実施
例では、ＦＩＲローパス・デジタルフィルタとして説明
したが、フィルタ係数シーケンスを変更することによ
り、その他のフィルタ特性（例えばハイパスフィルタ、
バンドパスフィルタ等）において、可変遅延機能を付加
することができる。
【００２９】
【発明の効果】以上に説明した本発明によれば、従来の
非巡回型デジタルフィルタの構造に実質的な変更を加え
ずに、可変遅延機能を実現することができる。また、フ
ィルタ機能としての周波数特性／群遅延特性を変化させ
ずに可変遅延を実現することができる。
【図面の簡単な説明】
【図１】本発明の可変遅延機能付きディジタルフィルタ
の基本構成を示すブロック図。
【図２】本発明により構成した可変遅延機能付きＦＩＲ
デジタルフィルタ装置の第１の実施例を示すブロック図
であり、タップ数と同数の積和演算用アキュムレータを
備えたタイプのものを示す図。
【図３】図２の装置の内のデジタルフィルタ部分を詳細
に示す回路図。
【図４】図２の装置のＲＯＭ内に記憶した係数シーケン
スを示す図。
【図５】本発明により構成した可変遅延機能付きＦＩＲ
デジタルフィルタ装置の第２の実施例を示すブロック図
であり、１つのみの積和演算用アキュムレータを備えた
タイプのものを示す図。
【符号の説明】
Ａ，Ｂ：デジタルフィルタ装置 Ｄ1〜ＤN-1：遅延器 ＴＰ1〜ＴＰN：タップ Ｍ1〜ＭN：乗算器 ＡＤ：加算器 ＣＥ1〜ＣＥN：係数シーケンス ＦＣ1〜ＦＣN-M：フィルタ係数シーケンス ＤＣ1〜ＤＣM：一連の遅延係数 １０：デジタルフィルタ ２０：クロック発生器 ３０：カウンタ ４０：係数ＲＯＭ ５０：遅延切換器 ６０：デコーダ １００：入力データシフトレジスタ ２００，２１０，２２０：係数データシフトレジスタ ３００，３１０，３２０：アキュムレータ ４００：マルチプレクサ ＤＳ：遅延選択信号 Ｅ０〜Ｅ６３：イレース信号

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】デジタル信号を受けてフィルタしたデジタ
    ル信号を出力する、所定数（N）のタップ（TP1〜TPN）
    をもつ非巡回型デジタルフィルタにおいて、 イ） 前記所定数より第１の数（M）だけ小さい第２の
    数（N-M）の前記タップを、フィルタ機能のために割り
    当て、 ロ） 前記第１の数（M）の前記タップを、遅延機能の
    ために割り当て、 ハ） 前記第２の数の互いに隣接するタップの各々に対
    し適用する一連のフィルタ係数（FC1〜FCN-M）と、残り
    の前記第１の数のタップに対し適用するゼロの係数（DC
    1〜DCM）と、から成る一連の係数（CE1〜CEN）を生成
    し、 ニ） 前記一連の係数の各々を、対応する前記タップに
    適用する、 ことにより、フィルタ機能と遅延機能との両方を実現す
    る、非巡回型デジタルフィルタ。
  2. 【請求項２】請求項１に記載のフィルタにおいて、前記
    一連の係数は、互いに異なった遅延を与える複数の一連
    の係数（CE1'〜CE64',CE1"〜CE64"）から、所望の遅延
    を与えるものを選択できること、を特徴とする非巡回型
    デジタルフィルタ。
  3. 【請求項３】請求項２に記載のフィルタにおいて、前記
    タップの前記第１の数（M）は、前記複数の一連の係数
    により与えられる遅延の内の最大のものを与えるのに必
    要な数であること、を特徴とする非巡回型デジタルフィ
    ルタ。
  4. 【請求項４】請求項１から３のいずれかに記載のフィル
    タにおいて、前記一連のフィルタ係数（FC1〜FCN-M）
    は、所望のフィルタ特性を与えるように選択できるこ
    と、を特徴とする非巡回型デジタルフィルタ。
  5. 【請求項５】請求項１から４のいずれかに記載のフィル
    タにおいて、前記非巡回型デジタルフィルタは、前記タ
    ップの前記所定数と同数の複数の積和演算手段を備えた
    タイプのものであること、を特徴とする非巡回型デジタ
    ルフィルタ。
  6. 【請求項６】請求項１から４のいずれかに記載のフィル
    タにおいて、前記非巡回型デジタルフィルタは、１つの
    みの積和演算手段を備えたタイプのものであること、を
    特徴とする非巡回型デジタルフィルタ。
  7. 【請求項７】請求項１から４のいずれかに記載のフィル
    タにおいて、前記非巡回型デジタルフィルタは、ｋ倍オ
    ーバーサンプリングを行う並列処理形の補間フィルタで
    あること、を特徴とする非巡回型デジタルフィルタ。
  8. 【請求項８】デジタル信号を受けてフィルタしたデジタ
    ル信号を出力する、所定数（N）のタップ（TP1〜TPN）
    をもつ非巡回型デジタルフィルタにおいて、 イ） 前記所定数より第１の数（M）だけ小さい第２の
    数（N-M）の互いに隣接する前記タップに対し、所定の
    フィルタ機能ための一連のフィルタ係数（FC1〜FCN-M）
    の内の対応するものを適用し、 ロ） 残りの前記第１の数（M）の前記タップに対し、
    遅延機能のためのゼロの係数（DC1〜DCM）を適用する、 ことにより、フィルタ機能と遅延機能との両方を実現す
    る方法。
  9. 【請求項９】請求項８に記載の方法において、前記一連
    のフィルタ係数と前記ゼロの係数からなる一連の係数
    （CE1〜CEN）は、互いに異なった遅延を与える複数の一
    連の係数（CE1'〜CE64',CE1"〜CE64"）から、所望の遅
    延を与えるものを選択すること、を特徴とする方法。
  10. 【請求項１０】請求項９に記載の方法において、前記タ
    ップの前記第１の数（M）は、前記複数の一連の係数に
    より与えられる遅延の内の最大のものを与えるのに必要
    な数であること、を特徴とする方法。
  11. 【請求項１１】請求項８から１０のいずれかに記載の方
    法において、前記一連のフィルタ係数（FC1〜FCN-M）
    は、所望のフィルタ特性を与えるように選択できるこ
    と、を特徴とする方法。
  12. 【請求項１２】所定ビット数（9）から成る入力データ
    ワードを受けてフィルタした出力データワードを発生す
    る、所定のタップ数のデジタルフィルタであって、 イ） 前記入力データワードを受けるように接続した、
    前記所定ビット数の幅をもった１つのセルから成る入力
    データシフトレジスタ手段（100）であって、保持した
    入力データワードを第１入力データワードとして出力す
    る、前記の入力データシフトレジスタ（100）と、 ロ） フィルタ機能に使用する、各ワードが前記所定ビ
    ット数と同数のビット数をもちかつ前記所定タップ数か
    ら第１の数（2）だけ小さい第２の数（62）の複数の一
    連のフィルタ係数データワード（FC1'〜FC62'）と、遅
    延機能に使用する、各ワードが前記所定ビット数と同数
    のビット数をもちかつ前記第１の数の少なくとも１つの
    遅延係数データワード（DC1',DC2'）と、を含む一連の
    係数データワード（CE1'〜CE64',CE1"〜CE64"）から１
    つの係数データワードを順次発生する係数発生手段（2
    0,30,40,50）と、 ハ） 前記係数発生手段が発生する前記係数データワー
    ド（D0〜8）を受けるように接続した係数データシフト
    レジスタ手段（200,210,220）であって、前記入力デー
    タシフトレジスタ手段と同期してシフト動作する、前記
    所定ビット数の幅をもちかつ前記所定タップ数と同数の
    複数のセルを有する係数データシフトレジスタ手段（20
    0,210,220）であって、前記複数のセルの各々は、前記
    第１入力データワードに対し適用する係数を表す前記所
    定ビット数の第１係数データワードを保持し出力する、
    前記の係数データシフトレジスタ手段と、 ニ） 前記所定タップ数と同数の複数の乗算及び加算手
    段（300,310,320,400）であって、該複数の乗算及び加
    算手段の各々は、前記第１入力データワードと、前記係
    数データシフトレジスタの前記複数のセルの対応する１
    つのセルの発生する前記第１係数データワードとを受け
    るように接続していて、その受けた前記第１入力データ
    と前記第１係数との積を表す積データワード（302）を
    生成し、そしてこのようにして順次生成する前記所定タ
    ップ数と同数の複数の前記積を加算して、その結果の和
    を表す和データワード（304、306）を生成する、前記の
    複数の乗算及び加算手段（300,310,320,400）と、 から成るデジタルフィルタ。
  13. 【請求項１３】請求項１２に記載のフィルタにおいて、
    前記第１の数は、１以上であること、を特徴とするデジ
    タルフィルタ。
  14. 【請求項１４】請求項１２または１３に記載のフィルタ
    において、 前記係数発生手段は、 イ） 互いに異なった遅延を与えるための複数の前記一
    連の係数データワードを記憶した記憶手段（40）と、 ロ） 前記記憶手段に記憶した前記複数の一連の係数デ
    ータワードの内の１つを選択するための選択手段（50）
    と、 ハ） 該選択した前記１つの一連の係数データワードを
    成す係数データワードを循環形式で順次読み出すための
    カウンタ手段（30）と、 を含むこと、を特徴とするデジタルフィルタ。
  15. 【請求項１５】請求項１２から１４のいずれかに記載の
    フィルタにおいて、 前記複数の乗算及び加算手段は、 イ） 前記和データワードを出力する、前記所定タップ
    数と同数の複数のアキュムレータ（300,310,320）と、 ロ） 複数の前記和データワードを受けるように接続し
    た１つのマルチプレクサ（400）であって、前記和デー
    タワードが順次生成された前記所定タップ数と同数の複
    数の前記積を加算したものとなったとき、その和データ
    ワードを選択して出力する、前記のマルチプレクサ（40
    0）と、 を含むこと、を特徴とするデジタルフィルタ。
JP5173166A 1993-07-13 1993-07-13 遅延機能付きのデジタルフィルタ Pending JPH0730374A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP5173166A JPH0730374A (ja) 1993-07-13 1993-07-13 遅延機能付きのデジタルフィルタ
KR1019940012463A KR950004727A (ko) 1993-07-13 1994-06-03 지연기능을 가진 디지탈 필터

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP5173166A JPH0730374A (ja) 1993-07-13 1993-07-13 遅延機能付きのデジタルフィルタ

Publications (1)

Publication Number Publication Date
JPH0730374A true JPH0730374A (ja) 1995-01-31

Family

ID=15955329

Family Applications (1)

Application Number Title Priority Date Filing Date
JP5173166A Pending JPH0730374A (ja) 1993-07-13 1993-07-13 遅延機能付きのデジタルフィルタ

Country Status (2)

Country Link
JP (1) JPH0730374A (ja)
KR (1) KR950004727A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8914561B2 (en) 2012-07-05 2014-12-16 Casio Computer Co., Ltd. Semiconductor integrated circuit

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8914561B2 (en) 2012-07-05 2014-12-16 Casio Computer Co., Ltd. Semiconductor integrated circuit

Also Published As

Publication number Publication date
KR950004727A (ko) 1995-02-18

Similar Documents

Publication Publication Date Title
US5500811A (en) Finite impulse response filter
US4715257A (en) Waveform generating device for electronic musical instruments
US6295011B1 (en) Method of coding a number for storing in a memory
JP3000325B2 (ja) 有限インパルス応答デジタル・フィルタ
JPH09135149A (ja) 広帯域デジタルろ波方法およびこの方法を使用したフィルタ
US5191547A (en) Decimating digital finite impulse response filter
GB2303009A (en) Finite impulse response filter
US4835723A (en) Phase coordinated multistage digital filter
US5729483A (en) Implementation of a digital interpolation filter and method
JP4445132B2 (ja) 乗算器を用いないデジタルフィルタリング
US4322810A (en) Digital filters with reduced multiplier circuitry
JPH082014B2 (ja) 多段デジタル・フィルタ
EP0690566A1 (en) Filtering method and digital over sampler filter with a finite impulse response having a simplified control unit
JP3584027B2 (ja) デジタルフィルタ
JPH09284094A (ja) デジタルフィルタバンク装置およびその作動方法
US5781462A (en) Multiplier circuitry with improved storage and transfer of booth control coefficients
JPH0767063B2 (ja) デジタル信号処理回路
JPH0998069A (ja) Ｆｉｒ型ディジタルフィルタ
JPH0590897A (ja) オーバーサンプリングフイルタ回路
JPH0555875A (ja) デイジタルフイルタ
KR100235537B1 (ko) 디지털 필터의 가변탭 구조 및 그의 곱셈회로
CN116781041B (zh) 一种具有高资源利用率的多速率变换滤波器
JP3097599B2 (ja) ディジタルフィルタ
JP3197648B2 (ja) ディジタルフィルタ
JP2001177378A (ja) Ｆｉｒデジタルフィルタ