JPH0730378A - 発振回路 - Google Patents

発振回路

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JPH0730378A
JPH0730378A JP5175323A JP17532393A JPH0730378A JP H0730378 A JPH0730378 A JP H0730378A JP 5175323 A JP5175323 A JP 5175323A JP 17532393 A JP17532393 A JP 17532393A JP H0730378 A JPH0730378 A JP H0730378A
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JP
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circuit
inverter
stage
stage inverter
inverting
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JP5175323A
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Hisashi Oono
久支 大野
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/03—Astable circuits
    • H03K3/0315—Ring oscillators

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  • Pulse Circuits (AREA)
  • Logic Circuits (AREA)
  • Electronic Switches (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 【目的】 発振回路の低電圧での動作を可能にし、発振
回路を構成するインバータのドライブ能力等に対する発
振周波数の依存性を抑える。 【構成】 複数の反転回路１１、１２、ＩＶと複数の遅
延回路Ｄ１、Ｄ２とにより構成される発振回路におい
て、前記反転回路のうちの少なくとも１つの反転回路Ｉ
Ｖは、互いに直列に接続された複数のインバータ１５、
１６、１７により構成され、これら複数のインバータの
うちの、入力側の遅延回路Ｄ１の直後に接続された初段
インバータ１５のドライブ能力は、出力側の遅延回路Ｄ
２の直前に接続された終段インバータ１７のドライブ能
力よりも小さく設定される。 【効果】 ２．７Ｖから５．５Ｖ程度までの広い範囲で
の発振回路の動作を確実に保証し、且つ消費電流を抑え
ることを可能とする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明はマイコンやＩＣカード
等に内蔵される発振回路に関するものである。
【０００２】
【従来の技術】従来マイコンは５Ｖ単一で動作していた
が、近年ノートパソコンやハンディターミナルといった
ような電池駆動のマイコンの需要が多くなり、電圧の動
作範囲の広いマイコンの要求が増大してきた。このよう
に電圧の動作範囲を広くするために生じる問題点につい
て従来の発振回路を使って以下に説明する。
【０００３】図６は、マイコンやＩＣカードのＵＡＲＴ
やＥＥＰＲＯＭ等に供給する電圧を内部で発生するため
のチャージポンプで使用される従来の発振回路の回路図
である。この図において、第１及び第２入力端子を有す
るＮＡＮＤ回路１の出力端は第１インバータ２の入力側
に接続され、その第１インバータ２の出力側は第１抵抗
３を介して第１コンデンサ４の一端に接続され、その第
１コンデンサ４の他端は接地されている。また第１抵抗
３と第１コンデンサ４との結節点は第２インバータ５の
入力側に接続され、その第２インバータ５の出力側は第
２抵抗６を介して第２コンデンサ７の一端に接続され、
その第２コンデンサ７の他端は接地されている。第２抵
抗６と第２コンデンサ７の結節点は出力端子８に接続さ
れると共に、ＮＡＮＤ回路１の第２入力端子に接続さ
れ、ＮＡＮＤ回路１の第１入力端子は入力端子９に接続
されている。尚、１個のインバータ２あるいは５、１個
の抵抗３あるいは６、及び１個のコンデンサ４あるいは
７により１つの回路ユニット１０が構成され、必要に応
じて２個以上の回路ユニット１０が接続される。
【０００４】マイコンやＩＣカードのＣＰＵ等からＮＡ
ＮＤ回路１の第１入力端子に入力されるトリガー信号と
してのイネーブル信号ＥＮを低レベル（Ｌ）に固定する
と、ＮＡＮＤ回路１の出力は高レベル（Ｈ）になり、こ
の高レベルの出力は第１インバータ２及び第１抵抗３並
びに第２インバータ５及び第２抵抗６を介して出力端子
８に高レベルの出力信号ＯＵＴとして伝達される。この
高レベルの出力信号ＯＵＴはＮＡＮＤ回路１の第２入力
端子に帰還されるが、そのＮＡＮＤ回路１の第１入力端
子に入力されているイネーブル信号ＥＮは低レベルに固
定されているので、ＮＡＮＤ回路１の出力は変わらず高
レベルで固定されている。
【０００５】次に、イネーブル信号ＥＮを低レベルから
高レベルに変化させると、ＮＡＮＤ回路１の出力は高レ
ベルから低レベルに変わり、出力端子８に現れる出力信
号ＯＵＴも高レベルから低レベルに変化する。ここで、
ＮＡＮＤ回路１の第２入力端子に入力される帰還信号は
低レベルになるので、ＮＡＮＤ回路１の出力は高レベル
となり、出力端子８に現れる出力信号ＯＵＴも高レベル
となる。以上の動作を繰り返し行うことにより発振状態
となる。抵抗３、６及びコンデンサ４、７の時定数によ
って、発振する周波数が決められる。図７に出力端子８
から出力される発振信号ＯＵＴの波形が示されている
が、この波形のなまり（パルスの曲線状の立ち上がり、
立ち下がり部分）が時定数によって決められる部分であ
る。このようにして発振された信号をクロック信号とし
て使用する場合は、整形回路によって波形整形されたも
のが使われる。
【０００６】
【発明が解決しようとする課題】上述した従来の発振回
路では、各回路ユニット１０につきインバータ２あるい
は５が１つ用いられているため、このインバータ２ある
いは５のドライブ能力に対する発振周波数の依存性が大
きくなるという問題点がある。ここでインバータのドラ
イブ能力とは、どれくらいの電流を流せるかを表すもの
であり、インバータはＮチャンネルトランジスタとＰチ
ャンネルトランジスタとで構成されているため、インバ
ータのドライブ能力はＮチャンネルトランジスタのドラ
イブ能力とＰチャンネルトランジスタのドライブ能力と
により決められる。
【０００７】従来の発振回路は、各インバータ２あるい
は５に接続された抵抗３あるいは６とコンデンサ４ある
いは７の時定数（遅延値）によって発振する周波数を決
めている。各インバータ２あるいは５を構成するトラン
ジスタ自体も抵抗成分（内部抵抗）を持っており、その
抵抗成分は各インバータ２あるいは５のドライブ能力に
依存している。この関係は、ドライブ能力が大きくなる
ほど内部抵抗が小さくなり、またドライブ能力が小さく
なるほど内部抵抗が大きくなる。
【０００８】従って、例えば、発振回路の動作を２．７
Ｖから５．５Ｖ程度までの広い動作電圧範囲で保証しよ
うとしたとき、インバータ２、５のドライブ能力を小さ
くすると、インバータ５を構成するトランジスタの持つ
内部抵抗の影響が強くなるために波形がなまり（パルス
の立ち上がり、立ち下がりが遅くなり）、発振周波数が
設定値から変化して低くなる。また、インバータ２、５
のドライブ能力を大きくすると、波形のなまりに対する
影響（すなわち設定周波数からのずれ）は小さくなる
が、インバータ５を構成するＮ型トランジスタとＰ型ト
ランジスタの同時オン状態の時間が長くなる。このた
め、インバータを貫通する貫通電流の流れる時間が長く
なり、電流消費が大きくなるという問題点があった。
【０００９】この発明は、上述したような問題点を解消
するためになされたもので、出力周波数を変化させずに
消費電流の増大を抑制することにより、動作電圧範囲を
拡大した発振回路を提供することを目的とするものであ
る。
【００１０】
【課題を解決するための手段】請求項１に係る発振回路
では、複数の反転回路のうちの少なくとも１つが、互い
に直列に接続された複数のインバータにより構成され、
これら複数のインバータのうちの、入力側の遅延回路の
直後に接続された初段インバータのドライブ能力は、出
力側の遅延回路の直前に接続された終段インバータのド
ライブ能力よりも小さく設定される。
【００１１】請求項２に係る発振回路は、外部よりトリ
ガー信号を入力される第１入力端子を有するＮＡＮＤ回
路と、そのＮＡＮＤ回路の出力信号を反転する第１反転
回路と、その第１反転回路の出力信号を積分する第１遅
延回路と、その第１遅延回路の出力信号を反転、増幅す
る少なくとも１個の第２反転回路と、その第２反転回路
の出力信号を積分して出力するとともに、その出力を前
記ＮＡＮＤ回路の第２入力端子へ帰還させる少なくとも
１個の第２遅延回路とを備え、前記少なくとも１個の第
２反転回路は、互いに直列に接続された複数のインバー
タからなり、それら複数のインバータのうち、前記第１
遅延回路の直後に接続された初段インバータのドライブ
能力は、前記第２遅延回路の直前に接続された終段イン
バータのドライブ能力よりも小さい。
【００１２】請求項３に係る発振回路では、前記少なく
とも１個の第２反転回路は、前記初段インバータと終段
インバータとの間に接続された少なくとも１個の中段イ
ンバータを有し、この中段インバータのドライブ能力
は、前記初段インバータのドライブ能力よりも大きく、
且つ前記終段インバータのドライブ能力よりも小さい。
【００１３】請求項４に係る発振回路では、前記少なく
とも１個の第２反転回路は、前記初段インバータと前記
終段インバータとの間に直列に接続された複数個の中段
インバータを有し、これら中段インバータの各ドライブ
能力は、前記初段インバータの直後に接続されるものか
ら前記終段インバータの直前に接続されるものに向かっ
て順次増大する。
【００１４】
【作用】請求項１における発振回路では、入力側の遅延
回路の直後の初段インバータのドライブ能力を小さくす
ることにより貫通電流を減少させて消費電流の増大を抑
制し、また出力側の遅延回路の直前の終段インバータの
ドライブ能力を大きくすることにより、発振周波数の変
動を抑制する。
【００１５】請求項２における発振回路では、前記少な
くとも１個の第２反転回路を構成する複数のインバータ
のうち、前記第１遅延回路の直後に接続された初段イン
バータのドライブ能力を小さくすることにより貫通電流
を減少させて消費電流の増大を抑制し、また、前記第２
遅延回路の直前に接続された終段インバータのドライブ
能力を大きくすることにより、発振周波数の変動を抑制
する。
【００１６】請求項３における発振回路では、前記少な
くとも１個の第２反転回路の初段インバータと終段イン
バータとの間のドライブ能力の差を、中段インバータに
より緩和する。
【００１７】請求項４における発振回路では，前記少な
くとも１個の第２反転回路の初段インバータと終段イン
バータとの間のドライブ能力の差を、ドライブ能力が漸
増する複数の中段インバータにより段階的に漸次緩和す
る。
【００１８】
【実施例】以下、図面により本発明の実施例について説
明する。図１は、マイコンやＩＣカードに内蔵される本
発明の一実施例による発振回路の回路図である。
【００１９】図１において、符号１１は２つの入力端子
を有するＮＡＮＤ回路１１で、その第１入力端子はマイ
コンやＩＣカード等のＣＰＵからトリガー信号としての
イネーブル信号ＥＮを入力される入力端子２３に接続さ
れ、またＮＡＮＤ回路１１の出力端子は第１反転回路と
しての第１インバータ１２を介して第１遅延回路Ｄ１の
入力側に接続される。この第１遅延回路Ｄ１の出力側は
第２反転回路ＩＶの入力側に接続され、第２反転回路Ｉ
Ｖの出力側は第２遅延回路Ｄ２の入力側に接続されてい
る。
【００２０】第１遅延回路Ｄ１は、一端を第１インバー
タ１２の出力端子に接続された第１抵抗１３と、一端を
第１抵抗の他端に接続され、他端を接地された第１コン
デンサ１４とからなり、第１抵抗１３と第１コンデンサ
１４の結節点は第２反転回路ＩＶの入力側に接続されて
いる。
【００２１】第２反転回路ＩＶは、互いに直列に接続さ
れた初段インバータとしての第２インバータ１５、中段
インバータとしての第３インバータ１６、及び終段イン
バータとしての第４インバータ１７からなり、第２イン
バータ１５の入力側は第１抵抗１３と第１コンデンサ１
４の結節点に接続されている。
【００２２】第２遅延回路Ｄ２は、一端を第４インバー
タ１７の出力側に接続された第２抵抗１８と、一端を第
２抵抗１８の他端に接続されるとともに、他端を接地さ
れた第２コンデンサ１９とからなる。第２抵抗１８と第
２コンデンサ１９との結節点は、マイコンやＩＣカード
のＵＡＲＴやＥＥＰＲＯＭ等へクロック信号を供給する
出力端子２０に接続されるとともに、直列接続された第
５及び第６インバータ２１、２２を介してＮＡＮＤ回路
１１の第２入力端子に接続されている。
【００２３】図２はマイコンやＩＣカードのＣＰＵ等か
ら第１インバータへ入力される入力信号ＥＮの波形図で
あり、図３は第２遅延回路Ｄ２から出力される出力信号
ＯＵＴの波形図である。
【００２４】図４は図１に示されているインバータ１５
乃至１７の一例をトランジスタレベルで表したものであ
る。図４において、インバータはＰ型トランジスタ５１
とＮ型トランジスタ５２とを相補状に接続したＣＭＯＳ
からなる。これらトランジスタ５１、５２のベースは互
いに接続されて入力信号ＩＮが供給され、またＰ型トラ
ンジスタ５１のエミッタは電源５５に接続され、Ｎ型ト
ランジスタ５２のコレクタは接地され、Ｐ型トランジス
タ５１のコレクタとＮ型トランジスタ５２のエミッタは
互いに接続されて出力信号ＯＵＴを出力する。
【００２５】トランジスタ５１、５２のベースの入力信
号ＩＮが低レベルから高レベルに変わると、まずＮ型ト
ランジスタ５２が導通状態になり、続いてＰ型トランジ
スタ５１が非導通になるが、入力信号が低レベルから高
レベルまで立ち上がる間、両トランジスタ５１、５２は
共に導通状態になり、従ってこれらトランジスタ５１、
５２を通って電源５５からアース５６へ（矢印５７の方
向へ）貫通電流が流れる。また同様に、入力信号ＩＮが
高レベルから低レベルに変わるときにも、Ｐ型トランジ
スタ５１がまず導通状態になり、次いでＮ型トランジス
タ５２が非導通になるので、入力信号ＩＮが高レベルか
ら低レベルまで立ち下がる間、両トランジスタ５１、５
２は共に導通状態になり、電源５５からアース５６へ貫
通電流が流れる。
【００２６】図５は図４に示したインバータをパターン
レベルで表したものである。図５中、符号３１及び３２
はＰ型トランジスタ５１を構成するフィールド及びゲー
トで、３３は信号入力部、３４及び３５はＮ型トランジ
スタ５２を構成するフィールド及びゲートで、３６、３
８及び３９は、出力部、グランド及び電源にそれぞれ接
続されるアルミ配線、３７はアルミ配線３６、３８、３
９とフィールド３１、３４とを導通させるためのコンタ
クトである。
【００２７】次にこの実施例の動作について詳細に説明
する。この実施例でも、発振する機構自体は図６の上記
従来例と同じで、ＮＡＮＤ回路１１の第１入力端子に入
力されるトリガー信号としてのイネーブル信号ＥＮが低
レベルで固定されていると、出力端子２０に現れる出力
信号ＯＵＴは高レベルに固定されており発振はしない
が、イネーブル信号ＥＮを低レベルから高レベルに変え
て固定すると、図６の従来例と同様に、出力信号ＯＵＴ
は発振を始める。
【００２８】ここで、第２反転回路ＩＶの入力側の初段
インバータに相当する第２インバータ１５に入る信号
は、その手前の第１抵抗１３及び第１コンデンサ１４か
らなる第１遅延回路Ｄ１を通るため、波形が図２に示さ
れるようになまっているので、先にも述べたように、こ
の第２インバータ１５のドライブ能力を大きくすると、
該第２インバータ１５のＮ型トランジスタ５２とＰ型ト
ランジスタ５１の同時オン状態により、電源５５からグ
ランド５６への貫通電流の流れる時間が長くなり電流消
費が大きくなる。しかし、出力側の終段インバータに相
当する第４インバータ１７に入力される信号の波形は図
３に示すようになまっていないので（すなわち、パルス
の立ち上がり、立ち下がりがシャープである）、入力信
号の立ち上がり、立ち下がり時間は短く、ドライブ能力
を大きくしても貫通電流の流れる時間が短く、消費され
る電流は少ない。
【００２９】各インバータ１５乃至１７のドライブ能力
について簡単に説明すると、インバータ１５乃至１７の
ドライブ能力は、それを構成するＮ型トランジスタ５２
及びＰ型トランジスタのドライブ能力により決定される
もので、各トランジスタのドライブ能力βは次式により
表される。 β＝ＰｘＷ／Ｌ ここで、Ｐは半導体製造工程の各パラメータ（温度、製
法、材料、濃度、ゲート酸化膜の厚さ、透電率等）によ
り決定される定数、Ｌはトランジスタのゲートの厚さ、
Ｗはトランジスタのゲートの幅Ｗである。従って、各ト
ランジスタのドライブ能力は、ゲートの幅Ｗと厚さＬと
の比、Ｗ／Ｌにより決定される。すなわち、図５のＮ型
トランジスタ５２のゲート厚さＬ１及びＰ型トランジス
タ５１のゲート厚さＬ２が薄い程ドライブ能力は大きく
なり、Ｎ型トランジスタ５２のゲート幅Ｗ１及びＰ型ト
ランジスタのゲート幅Ｗ２が広い程ドライブ能力は大き
くなる。
【００３０】また、トランジスタ５１、５２に流れる電
流は、入力電圧が高ければ高い程よく流れ、入力電圧が
低い程流れにくくなる。すなわち、入力電圧が高い程ト
ランジスタ５１、５２のドライブ能力は大きく（内部抵
抗小）、入力電圧が低い程ドライブ能力は小さい（内部
抵抗大）。従って、第２遅延回路Ｄ２の直前のインバー
タ１７への入力電圧が低い程第２遅延回路Ｄ２の出力周
波数が遅く（低く）なるので、第２遅延回路Ｄ２直前の
インバータ１７のドライブ能力を十分大きくしてやる
と、第２遅延回路Ｄ２の出力周波数の遅れ（低下）は無
視できるくらい小さくなり、発振周波数の変動を抑制す
ることができる。
【００３１】上記した理由により、本実施例では、第２
反転回路ＩＶの入力側の初段の第２インバータ１５は次
の第３インバータ１６をドライブするだけでよいのでド
ライブ能力を小さくし、出力側の終段の第４インバータ
１７のドライブ能力を大きくすることにより、時定数に
対する内部抵抗の影響を可及的に小さくすることができ
る。従って、第２反転回路ＩＶのトータルのドライブ能
力を小さく設定しても所定の周波数からのずれを効果的
に抑制することができるとともに、第２反転回路ＩＶの
トータルのドライブ能力を大きく設定しても電流消費の
増大を回避することができる。このため、電流消費を抑
制しつつ２．７Ｖから５．５Ｖ程度までの広い範囲に亙
って発振回路の安定した動作を保証することが可能にな
る。
【００３２】尚、初段の第１インバータ１５のドライブ
能力を小さくして、終段の第４インバータ１７のドライ
ブ能力を大きくすると、両者の間のドライブ能力に差が
できるが、この差が大き過ぎると、終段の第４インバー
タ１７が電流をうまくドライブできなくなり、発振しな
かったり、周波数の遅れを生じる。中段の第３インバー
タ１６は初段の第２インバータ１５と終段の第４インバ
ータ１７との間のドライブ能力の差を緩和するもので、
この中段の第３インバータ１６のドライブ能力は、初段
の第１インバータ１５のドライブ能力よりも大きく、且
つ終段の第４インバータ１７のドライブ能力よりも小さ
く設定される。中段のインバータの個数は必要に応じて
増減してもよい。但し、この場合、発振回路全体として
の反転素子（インバータ及びＮＡＮＤ回路）の個数は、
偶数にすると発振しなくなるので、奇数にしなければな
らない。
【００３３】上記実施例では、第２反転回路ＩＶの中段
インバータとして１個のインバータ１６を用いたが、初
段のインバータ１５と終段のインバータ１７との間に直
列に接続された、ドライブ能力の異なる複数の中段イン
バータを使用することもできる。この場合、これら中段
インバータの各ドライブ能力を、初段のインバータ１５
の直後に接続されるものから終段のインバータ１７の直
前に接続されるものに向かって順次増大するように設定
することにより、初段のインバータ１５と終段のインバ
ータ１７との間のドライブ能力の差が相当大きな場合で
も、複数の中段インバータにより無理なく段階的に漸次
緩和することができる。
【００３４】上記実施例では、第２反転回路ＩＶを複数
のインバータ１５乃至１７により構成したが、第１反転
回路を複数のインバータにより構成してもよい。また、
上記実施例では、第２反転回路ＩＶ及び第２遅延回路Ｄ
２をそれぞれ１個づつ用いたが、必要に応じてそれらを
複数個使用してもよい。
【００３５】
【発明の効果】以上から明らかなように、請求項１の発
振回路によれば、複数の反転回路のうちの少なくとも１
つを、互いに直列に接続された複数のインバータにより
構成し、これら複数のインバータのうちの、入力側の遅
延回路の直後に接続された初段インバータのドライブ能
力を、出力側の遅延回路の直前に接続された終段インバ
ータのドライブ能力よりも小さくしたので、入力信号の
波形がなまっている初段インバータのドライブ能力を小
さくすることにより貫通電流を減少させて消費電流の増
大を抑制し、また入力信号の立ち上がり及び立ち下がり
がシャープな終段インバータのドライブ能力を大きくす
ることにより、時定数に対する内部抵抗の影響を小さく
して、発振周波数の変動を抑制することができ、従って
広い電圧範囲に亙って安定して動作する発振回路を提供
することができる。
【００３６】請求項２の発振回路によれば、外部よりト
リガー信号を入力される第１入力端子を有するＮＡＮＤ
回路と、そのＮＡＮＤ回路の出力信号を反転する第１反
転回路と、その第１反転回路の出力信号を積分する第１
遅延回路と、その第１遅延回路の出力信号を反転、増幅
する少なくとも１個の第２反転回路と、その第２反転回
路の出力信号を積分して出力するとともに、その出力を
前記ＮＡＮＤ回の第２入力端子へ帰還させる少なくとも
１個の第２遅延回路とを備え、前記少なくとも１個の第
２反転回路は、互いに直列に接続された複数のインバー
タからなり、それら複数のインバータのうち、前記第１
遅延回路の直後に接続された初段インバータのドライブ
能力は、前記第２遅延回路の直前に接続された終段イン
バータのドライブ能力よりも小さいので、入力信号の波
形がなまっている初段インバータのドライブ能力を小さ
くすることにより貫通電流を減少させて消費電流の増大
を抑制し、また入力信号の立ち上がり及び立ち下がりが
シャープな終段インバータのドライブ能力を大きくする
ことにより、時定数に対する内部抵抗の影響を小さくし
て、発振周波数の変動を抑制することができ、従って広
い電圧範囲に亙って安定して動作する発振回路を提供す
ることができる。
【００３７】請求項３による発振回路では、前記少なく
とも１個の第２反転回路は、前記初段インバータと終段
インバータとの間に接続された少なくとも１個の中段イ
ンバータを有し、この中段インバータのドライブ能力
は、前記初段インバータのドライブ能力よりも大きく、
且つ前記終段インバータのドライブ能力よりも小さくし
たので、初段インバータと終段インバータとの間のドラ
イブ能力の差を中段インバータにより効果的に緩和する
ことにより、終段インバータの動作を安定させて発振を
確実におこなうことができができる。
【００３８】請求項４による発振回路では、前記少なく
とも１個の第２反転回路は、前記初段インバータと前記
終段インバータとの間に直列に接続された複数個の中段
インバータを有し、これら中段インバータの各ドライブ
能力は、前記初段インバータの直後に接続されるものか
ら前記終段インバータの直前に接続されるものに向かっ
て順次増大するようにしたので、初段のインバータと終
段のインバータとの間に相当大きなドライブ能力の差が
ある場合でも、複数の中段インバータにより無理なく段
階的に漸次緩和することができる。
【図面の簡単な説明】
【図１】本発明の一実施例による発振回路の回路図であ
る。
【図２】本発明の実施例の動作を説明するための入力信
号の波形図である。
【図３】本発明の実施例の動作を説明するための出力信
号の波形図である。
【図４】本発明の実施例の動作を説明するためのインバ
ータの回路図である。
【図５】本発明の実施例の動作を説明するためのインバ
ータのパターン図である。
【図６】従来の発振回路の回路図である。
【図７】従来の発振回路の動作を説明するための入力信
号の波形図である。
【符号の説明】
１１ ＮＡＮＤ回路 １２ 第１反転回路としての第１インバータ １５ 初段インバータとしての第２インバータ １６ 中段インバータとしての第３インバータ １７ 終段インバータとしての第４インバータ Ｄ１ 第１遅延回路 Ｄ２ 第２遅延回路 ＩＶ 第２反転回路
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年１０月１９日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正内容】
【０００８】従って、例えば、発振回路の動作を２．７
Ｖから５．５Ｖ程度までの広い動作電圧範囲で保証しよ
うとしたとき、インバータ２、５のドライブ能力を小さ
くすると、インバータ５を構成するトランジスタの持つ
内部抵抗の影響が強くなるために波形がなまり（パルス
の立ち上がり、立ち下がりが遅くなり）、発振周波数が
設定値から変化して低くなる。また、インバータ２、５
のドライブ能力を大きくすると、波形のなまりに対する
影響（すなわち設定周波数からのずれ）は小さくなる
が、電流消費が大きくなるという問題点があった。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正内容】
【００２９】各インバータ１５乃至１７のドライブ能力
について簡単に説明すると、インバータ１５乃至１７の
ドライブ能力は、それを構成するＮ型トランジスタ５２
及びＰ型トランジスタのドライブ能力により決定される
もので、各トランジスタのドライブ能力βは次式により
表される。 β＝ＰｘＷ／Ｌ ここで、Ｐは半導体製造工程の各パラメータ（温度、製
法、材料、濃度、ゲート酸化膜の厚さ、誘電率等）によ
り決定される定数、Ｌはトランジスタのゲートの長さ、
Ｗはトランジスタのゲートの幅Ｗである。従って、各ト
ランジスタのドライブ能力は、ゲートの幅Ｗと長さＬと
の比、Ｗ／Ｌにより決定される。すなわち、図５のＮ型
トランジスタ５２のゲート長さＬ１及びＰ型トランジス
タ５１のゲート厚さＬ２が薄い程ドライブ能力は大きく
なり、Ｎ型トランジスタ５２のゲート幅Ｗ１及びＰ型ト
ランジスタのゲート幅Ｗ２が広い程ドライブ能力は大き
くなる。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】変更
【補正内容】
【００３２】尚、初段の第１インバータ１５のドライブ
能力を小さくして、終段の第４インバータ１７のドライ
ブ能力を大きくすると、両者の間のドライブ能力に差が
できるが、この差が大き過ぎると、終段の第４インバー
タ１７が電流をうまくドライブできなくなり、発振しな
いことがある。中段の第３インバータ１６は初段の第２
インバータ１５と終段の第４インバータ１７との間のド
ライブ能力の差を緩和するもので、この中段の第３イン
バータ１６のドライブ能力は、初段の第１インバータ１
５のドライブ能力よりも大きく、且つ終段の第４インバ
ータ１７のドライブ能力よりも小さく設定される。中段
のインバータの個数は必要に応じて増減してもよい。但
し、この場合、発振回路全体としての反転素子（インバ
ータ及びＮＡＮＤ回路）の個数は、偶数にすると発振し
なくなるので、奇数にしなければならない。

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 複数の反転回路と複数の遅延回路とから
    構成される発振回路において、前記反転回路のうちの少
    なくとも１つを、互いに直列に接続された複数のインバ
    ータにより構成し、これら複数のインバータのうちの、
    入力側の遅延回路の直後に接続された初段インバータの
    ドライブ能力を、出力側の遅延回路の直前に接続された
    終段インバータのドライブ能力よりも小さくしたことを
    特徴とする発振回路。
  2. 【請求項２】 外部よりトリガー信号を入力される第１
    入力端子を有するＮＡＮＤ回路と、そのＮＡＮＤ回路の
    出力信号を反転する第１反転回路と、その第１反転回路
    の出力信号を積分する第１遅延回路と、その第１遅延回
    路の出力信号を反転、増幅する少なくとも１個の第２反
    転回路と、その第２反転回路の出力信号を積分して出力
    するとともに、その出力を前記ＮＡＮＤ回路の第２入力
    端子へ帰還させる少なくとも１個の第２遅延回路とから
    なり、前記少なくとも１個の第２反転回路は、互いに直
    列に接続された複数のインバータからなり、それら複数
    のインバータのうち、前記第１遅延回路の直後に接続さ
    れた初段インバータのドライブ能力を、前記第２遅延回
    路の直前に接続された終段インバータのドライブ能力よ
    りも小さくしたことを特徴とする発振回路。
  3. 【請求項３】 前記少なくとも１個の第２反転回路は、
    前記初段インバータと終段インバータとの間に接続され
    た少なくとも１個の中段インバータを有し、この中段イ
    ンバータのドライブ能力は、前記初段インバータのドラ
    イブ能力よりも大きく、且つ前記終段インバータのドラ
    イブ能力よりも小さいことを特徴とする請求項２記載の
    発振回路。
  4. 【請求項４】 前記少なくとも１個の第２反転回路は、
    前記初段インバータと前記終段インバータとの間に直列
    に接続された複数個の中段インバータを有し、これら中
    段インバータの各ドライブ能力は、前記初段インバータ
    の直後に接続されるものから前記終段インバータの直前
    に接続されるものに向かって順次増大することを特徴と
    する請求項３記載の発振回路。
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3140623B2 (ja) * 1993-12-20 2001-03-05 富士通株式会社 発振回路装置
CN1107922C (zh) * 1995-06-16 2003-05-07 罗姆股份有限公司 半导体器件,使用同样器件的ic卡和通信系统
DE69531349D1 (de) * 1995-10-31 2003-08-28 St Microelectronics Srl Spannungsgenerator für nichtflüchtige elektrisch-programmierbare Speicherzellen
US6052013A (en) * 1998-04-21 2000-04-18 Vanguard International Semiconductor Corporation Apparatus for generating a timing signal
KR100354904B1 (ko) * 1998-05-19 2002-12-26 삼성전자 주식회사 광시야각액정표시장치
TW483251B (en) * 2000-11-23 2002-04-11 Macronix Int Co Ltd Clock generator with stable frequency
KR100353544B1 (en) * 2000-12-27 2002-09-27 Hynix Semiconductor Inc Circuit for generating internal supply voltage of semiconductor memory device
US6952117B2 (en) * 2002-03-08 2005-10-04 Micron Technology Inc. Distributed clock generator for semiconductor devices and related method of operating semiconductor devices
US6888406B2 (en) * 2002-08-12 2005-05-03 Microtune (Texas), L.P. Highly linear variable gain amplifier
US6809960B2 (en) 2002-08-26 2004-10-26 Micron Technology, Inc. High speed low voltage driver
JP2004096237A (ja) * 2002-08-29 2004-03-25 Nec Electronics Corp 発振回路及び半導体集積回路
RU2237352C1 (ru) * 2003-03-03 2004-09-27 Российский Федеральный Ядерный Центр - Всероссийский Научно-Исследовательский Институт Экспериментальной Физики Мультивибратор
US7667549B2 (en) * 2007-04-26 2010-02-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
KR100983771B1 (ko) 2008-05-19 2010-09-27 덴소풍성전자(주) 저 전압용 링 발진기
KR101679430B1 (ko) * 2010-09-30 2016-11-25 삼성전자주식회사 휴대단말기에서 심카드의 삽입을 인식하는 방법 및 장치
GB2583353B (en) 2019-04-24 2023-04-12 Pragmatic Printing Ltd An oscillator with improved frequency stability

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4536720A (en) * 1983-11-14 1985-08-20 International Business Machines Corporation Programmable oscillator with power down feature and frequency adjustment
DE3401610A1 (de) * 1984-01-18 1985-07-18 Siemens AG, 1000 Berlin und 8000 München Integrierte halbleiterschaltung mit einem ringoszillator
JPS6143814A (ja) * 1984-08-07 1986-03-03 Mitsubishi Electric Corp 発振回路
US5030853A (en) * 1990-03-21 1991-07-09 Thunderbird Technologies, Inc. High speed logic and memory family using ring segment buffer
JP2557271B2 (ja) * 1990-04-06 1996-11-27 三菱電機株式会社 内部降圧電源電圧を有する半導体装置における基板電圧発生回路
JPH04172711A (ja) * 1990-11-06 1992-06-19 Mitsubishi Electric Corp 半導体遅延回路
US5081428A (en) * 1991-03-29 1992-01-14 Codex Corp. Voltage controlled oscillator having 50% duty cycle clock
JPH06169237A (ja) * 1991-09-13 1994-06-14 Mitsubishi Electric Corp リングオシレータ回路
US5191232A (en) * 1992-03-17 1993-03-02 Silicon Storage Technology, Inc. High frequency voltage multiplier for an electrically erasable and programmable memory device

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