JPH07306782A - プロセッサ制御装置及びプロセッサ制御方法 - Google Patents
プロセッサ制御装置及びプロセッサ制御方法Info
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- JPH07306782A JPH07306782A JP6098283A JP9828394A JPH07306782A JP H07306782 A JPH07306782 A JP H07306782A JP 6098283 A JP6098283 A JP 6098283A JP 9828394 A JP9828394 A JP 9828394A JP H07306782 A JPH07306782 A JP H07306782A
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Abstract
(57)【要約】
【目的】 異なる命令体系で記述されたプログラムを、
メモリ容量を増やすことなく同一のプロセッサで実行す
る。 【構成】 ３２ビット幅の命令メモリ２が、３２ビット
幅の命令体系で記述されたプログラムを記憶し、８ビッ
ト幅の命令メモリ３が、８ビット幅の命令体系で記述さ
れたプログラムを記憶し、マルチプレクサ７が、割り込
み制御部１０が出力する切り換え信号５に従って、命令
メモリ２の出力の下位８ビットか、または、命令メモリ
３の出力８ビットかのいずれか一方を選択して出力し、
命令デコーダ８が、切り換え信号５に従って、３２ビッ
ト幅の命令体系か、８ビット幅の命令体系のいずれかに
基づいて、命令データをデコードして制御信号９を出力
する。
メモリ容量を増やすことなく同一のプロセッサで実行す
る。 【構成】 ３２ビット幅の命令メモリ２が、３２ビット
幅の命令体系で記述されたプログラムを記憶し、８ビッ
ト幅の命令メモリ３が、８ビット幅の命令体系で記述さ
れたプログラムを記憶し、マルチプレクサ７が、割り込
み制御部１０が出力する切り換え信号５に従って、命令
メモリ２の出力の下位８ビットか、または、命令メモリ
３の出力８ビットかのいずれか一方を選択して出力し、
命令デコーダ８が、切り換え信号５に従って、３２ビッ
ト幅の命令体系か、８ビット幅の命令体系のいずれかに
基づいて、命令データをデコードして制御信号９を出力
する。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタル信号処理の
プロセッサ制御装置及びプロセッサ制御方法に関するも
のである。
プロセッサ制御装置及びプロセッサ制御方法に関するも
のである。
【０００２】
【従来の技術】ディジタル携帯電話等の移動無線機に
は、ディジタル信号処理プロセッサ（以下ＤＳＰとい
う）やマイクロコントローラ（以下マイコンという）等
のプロセッサが使用されている。ＤＳＰは、主に音声信
号の符号化等のディジタル信号処理を行い、マイコンは
液晶表示の制御や、通信手順のシーケンス制御等を行
う。このマイコンには、縮小命令セット・アーキテクチ
ャのマイコンを用いる場合が多い。
は、ディジタル信号処理プロセッサ（以下ＤＳＰとい
う）やマイクロコントローラ（以下マイコンという）等
のプロセッサが使用されている。ＤＳＰは、主に音声信
号の符号化等のディジタル信号処理を行い、マイコンは
液晶表示の制御や、通信手順のシーケンス制御等を行
う。このマイコンには、縮小命令セット・アーキテクチ
ャのマイコンを用いる場合が多い。
【０００３】前記したようなマイコンの命令は、一般に
命令数が少ない。例えば、松下電子工業（株）製の２４
ビットＤＳＰ（ＭＮ１９２０）は、９７種類の命令をサ
ポートしているのに対し、松下電子工業（株）製の１６
ビットマイコンＭＮ１０２００は、命令数が３６種類で
あり、また各命令の処理内容も、ＤＳＰで行っている処
理よりも比較的単純である。したがって、マイコンで行
っているプログラムをＤＳＰの命令体系のソフトウェア
に記述し直すことが可能である。そこで、マイコンで行
っている処理を、ＤＳＰで実行するようにすれば、マイ
コンを使用する必要がなくなるので、移動無線機で使用
する部品点数を削減することができる。
命令数が少ない。例えば、松下電子工業（株）製の２４
ビットＤＳＰ（ＭＮ１９２０）は、９７種類の命令をサ
ポートしているのに対し、松下電子工業（株）製の１６
ビットマイコンＭＮ１０２００は、命令数が３６種類で
あり、また各命令の処理内容も、ＤＳＰで行っている処
理よりも比較的単純である。したがって、マイコンで行
っているプログラムをＤＳＰの命令体系のソフトウェア
に記述し直すことが可能である。そこで、マイコンで行
っている処理を、ＤＳＰで実行するようにすれば、マイ
コンを使用する必要がなくなるので、移動無線機で使用
する部品点数を削減することができる。
【０００４】
【発明が解決しようとする課題】しかしながら従来のＤ
ＳＰは、複数の処理を並列して同時に行えるように、水
平型の長語長の命令構成を採用している。それに比較し
て縮小命令セット・アーキテクチャのマイコンの命令
は、短いビット数の命令形式を用いている。例えば、前
述のＤＳＰ（ＭＮ１９２０）の命令語長は、４０ビット
であるのに対し、マイコンＭＮ１０２００の基本命令の
語長は、わずか８ビットである。
ＳＰは、複数の処理を並列して同時に行えるように、水
平型の長語長の命令構成を採用している。それに比較し
て縮小命令セット・アーキテクチャのマイコンの命令
は、短いビット数の命令形式を用いている。例えば、前
述のＤＳＰ（ＭＮ１９２０）の命令語長は、４０ビット
であるのに対し、マイコンＭＮ１０２００の基本命令の
語長は、わずか８ビットである。
【０００５】したがって、もしマイコンの８ビットの命
令体系で記述したプログラムを、ＤＳＰの４０ビット幅
の命令体系で記述し直したならば、命令メモリの記憶容
量が５倍に増加してしまうという問題点を有していた。
令体系で記述したプログラムを、ＤＳＰの４０ビット幅
の命令体系で記述し直したならば、命令メモリの記憶容
量が５倍に増加してしまうという問題点を有していた。
【０００６】本発明は前記問題点に鑑み、異なる命令体
系で記述されたプログラムを、メモリ容量を増やすこと
なく同一のプロセッサで実行することのできる優れたプ
ロセッサ制御装置を提供することを目的とする。
系で記述されたプログラムを、メモリ容量を増やすこと
なく同一のプロセッサで実行することのできる優れたプ
ロセッサ制御装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】前記問題点を解決するた
めに請求項１に係る発明のプロセッサ制御装置は、第１
の命令体系からなる命令データを記憶する第１の命令記
憶手段と、第２の命令体系からなる命令データを記憶す
る第２の命令記憶手段と、前記第１及び第２の命令記憶
手段から出力される命令データのうちどちらを使用する
かを指定する指定手段と、前記第１及び第２の命令記憶
手段の出力に接続され、前記指定手段に応答して、どち
らか一方の命令記憶手段から出力される命令データを選
択する選択手段と、前記選択手段が選択した命令データ
をデコードするデコード手段とを備えたものである。
めに請求項１に係る発明のプロセッサ制御装置は、第１
の命令体系からなる命令データを記憶する第１の命令記
憶手段と、第２の命令体系からなる命令データを記憶す
る第２の命令記憶手段と、前記第１及び第２の命令記憶
手段から出力される命令データのうちどちらを使用する
かを指定する指定手段と、前記第１及び第２の命令記憶
手段の出力に接続され、前記指定手段に応答して、どち
らか一方の命令記憶手段から出力される命令データを選
択する選択手段と、前記選択手段が選択した命令データ
をデコードするデコード手段とを備えたものである。
【０００８】また請求項２に係る発明のプロセッサ制御
装置は、割り込み要求発生源が発生する割り込み要求に
応答して、前記第１及び第２の命令記憶手段から出力さ
れる命令データのうちどちらを使用するかを指定する割
り込み制御部を備えたものである。
装置は、割り込み要求発生源が発生する割り込み要求に
応答して、前記第１及び第２の命令記憶手段から出力さ
れる命令データのうちどちらを使用するかを指定する割
り込み制御部を備えたものである。
【０００９】また請求項３に係る発明のプロセッサ制御
装置は、第１または第２の命令記憶手段に記憶された命
令によって値が書き込まれ、前記第１及び第２の命令記
憶手段から出力される命令データのうちどちらを使用す
るかを指定する一時記憶手段を備えたものである。
装置は、第１または第２の命令記憶手段に記憶された命
令によって値が書き込まれ、前記第１及び第２の命令記
憶手段から出力される命令データのうちどちらを使用す
るかを指定する一時記憶手段を備えたものである。
【００１０】また、上記目的を解決するための請求項４
に係る発明のプロセッサ制御方法は、プロセッサをプロ
グラムで制御する方法であって、複数の異なる命令体系
の命令で記述したプログラムを有し、どの命令体系の命
令を使用するかを指定する手段が、使用するプログラム
とその命令体系を指定し、デコード手段が、指定された
プログラムをその命令体系に基づいてデコードするよう
にしたものである。
に係る発明のプロセッサ制御方法は、プロセッサをプロ
グラムで制御する方法であって、複数の異なる命令体系
の命令で記述したプログラムを有し、どの命令体系の命
令を使用するかを指定する手段が、使用するプログラム
とその命令体系を指定し、デコード手段が、指定された
プログラムをその命令体系に基づいてデコードするよう
にしたものである。
【００１１】
【作用】本発明は前記した構成によって、第１の命令記
憶手段が、第１の命令体系からなる命令データを記憶
し、第２の命令記憶手段が、第２の命令体系からなる命
令データを記憶する。指定手段は、前記第１及び第２の
命令記憶手段から出力される命令データのうちどちらを
使用するかを指定する。選択手段は、前記指定手段に応
答して、どちらか一方の命令記憶手段から出力される命
令データを選択し、デコード手段が、前記選択手段が選
択した命令データをデコードするので、異なる命令体系
で記述されたプログラムを、メモリ容量を増やすことな
く同一のプロセッサで実行することができる。
憶手段が、第１の命令体系からなる命令データを記憶
し、第２の命令記憶手段が、第２の命令体系からなる命
令データを記憶する。指定手段は、前記第１及び第２の
命令記憶手段から出力される命令データのうちどちらを
使用するかを指定する。選択手段は、前記指定手段に応
答して、どちらか一方の命令記憶手段から出力される命
令データを選択し、デコード手段が、前記選択手段が選
択した命令データをデコードするので、異なる命令体系
で記述されたプログラムを、メモリ容量を増やすことな
く同一のプロセッサで実行することができる。
【００１２】
【実施例】以下本発明の一実施例のプロセッサ制御装置
について、図面を参照しながら説明する。
について、図面を参照しながら説明する。
【００１３】図１は本発明の実施例におけるプロセッサ
制御装置の概略ブロック図を示すものである。図１にお
いて、１は本発明のプロセッサ制御装置である。２は、
第１の命令記憶手段としての３２ビット幅の命令メモリ
であり、第１の命令体系として、図２に示すような３２
ビット幅の命令体系で記述されたディジタル信号処理用
のプログラムを記憶している。図２に示すように第１の
命令体系はオペレーションコードＯＰが１０ビット、ソ
ースＡＳａ、ソースＢＳｂがそれぞれ１１ビットのビッ
ト幅の命令体系よりなる。３は、第２の命令記憶手段と
しての８ビット幅の命令メモリであり、第２の命令体系
として、図３に示すような８ビット幅の命令体系で記述
された表示装置制御用のプログラムを記憶している。図
３に示すように、第２の命令体系はオペレーションコー
ドＯＰが４ビット、ソースＡＳａ、ソースＢＳｂがそれ
ぞれ２ビットのビット幅の命令体系よりなる。４は、プ
ログラムカウンタで、後述する切り換え信号５に従っ
て、命令メモリ２のアドレスをカウントして供給し、切
り換え信号５の値が「１」のときには、カウント動作を
行い、切り換え信号５の値が「０」のときは、カウント
動作を停止する。６はプログラムカウンタで、切り換え
信号５に従って、命令メモリ３のアドレスをカウントし
て供給し、プログラムカウンタ４とは逆に、切り換え信
号５の値が「０」のときにカウント動作を行い、切り換
え信号５の値が「１」のときは、カウント動作を停止す
る。７は、選択手段としての８ビットのマルチプレクサ
で、後述する切り換え信号５に従って、切り換え信号５
の値が「１」のときは、命令メモリ２の出力の下位８ビ
ットを選択して出力し、切り換え信号５の値が「０」の
ときは、命令メモリ３の出力８ビットを選択して出力す
る。８は、デコード手段としての命令デコーダで、切り
換え信号５の値が「１」のときは、命令メモリ２の出力
の上位２４ビットと、マルチプレクサ７の出力８ビット
の合計３２ビットのデータに対して、図２に示した３２
ビット幅の命令体系に従ってデコードして制御信号９を
出力する。切り換え信号５の値が「０」のときは、マル
チプレクサ７から出力される命令メモリ３の８ビットの
命令データに対して、図３に示した８ビット幅の命令体
系に従ってデコードして制御信号９を出力する。１０
は、指定手段としての割り込み制御部である。キーパッ
ドに接続された外部入力端子（図示せず）等からの割り
込み要求信号１１に従って、切り換え信号５を出力す
る。１２は、命令デコーダ８が出力する制御信号９に従
って動作する演算処理部である。１３は制御信号９に従
って動作し、表示装置制御信号１４を出力する入出力部
である。
制御装置の概略ブロック図を示すものである。図１にお
いて、１は本発明のプロセッサ制御装置である。２は、
第１の命令記憶手段としての３２ビット幅の命令メモリ
であり、第１の命令体系として、図２に示すような３２
ビット幅の命令体系で記述されたディジタル信号処理用
のプログラムを記憶している。図２に示すように第１の
命令体系はオペレーションコードＯＰが１０ビット、ソ
ースＡＳａ、ソースＢＳｂがそれぞれ１１ビットのビッ
ト幅の命令体系よりなる。３は、第２の命令記憶手段と
しての８ビット幅の命令メモリであり、第２の命令体系
として、図３に示すような８ビット幅の命令体系で記述
された表示装置制御用のプログラムを記憶している。図
３に示すように、第２の命令体系はオペレーションコー
ドＯＰが４ビット、ソースＡＳａ、ソースＢＳｂがそれ
ぞれ２ビットのビット幅の命令体系よりなる。４は、プ
ログラムカウンタで、後述する切り換え信号５に従っ
て、命令メモリ２のアドレスをカウントして供給し、切
り換え信号５の値が「１」のときには、カウント動作を
行い、切り換え信号５の値が「０」のときは、カウント
動作を停止する。６はプログラムカウンタで、切り換え
信号５に従って、命令メモリ３のアドレスをカウントし
て供給し、プログラムカウンタ４とは逆に、切り換え信
号５の値が「０」のときにカウント動作を行い、切り換
え信号５の値が「１」のときは、カウント動作を停止す
る。７は、選択手段としての８ビットのマルチプレクサ
で、後述する切り換え信号５に従って、切り換え信号５
の値が「１」のときは、命令メモリ２の出力の下位８ビ
ットを選択して出力し、切り換え信号５の値が「０」の
ときは、命令メモリ３の出力８ビットを選択して出力す
る。８は、デコード手段としての命令デコーダで、切り
換え信号５の値が「１」のときは、命令メモリ２の出力
の上位２４ビットと、マルチプレクサ７の出力８ビット
の合計３２ビットのデータに対して、図２に示した３２
ビット幅の命令体系に従ってデコードして制御信号９を
出力する。切り換え信号５の値が「０」のときは、マル
チプレクサ７から出力される命令メモリ３の８ビットの
命令データに対して、図３に示した８ビット幅の命令体
系に従ってデコードして制御信号９を出力する。１０
は、指定手段としての割り込み制御部である。キーパッ
ドに接続された外部入力端子（図示せず）等からの割り
込み要求信号１１に従って、切り換え信号５を出力す
る。１２は、命令デコーダ８が出力する制御信号９に従
って動作する演算処理部である。１３は制御信号９に従
って動作し、表示装置制御信号１４を出力する入出力部
である。
【００１４】以上のように構成されたプロセッサ制御装
置を用いて、音声符号化等のディジタル信号処理を行っ
ている最中に、キーパッドからの割り込み要求信号に従
って、液晶ディスプレイ等を制御する表示装置制御信号
１４を出力する場合の動作を説明する。
置を用いて、音声符号化等のディジタル信号処理を行っ
ている最中に、キーパッドからの割り込み要求信号に従
って、液晶ディスプレイ等を制御する表示装置制御信号
１４を出力する場合の動作を説明する。
【００１５】（１）ディジタル信号処理プログラム実行
時の動作 まず、プログラムカウンタ４は、命令メモリ２のアドレ
スをカウントして、ディジタル信号処理用プログラムが
格納されているアドレスを順に出力する。命令メモリ２
は、プログラムカウンタ４が、順に出力するアドレスに
従って、ディジタル信号処理用プログラムの命令データ
を出力する。この時割り込み制御部１０は、切り換え信
号５として値「１」を出力している。マルチプレクサ７
は、命令メモリ２の出力の下位８ビットを選択して出力
する。命令デコーダ８は、命令メモリ２の出力の上位２
４ビットと、マルチプレクサ７の出力８ビットの合計３
２ビットのデータに対して、図２に示した３２ビット幅
の命令体系に従ってデコードして制御信号９を出力す
る。例えば、ビット３１〜２２が加算命令のオペレーシ
ョンコードで、ビット２１〜１１が演算処理部１２内の
レジスタＡ（図示せず）を選択するコードであり、ビッ
ト１０〜０が演算処理部１２内のレジスタＢ（図示せ
ず）を選択するコードであった場合は、演算処理部１２
に、レジスタＡとレジスタＢを読みだして加算しその結
果をレジスタＡに書き込むように指示する制御信号９を
出力する。演算処理部１２は、プログラムされた一連の
命令により命令デコーダ８から順に出力される制御信号
９に従って、ディジタル信号処理の演算処理を行う。
時の動作 まず、プログラムカウンタ４は、命令メモリ２のアドレ
スをカウントして、ディジタル信号処理用プログラムが
格納されているアドレスを順に出力する。命令メモリ２
は、プログラムカウンタ４が、順に出力するアドレスに
従って、ディジタル信号処理用プログラムの命令データ
を出力する。この時割り込み制御部１０は、切り換え信
号５として値「１」を出力している。マルチプレクサ７
は、命令メモリ２の出力の下位８ビットを選択して出力
する。命令デコーダ８は、命令メモリ２の出力の上位２
４ビットと、マルチプレクサ７の出力８ビットの合計３
２ビットのデータに対して、図２に示した３２ビット幅
の命令体系に従ってデコードして制御信号９を出力す
る。例えば、ビット３１〜２２が加算命令のオペレーシ
ョンコードで、ビット２１〜１１が演算処理部１２内の
レジスタＡ（図示せず）を選択するコードであり、ビッ
ト１０〜０が演算処理部１２内のレジスタＢ（図示せ
ず）を選択するコードであった場合は、演算処理部１２
に、レジスタＡとレジスタＢを読みだして加算しその結
果をレジスタＡに書き込むように指示する制御信号９を
出力する。演算処理部１２は、プログラムされた一連の
命令により命令デコーダ８から順に出力される制御信号
９に従って、ディジタル信号処理の演算処理を行う。
【００１６】（２）割り込み要求信号処理時の動作 キーパッドに接続された外部入力端子（図示せず）等か
ら、表示装置への表示を求める割り込み要求信号１１が
入力される。割り込み制御部１０は、割り込み処理が可
能な状態ならば、切り換え信号５として値「０」を出力
する。プログラムカウンタ４はカウント動作を停止し
て、その時のアドレスを保持する。またプログラムカウ
ンタ６に、表示装置制御用のプログラムの開始アドレス
を出力して書き込む。次に、プログラムカウンタ６は、
切り換え信号５により、アドレスのカウント動作を開始
して、命令メモリ３に表示装置制御用のプログラムのア
ドレスを順に供給する。命令メモリ３は、プログラムカ
ウンタ６が、順に出力するアドレスに従って、表示装置
制御用プログラムの命令データを出力する。マルチプレ
クサ７は、命令メモリ３の出力８ビットを選択して出力
する。命令デコーダ８は、マルチプレクサ７の出力８ビ
ットのデータに対して、図３に示した８ビット幅の命令
体系に従ってデコードして制御信号９を出力する。例え
ば、マルチプレクサ７出力のビット４〜０がビット列
“０１０１”で、ビット７〜４が、そのビット列を入出
力部から外部に出力する命令であった場合は、命令デコ
ーダ８はそれを指示するような制御信号９を入出力部１
３に出力する。入出力部１３は制御信号９に従って、表
示装置制御信号１４すなわちビット列“０１０１”を出
力する。
ら、表示装置への表示を求める割り込み要求信号１１が
入力される。割り込み制御部１０は、割り込み処理が可
能な状態ならば、切り換え信号５として値「０」を出力
する。プログラムカウンタ４はカウント動作を停止し
て、その時のアドレスを保持する。またプログラムカウ
ンタ６に、表示装置制御用のプログラムの開始アドレス
を出力して書き込む。次に、プログラムカウンタ６は、
切り換え信号５により、アドレスのカウント動作を開始
して、命令メモリ３に表示装置制御用のプログラムのア
ドレスを順に供給する。命令メモリ３は、プログラムカ
ウンタ６が、順に出力するアドレスに従って、表示装置
制御用プログラムの命令データを出力する。マルチプレ
クサ７は、命令メモリ３の出力８ビットを選択して出力
する。命令デコーダ８は、マルチプレクサ７の出力８ビ
ットのデータに対して、図３に示した８ビット幅の命令
体系に従ってデコードして制御信号９を出力する。例え
ば、マルチプレクサ７出力のビット４〜０がビット列
“０１０１”で、ビット７〜４が、そのビット列を入出
力部から外部に出力する命令であった場合は、命令デコ
ーダ８はそれを指示するような制御信号９を入出力部１
３に出力する。入出力部１３は制御信号９に従って、表
示装置制御信号１４すなわちビット列“０１０１”を出
力する。
【００１７】（３）割り込み処理終了時の動作 前記（２）の割り込み処理が終了し、命令デコーダ８で
リターン命令がデコードされると、制御信号９に従っ
て、割り込み制御部１０は、切り換え信号５として値
「１」を出力する。プログラムカウンタ６は、カウント
動作を停止する。プログラムカウンタ４はカウント動作
を再開して、前述の（１）において停止して保持してい
たディジタル信号処理用プログラム途中のアドレスから
順に出力する。マルチプレクサ７は、命令メモリ２の出
力の下位８ビットを選択して出力する。命令デコーダ８
は、命令メモリ２の出力の上位２４ビットと、マルチプ
レクサ７の出力８ビットの合計３２ビットのデータに対
して、図２に示した３２ビット幅の命令体系に従ってデ
コードして制御信号９を出力する。演算処理部１２は制
御信号９に従って、ディジタル信号処理の演算処理を行
う。
リターン命令がデコードされると、制御信号９に従っ
て、割り込み制御部１０は、切り換え信号５として値
「１」を出力する。プログラムカウンタ６は、カウント
動作を停止する。プログラムカウンタ４はカウント動作
を再開して、前述の（１）において停止して保持してい
たディジタル信号処理用プログラム途中のアドレスから
順に出力する。マルチプレクサ７は、命令メモリ２の出
力の下位８ビットを選択して出力する。命令デコーダ８
は、命令メモリ２の出力の上位２４ビットと、マルチプ
レクサ７の出力８ビットの合計３２ビットのデータに対
して、図２に示した３２ビット幅の命令体系に従ってデ
コードして制御信号９を出力する。演算処理部１２は制
御信号９に従って、ディジタル信号処理の演算処理を行
う。
【００１８】以上の（１）から（３）の動作によりディ
ジタル信号処理を行っている最中に、キーパッドからの
割り込み要求信号に従って、表示装置制御信号１３を出
力する割り込み処理を行うことができる。
ジタル信号処理を行っている最中に、キーパッドからの
割り込み要求信号に従って、表示装置制御信号１３を出
力する割り込み処理を行うことができる。
【００１９】前記のように本実施例によれば、第１の命
令記憶手段としての３２ビット幅の命令メモリ１が、第
１の命令体系として、図２に示すような３２ビット幅の
命令体系で記述されたディジタル信号処理用のプログラ
ムを記憶し、第２の命令記憶手段としての８ビット幅の
命令メモリ２が、第２の命令体系として、図３に示すよ
うな８ビット幅の命令体系で記述された表示装置制御用
のプログラムを記憶し、選択手段としての８ビットのマ
ルチプレクサ７が、指定手段としての割り込み制御部１
０が出力する切り換え信号５に従って、命令メモリ２の
出力の下位８ビットか、または、命令メモリ３の出力８
ビットいずれか一方を選択して出力し、デコード手段と
しての命令デコーダ８が、切り換え信号５に従って、図
２に示した３２ビット幅の命令体系か、または図３に示
した８ビット幅の命令体系のいずれかに基づいて、命令
データをデコードして制御信号９を出力することによ
り、異なる命令体系で記述されたプログラムを、同一の
プロセッサで実行するための制御を実現することができ
る。また、本実施例において、表示装置制御用のプログ
ラムを図３に示すような８ビット幅の命令体系で記述し
て、８ビット幅の命令メモリ３に記憶するので、同じプ
ログラムを図２に示すような３２ビット幅の命令体系で
記述して３２ビット幅の命令メモリに記憶する場合と比
較して、メモリ容量を３分の１に削減できるので、プロ
セッサをＬＳＩで実現する場合に、チップ面積を削減し
て、低コスト化が図れるとともに、表示装置制御用プロ
グラムの命令の読み出しに伴う消費電力を低減すること
ができる。
令記憶手段としての３２ビット幅の命令メモリ１が、第
１の命令体系として、図２に示すような３２ビット幅の
命令体系で記述されたディジタル信号処理用のプログラ
ムを記憶し、第２の命令記憶手段としての８ビット幅の
命令メモリ２が、第２の命令体系として、図３に示すよ
うな８ビット幅の命令体系で記述された表示装置制御用
のプログラムを記憶し、選択手段としての８ビットのマ
ルチプレクサ７が、指定手段としての割り込み制御部１
０が出力する切り換え信号５に従って、命令メモリ２の
出力の下位８ビットか、または、命令メモリ３の出力８
ビットいずれか一方を選択して出力し、デコード手段と
しての命令デコーダ８が、切り換え信号５に従って、図
２に示した３２ビット幅の命令体系か、または図３に示
した８ビット幅の命令体系のいずれかに基づいて、命令
データをデコードして制御信号９を出力することによ
り、異なる命令体系で記述されたプログラムを、同一の
プロセッサで実行するための制御を実現することができ
る。また、本実施例において、表示装置制御用のプログ
ラムを図３に示すような８ビット幅の命令体系で記述し
て、８ビット幅の命令メモリ３に記憶するので、同じプ
ログラムを図２に示すような３２ビット幅の命令体系で
記述して３２ビット幅の命令メモリに記憶する場合と比
較して、メモリ容量を３分の１に削減できるので、プロ
セッサをＬＳＩで実現する場合に、チップ面積を削減し
て、低コスト化が図れるとともに、表示装置制御用プロ
グラムの命令の読み出しに伴う消費電力を低減すること
ができる。
【００２０】図４は、本発明における第２の実施例を示
す概略ブロック図である。図４において１５は、デコー
ド手段の一部としての命令変換部であり、命令メモリ３
から出力される８ビットの命令データを、図２に示すよ
うな３２ビット幅の命令体系の命令データに翻訳して出
力する。例えば、入力のビット７〜４が、加算命令を示
す命令コードであった場合は、出力のビット３１〜２２
に、図２に示す３２ビット幅の命令体系における加算命
令のオペレーションコードを出力する。１６は、選択手
段としての３２ビットのマルチプレクサで、切り換え信
号５の値が「１」のときは、命令メモリ２の出力を選択
して出力し、切り換え信号５の値が「０」のときは、命
令変換部１５の出力を選択して命令デコーダ８に出力す
る。命令デコーダ８は、切り換え信号５の値にかかわら
ず、図２に示した３２ビット幅の命令体系に基づいて、
命令データをデコードして制御信号９を出力する。その
他の構成要素の動作は第１の実施例と同様である。以上
のように構成したプロセッサ制御装置においても、第１
の実施例と同様の効果が得られるとともに、命令デコー
ダ８の設計が、比較的容易になる。
す概略ブロック図である。図４において１５は、デコー
ド手段の一部としての命令変換部であり、命令メモリ３
から出力される８ビットの命令データを、図２に示すよ
うな３２ビット幅の命令体系の命令データに翻訳して出
力する。例えば、入力のビット７〜４が、加算命令を示
す命令コードであった場合は、出力のビット３１〜２２
に、図２に示す３２ビット幅の命令体系における加算命
令のオペレーションコードを出力する。１６は、選択手
段としての３２ビットのマルチプレクサで、切り換え信
号５の値が「１」のときは、命令メモリ２の出力を選択
して出力し、切り換え信号５の値が「０」のときは、命
令変換部１５の出力を選択して命令デコーダ８に出力す
る。命令デコーダ８は、切り換え信号５の値にかかわら
ず、図２に示した３２ビット幅の命令体系に基づいて、
命令データをデコードして制御信号９を出力する。その
他の構成要素の動作は第１の実施例と同様である。以上
のように構成したプロセッサ制御装置においても、第１
の実施例と同様の効果が得られるとともに、命令デコー
ダ８の設計が、比較的容易になる。
【００２１】なお、前記２つの実施例においては説明を
わかりやすくするため、選択手段としてのマルチプレク
サとデコード手段としての命令デコーダを分離して構成
しているが、命令デコーダ８を、命令メモリ２出力と命
令メモリ３出力とを選択するための論理を含んで論理設
計するようにすれば、図５に示すように、マルチプレク
サを省いて構成しても同様の効果が得られる。また、前
記実施例では、割り込み要求信号１１は、外部入力端子
からの割り込み要求信号としているが、他にシリアルポ
ートやパラレルポートなどの入出力部からの割り込み
や、タイマ割り込み、ソフトウェア割り込みなどによる
割り込み要求信号であってもよい。また、前記実施例で
は、命令メモリの指定手段として、割り込み制御部１０
を用いて構成しているが、図５に示すように、プログラ
ムで値を設定できる一時記憶手段としてのレジスタ等を
用いて構成して、割り込み要求信号の代わりに、どちら
の命令メモリを用いるかをプログラムでレジスタ１７に
書き込むことにより、切り換え信号５を出力するように
してもよい。さらに、前記実施例においては、プログラ
ムカウンタ４とプログラムカウンタ６を別に構成してい
るが、図５に示すように、割り込み制御部１０の中にス
タックメモリ等（図示せず）を設置して、使用する命令
メモリを切り換えるときにアドレスポインタ３の内容
を、スタックメモリに退避または復帰するようにするな
どして、１つのプログラムカウンタ４を命令メモリ２と
命令メモリ３で共通に使用するようにしてもよい。
わかりやすくするため、選択手段としてのマルチプレク
サとデコード手段としての命令デコーダを分離して構成
しているが、命令デコーダ８を、命令メモリ２出力と命
令メモリ３出力とを選択するための論理を含んで論理設
計するようにすれば、図５に示すように、マルチプレク
サを省いて構成しても同様の効果が得られる。また、前
記実施例では、割り込み要求信号１１は、外部入力端子
からの割り込み要求信号としているが、他にシリアルポ
ートやパラレルポートなどの入出力部からの割り込み
や、タイマ割り込み、ソフトウェア割り込みなどによる
割り込み要求信号であってもよい。また、前記実施例で
は、命令メモリの指定手段として、割り込み制御部１０
を用いて構成しているが、図５に示すように、プログラ
ムで値を設定できる一時記憶手段としてのレジスタ等を
用いて構成して、割り込み要求信号の代わりに、どちら
の命令メモリを用いるかをプログラムでレジスタ１７に
書き込むことにより、切り換え信号５を出力するように
してもよい。さらに、前記実施例においては、プログラ
ムカウンタ４とプログラムカウンタ６を別に構成してい
るが、図５に示すように、割り込み制御部１０の中にス
タックメモリ等（図示せず）を設置して、使用する命令
メモリを切り換えるときにアドレスポインタ３の内容
を、スタックメモリに退避または復帰するようにするな
どして、１つのプログラムカウンタ４を命令メモリ２と
命令メモリ３で共通に使用するようにしてもよい。
【００２２】
【発明の効果】以上のように本発明は、異なる命令体系
で記述されたプログラムを、同一のプロセッサで実行す
るための制御を実現することができる。また、メモリ容
量を増やすことなく実現できるので、プロセッサをＬＳ
Ｉで実現する場合に、チップ面積を削減して、低コスト
化が図れるとともに、命令の読み出しに伴う消費電力を
低減することができる。
で記述されたプログラムを、同一のプロセッサで実行す
るための制御を実現することができる。また、メモリ容
量を増やすことなく実現できるので、プロセッサをＬＳ
Ｉで実現する場合に、チップ面積を削減して、低コスト
化が図れるとともに、命令の読み出しに伴う消費電力を
低減することができる。
【図１】本発明の第１の実施例におけるプロセッサ制御
装置の概略ブロック図
装置の概略ブロック図
【図２】本発明の実施例で使用する命令体系の例を示す
図
図
【図３】本発明の実施例で使用する命令体系の例を示す
図
図
【図４】本発明の第２の実施例におけるプロセッサ制御
装置の概略ブロック図
装置の概略ブロック図
【図５】本発明の第３の実施例におけるプロセッサ制御
装置の概略ブロック図
装置の概略ブロック図
１ プロセッサ制御装置 ２ 命令メモリ ３ 命令メモリ ４ プログラムカウンタ ５ 切り換え信号 ６ プログラムカウンタ ７ マルチプレクサ ８ 命令デコーダ ９ 制御信号 １０ 割り込み制御部 １１ 割り込み要求信号 １２ 演算処理部 １３ 入出力部 １４ 表示装置制御信号 １５ 命令変換部 １６ マルチプレクサ １７ レジスタ
Claims (4)
- 【請求項１】第１の命令体系からなる命令データを記憶
する第１の命令記憶手段と、第２の命令体系からなる命
令データを記憶する第２の命令記憶手段と、前記第１及
び第２の命令記憶手段から出力される命令データのうち
どちらを使用するかを指定する指定手段と、前記第１及
び第２の命令記憶手段の出力に接続され、前記指定手段
に応答して、どちらか一方の命令記憶手段から出力され
る命令データを選択する選択手段と、前記選択手段が選
択した命令データをデコードするデコード手段とを備え
たプロセッサ制御装置。 - 【請求項２】指定手段として、割り込み要求発生源が発
生する割り込み要求に応答して、第１及び第２の命令記
憶手段から出力される命令データのうちどちらを使用す
るかを指定する割り込み制御部を備えた請求項１記載の
プロセッサ制御装置。 - 【請求項３】指定手段として、第１または第２の命令記
憶手段に記憶された命令によって値が書き込まれ、第１
及び第２の命令記憶手段から出力される命令データのう
ちどちらを使用するかを指定する一時記憶手段を備えた
請求項１記載のプロセッサ制御装置。 - 【請求項４】プロセッサをプログラムで制御する方法で
あって、複数の異なる命令体系の命令で記述したプログ
ラムを有し、どの命令体系の命令を使用するかを指定す
る手段が、使用するプログラムとその命令体系を指定
し、デコード手段が、指定されたプログラムをその命令
体系に基づいてデコードすることを特徴とするプロセッ
サ制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6098283A JPH07306782A (ja) | 1994-05-12 | 1994-05-12 | プロセッサ制御装置及びプロセッサ制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6098283A JPH07306782A (ja) | 1994-05-12 | 1994-05-12 | プロセッサ制御装置及びプロセッサ制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07306782A true JPH07306782A (ja) | 1995-11-21 |
Family
ID=14215610
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6098283A Pending JPH07306782A (ja) | 1994-05-12 | 1994-05-12 | プロセッサ制御装置及びプロセッサ制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07306782A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003014918A1 (en) * | 2001-08-02 | 2003-02-20 | Matsushita Electric Industrial Co., Ltd. | Information processing apparatus and information processing method |
-
1994
- 1994-05-12 JP JP6098283A patent/JPH07306782A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003014918A1 (en) * | 2001-08-02 | 2003-02-20 | Matsushita Electric Industrial Co., Ltd. | Information processing apparatus and information processing method |
| US7058792B2 (en) | 2001-08-02 | 2006-06-06 | Matsushita Electric Industrial Co., Ltd. | Information processing apparatus and information processing method |
| US7287149B2 (en) | 2001-08-02 | 2007-10-23 | Matsushita Electric Industrial Co., Ltd. | Inserting decoder reconfiguration instruction for routine with limited number of instruction types recoded for reduced bit changes |
| CN100543668C (zh) | 2001-08-02 | 2009-09-23 | 松下电器产业株式会社 | 信息处理装置及信息处理方法 |
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