JPH07306805A - 画像メモリ装置 - Google Patents
画像メモリ装置Info
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- JPH07306805A JPH07306805A JP6096769A JP9676994A JPH07306805A JP H07306805 A JPH07306805 A JP H07306805A JP 6096769 A JP6096769 A JP 6096769A JP 9676994 A JP9676994 A JP 9676994A JP H07306805 A JPH07306805 A JP H07306805A
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Abstract
(57)【要約】
【目的】 同一の画像メモリ装置において、描画速度と
階調度とのトレードオフを柔軟に設定できるようにす
る。 【構成】 メモリセルアレイ２１１〜２１４は画像処理
装置１００からの画像データを記憶する。シフトレジス
タ２４１〜２４４はシフトクロック線２７１からのシフ
トクロックに従って変換装置３００にデータを出力す
る。セレクタ２３０は切換信号線２６１からの切換信号
に従ってメモリセルアレイ２１１〜２１４とシフトレジ
スタ２４１〜２４４との間の接続を切り換える。このセ
レクタ２３０は、第１のモードでは各メモリセルアレイ
のデータが１つのシフトレジスタに出力されるように接
続され、第２のモードでは各メモリセルアレイにまたが
るように記憶された一連のデータが１つのシフトレジス
タに出力されるように接続される。
階調度とのトレードオフを柔軟に設定できるようにす
る。 【構成】 メモリセルアレイ２１１〜２１４は画像処理
装置１００からの画像データを記憶する。シフトレジス
タ２４１〜２４４はシフトクロック線２７１からのシフ
トクロックに従って変換装置３００にデータを出力す
る。セレクタ２３０は切換信号線２６１からの切換信号
に従ってメモリセルアレイ２１１〜２１４とシフトレジ
スタ２４１〜２４４との間の接続を切り換える。このセ
レクタ２３０は、第１のモードでは各メモリセルアレイ
のデータが１つのシフトレジスタに出力されるように接
続され、第２のモードでは各メモリセルアレイにまたが
るように記憶された一連のデータが１つのシフトレジス
タに出力されるように接続される。
Description
【０００１】
【産業上の利用分野】本発明は画像表示のための画像メ
モリ装置に関する。
モリ装置に関する。
【０００２】
【従来の技術】画像処理装置から画像表示装置に対して
画像データを転送する際には、画像処理装置と画像表示
装置とのバッファの役割を果たす画像メモリ装置とし
て、デュアルポートメモリが一般に使用される。たとえ
ば、特開昭６０−７２０２０号公報には、画像処理装置
とやりとりを行うランダムなポートと画像表示装置と接
続されるシリアルなポートとの２系統のポートを有する
デュアルポートメモリが記載されている。
画像データを転送する際には、画像処理装置と画像表示
装置とのバッファの役割を果たす画像メモリ装置とし
て、デュアルポートメモリが一般に使用される。たとえ
ば、特開昭６０−７２０２０号公報には、画像処理装置
とやりとりを行うランダムなポートと画像表示装置と接
続されるシリアルなポートとの２系統のポートを有する
デュアルポートメモリが記載されている。
【０００３】通常、画像メモリ装置は、複数のメモリセ
ルアレイを備えて画像処理装置側からランダムポートを
介して各メモリセルアレイに同時に画像データを書き込
むように構成されている。一方、シリアルポート側は、
接続される画像表示装置のハードウェアの仕様に適合す
るように設計されており、たとえば、Ｎ個のシリアルポ
ートから同時に出力されるＮビット分のデータを１ピク
セル（画素）分のデータとして扱う。
ルアレイを備えて画像処理装置側からランダムポートを
介して各メモリセルアレイに同時に画像データを書き込
むように構成されている。一方、シリアルポート側は、
接続される画像表示装置のハードウェアの仕様に適合す
るように設計されており、たとえば、Ｎ個のシリアルポ
ートから同時に出力されるＮビット分のデータを１ピク
セル（画素）分のデータとして扱う。
【０００４】
【発明が解決しようとする課題】画像メモリ装置は画像
処理装置側から画像メモリのランダムポートへのバス巾
は通常固定されており、画像処理装置側からの書込みに
要する時間が問題となる。このため、書込み性能を重視
するシステムでは、この書込みが高速に行われるように
画像メモリ装置への書込み順序を換えることが考えられ
る。
処理装置側から画像メモリのランダムポートへのバス巾
は通常固定されており、画像処理装置側からの書込みに
要する時間が問題となる。このため、書込み性能を重視
するシステムでは、この書込みが高速に行われるように
画像メモリ装置への書込み順序を換えることが考えられ
る。
【０００５】たとえば、４個のメモリセルアレイを有す
る画像メモリ装置を用いたシステムにおいては、１ピク
セル当たり４ビットの画素データを有する画像データを
表示するためには、１ピクセル分のデータを４個のメモ
リセルアレイに１ビット分ずつ記憶させるようにすれ
ば、１ピクセル分のデータを同時に書き込むことができ
る。一方、４個のメモリセルアレイを有する画像メモリ
装置を用いたシステムにおいては、１ピクセル当たり１
ビットの画素データを有する画像データを表示するため
には、４ピクセル分のデータを４個のメモリセルアレイ
に１ビット分ずつ記憶させるようにすれば、４ピクセル
分のデータを同時に書き込むことができて効率が良い。
る画像メモリ装置を用いたシステムにおいては、１ピク
セル当たり４ビットの画素データを有する画像データを
表示するためには、１ピクセル分のデータを４個のメモ
リセルアレイに１ビット分ずつ記憶させるようにすれ
ば、１ピクセル分のデータを同時に書き込むことができ
る。一方、４個のメモリセルアレイを有する画像メモリ
装置を用いたシステムにおいては、１ピクセル当たり１
ビットの画素データを有する画像データを表示するため
には、４ピクセル分のデータを４個のメモリセルアレイ
に１ビット分ずつ記憶させるようにすれば、４ピクセル
分のデータを同時に書き込むことができて効率が良い。
【０００６】しかし、従来の画像メモリ記憶装置では、
メモリセルアレイとシリアルポートとの関係が設計時に
固定されてしまうため、描画速度を犠牲にしても階調度
の高い画像表示を行うか、描画速度重視で階調度の低い
画像表示を行うかを自由に選択することができないとい
う問題があった。
メモリセルアレイとシリアルポートとの関係が設計時に
固定されてしまうため、描画速度を犠牲にしても階調度
の高い画像表示を行うか、描画速度重視で階調度の低い
画像表示を行うかを自由に選択することができないとい
う問題があった。
【０００７】本発明の目的は、同一の画像メモリ装置に
おいて、描画速度と階調度とのトレードオフを柔軟に設
定できるようにすることにある。
おいて、描画速度と階調度とのトレードオフを柔軟に設
定できるようにすることにある。
【０００８】また、本発明の他の目的は、同一の画像メ
モリ装置を多種の画像表示装置に使用できるようにする
ことにある。
モリ装置を多種の画像表示装置に使用できるようにする
ことにある。
【０００９】
【課題を解決するための手段】上記課題を解決するため
に本発明の画像メモリ装置は、複数のメモリセルアレイ
と、複数のシフトレジスタと、前記複数のメモリセルア
レイと前記複数のシフトレジスタとを接続するセレクタ
とを含み、前記セレクタは、前記複数のメモリセルアレ
イの１つと前記複数のシフトレジスタの１つとが１対１
に対応するように接続する第１のモードと、前記複数の
メモリセルアレイの出力を前記複数のシフトレジスタの
各入力端子に接続する。
に本発明の画像メモリ装置は、複数のメモリセルアレイ
と、複数のシフトレジスタと、前記複数のメモリセルア
レイと前記複数のシフトレジスタとを接続するセレクタ
とを含み、前記セレクタは、前記複数のメモリセルアレ
イの１つと前記複数のシフトレジスタの１つとが１対１
に対応するように接続する第１のモードと、前記複数の
メモリセルアレイの出力を前記複数のシフトレジスタの
各入力端子に接続する。
【００１０】また、本発明の画像メモリ装置は、指定さ
れたアドレスに指定された１語のデータを書き込み、指
定された行アドレスから１行分のデータが読み出される
複数のメモリセルアレイと、シリアルクロックに同期し
てそれぞれ１ビットずつデータを出力する複数のシフト
レジスタと、前記複数のメモリセルアレイと前記複数の
シフトレジスタとの間にあり、切換信号が第１のモード
を示していれば前記複数のメモリセルアレイの出力の内
同一のメモリセルアレイに属する出力が前記複数のシフ
トレジスタの入力の内同一のシフトレジスタに属する入
力に接続し、前記切換信号が第２のモードを示していれ
ば前記複数のメモリセルアレイの出力の内同一のメモリ
セルアレイに属する出力が前記複数のシフトレジスタの
入力の内異なるシフトレジスタに属する入力に順番に接
続するセレクタとを含む。
れたアドレスに指定された１語のデータを書き込み、指
定された行アドレスから１行分のデータが読み出される
複数のメモリセルアレイと、シリアルクロックに同期し
てそれぞれ１ビットずつデータを出力する複数のシフト
レジスタと、前記複数のメモリセルアレイと前記複数の
シフトレジスタとの間にあり、切換信号が第１のモード
を示していれば前記複数のメモリセルアレイの出力の内
同一のメモリセルアレイに属する出力が前記複数のシフ
トレジスタの入力の内同一のシフトレジスタに属する入
力に接続し、前記切換信号が第２のモードを示していれ
ば前記複数のメモリセルアレイの出力の内同一のメモリ
セルアレイに属する出力が前記複数のシフトレジスタの
入力の内異なるシフトレジスタに属する入力に順番に接
続するセレクタとを含む。
【００１１】また、本発明の画像メモリ装置は、デュア
ルポートメモリであって、画像データを記憶するＮ（Ｎ
は２以上の整数）個のメモリセルアレイと、ランダムポ
ートおよびシリアルポートに対するアドレスのうち行ア
ドレスの部分をデコードするロウデコーダと、上記アド
レスのうち列アドレスの部分をデコードするカラムデコ
ーダと、シフトクロックに従ってデータを出力するＮ個
のシフトレジスタと、切換信号に従って前記Ｎ個のメモ
リセルアレイと前記Ｎ個のシフトレジスタとの間の接続
を切り換えるセレクタとを含む。
ルポートメモリであって、画像データを記憶するＮ（Ｎ
は２以上の整数）個のメモリセルアレイと、ランダムポ
ートおよびシリアルポートに対するアドレスのうち行ア
ドレスの部分をデコードするロウデコーダと、上記アド
レスのうち列アドレスの部分をデコードするカラムデコ
ーダと、シフトクロックに従ってデータを出力するＮ個
のシフトレジスタと、切換信号に従って前記Ｎ個のメモ
リセルアレイと前記Ｎ個のシフトレジスタとの間の接続
を切り換えるセレクタとを含む。
【００１２】また、上記画像メモリ装置使用した画像表
示システムは、デジタル画像データを生成する画像処理
装置と、この画像処理装置により生成されたデジタル画
像データを蓄える上記画像メモリ装置と、この画像メモ
リ装置からのデジタル画像データをアナログ画像データ
に変換する変換装置と、この変換装置によるアナログ画
像データをラスタスキャン型ディスプレイ上に表示する
画像表示装置とを含む。
示システムは、デジタル画像データを生成する画像処理
装置と、この画像処理装置により生成されたデジタル画
像データを蓄える上記画像メモリ装置と、この画像メモ
リ装置からのデジタル画像データをアナログ画像データ
に変換する変換装置と、この変換装置によるアナログ画
像データをラスタスキャン型ディスプレイ上に表示する
画像表示装置とを含む。
【００１３】
【実施例】次に本願発明の画像メモリ装置の一実施例に
ついて図面を参照して詳細に説明する。
ついて図面を参照して詳細に説明する。
【００１４】図１を参照すると、本発明の画像メモリ装
置の対象となる画像表示システムは、画像データを生成
する画像処理装置１００と、この画像処理装置１００に
より生成された画像データを蓄える画像メモリ装置２０
０と、この画像メモリ装置２００からのデジタル画像デ
ータをアナログ画像データに変換する変換装置３００
と、この変換装置３００により変換されたアナログ画像
データをラスタスキャン型ディスプレイ上に表示する画
像表示装置４００とを有している。
置の対象となる画像表示システムは、画像データを生成
する画像処理装置１００と、この画像処理装置１００に
より生成された画像データを蓄える画像メモリ装置２０
０と、この画像メモリ装置２００からのデジタル画像デ
ータをアナログ画像データに変換する変換装置３００
と、この変換装置３００により変換されたアナログ画像
データをラスタスキャン型ディスプレイ上に表示する画
像表示装置４００とを有している。
【００１５】画像処理装置１００は、他の入出力装置か
らのデータ等に基づいて画像データを生成するものであ
り、一般にプロセッサが使用される。
らのデータ等に基づいて画像データを生成するものであ
り、一般にプロセッサが使用される。
【００１６】画像メモリ装置２００は、本発明の対象と
なる装置であり、画像処理装置１００と画像表示装置４
００との間の緩衝装置としての機能を有する。すなわ
ち、画像処理装置１００からの画像データは常に一定間
隔で生成されるものではないのに対して、画像表示装置
では常に一定周期でディスプレイを走査するからであ
る。
なる装置であり、画像処理装置１００と画像表示装置４
００との間の緩衝装置としての機能を有する。すなわ
ち、画像処理装置１００からの画像データは常に一定間
隔で生成されるものではないのに対して、画像表示装置
では常に一定周期でディスプレイを走査するからであ
る。
【００１７】変換装置３００は、デジタル信号をアナロ
グ信号に変換するものであり、画像メモリ装置２００か
ら出力されたデジタル値を画像表示装置４００に表示す
るためにアナログ値に変換する。
グ信号に変換するものであり、画像メモリ装置２００か
ら出力されたデジタル値を画像表示装置４００に表示す
るためにアナログ値に変換する。
【００１８】画像表示装置４００は、ラスタスキャン型
のディスプレイであり、変換装置３００からの画像デー
タに基づき電子ビームを一定周期で走査することで、画
像を表示する。
のディスプレイであり、変換装置３００からの画像デー
タに基づき電子ビームを一定周期で走査することで、画
像を表示する。
【００１９】図２を参照すると、本発明の一実施例であ
る画像メモリ装置２００は、画像データを記憶する４個
のメモリセルアレイ２１１〜２１４と、ランダムポート
およびシリアルポートに対するアドレスを受けるアドレ
スバッファ２２１と、アドレスバッファ２２１のうち行
アドレスの部分をデコードするロウデコーダ２２２と、
アドレスバッファ２２１のうち列アドレスの部分をデコ
ードするカラムデコーダ２２３と、切換信号線２６１か
らの切換信号に従ってメモリセルアレイ２１１〜２１４
とシフトレジスタ２４１〜２４４との間の接続を切り換
えるセレクタ２３０と、シフトクロック線２７１からの
シフトクロックに従って変換装置３００にデータを出力
するシフトレジスタ２４１〜２４４とを含んで構成され
るデュアルポートメモリである。
る画像メモリ装置２００は、画像データを記憶する４個
のメモリセルアレイ２１１〜２１４と、ランダムポート
およびシリアルポートに対するアドレスを受けるアドレ
スバッファ２２１と、アドレスバッファ２２１のうち行
アドレスの部分をデコードするロウデコーダ２２２と、
アドレスバッファ２２１のうち列アドレスの部分をデコ
ードするカラムデコーダ２２３と、切換信号線２６１か
らの切換信号に従ってメモリセルアレイ２１１〜２１４
とシフトレジスタ２４１〜２４４との間の接続を切り換
えるセレクタ２３０と、シフトクロック線２７１からの
シフトクロックに従って変換装置３００にデータを出力
するシフトレジスタ２４１〜２４４とを含んで構成され
るデュアルポートメモリである。
【００２０】画像処理装置１００はアドレス線２５２お
よびデータ線２５１を用いてメモリセルアレイ２１１〜
２１４に画像データを書き込む。アドレスバッファ２２
１はアドレス線２５２からアドレスを受ける。ロウデコ
ーダ２２２はアドレスバッファ２２１の行アドレスの部
分をデコードしてメモリセルアレイの該当する行を特定
する。また、カラムデコーダ２２３はアドレスバッファ
２２１の列アドレスの部分をデコードしてメモリセルア
レイの該当する列を特定する。４ビットのデータ線２５
１のデータは、４個のメモリセルアレイ２１１〜２１４
に１ビットずつ、上記のようにして特定されたアドレス
位置に書き込まれる。
よびデータ線２５１を用いてメモリセルアレイ２１１〜
２１４に画像データを書き込む。アドレスバッファ２２
１はアドレス線２５２からアドレスを受ける。ロウデコ
ーダ２２２はアドレスバッファ２２１の行アドレスの部
分をデコードしてメモリセルアレイの該当する行を特定
する。また、カラムデコーダ２２３はアドレスバッファ
２２１の列アドレスの部分をデコードしてメモリセルア
レイの該当する列を特定する。４ビットのデータ線２５
１のデータは、４個のメモリセルアレイ２１１〜２１４
に１ビットずつ、上記のようにして特定されたアドレス
位置に書き込まれる。
【００２１】一方、画像表示のための画像データの読出
しに際しては、アドレス線２５２に与えられた行アドレ
スに従い、各メモリセルアレイの該当する１行分のデー
タが各メモリセルアレイから読み出される。セレクタ２
３０は切換信号線２６１による切換信号に従い後述のよ
うな接続の切換えを行って、メモリセルアレイ２１１〜
２１４からのデータをシフトレジスタ２４１〜２４４に
与える。シフトレジスタ２４１〜２４４は、セレクタ２
３０から受け取ったデータを保持し、シリアルクロック
線２７１のシリアルクロックに同期して、各シフトレジ
スタから１ビットずつデータが出力される。
しに際しては、アドレス線２５２に与えられた行アドレ
スに従い、各メモリセルアレイの該当する１行分のデー
タが各メモリセルアレイから読み出される。セレクタ２
３０は切換信号線２６１による切換信号に従い後述のよ
うな接続の切換えを行って、メモリセルアレイ２１１〜
２１４からのデータをシフトレジスタ２４１〜２４４に
与える。シフトレジスタ２４１〜２４４は、セレクタ２
３０から受け取ったデータを保持し、シリアルクロック
線２７１のシリアルクロックに同期して、各シフトレジ
スタから１ビットずつデータが出力される。
【００２２】次に、図３を参照して、切換信号線２６１
の切換信号によってメモリセルアレイとシフトレジスタ
との接続関係を切り換える態様について説明する。メモ
リセルアレイは、行アドレスによって特定される１行分
のデータをシリアルポート出力のために読み出す。本実
施例では、各メモリセルアレイの１行分のデータを２５
６ビットとしている。以下、メモリセルアレイ２１１の
出力データの各ビットをＡ０，Ａ１，Ａ２，....，Ａ２
５５と、メモリセルアレイ２１２の出力データの各ビッ
トをＢ０，Ｂ１，Ｂ２，....，Ｂ２５５と、メモリセル
アレイ２１３の出力データの各ビットをＣ０，Ｃ１，Ｃ
２，....，Ｃ２５５と、メモリセルアレイ２１４の出力
データの各ビットをＤ０，Ｄ１，Ｄ２，....，Ｄ２５５
と、それぞれ表す。
の切換信号によってメモリセルアレイとシフトレジスタ
との接続関係を切り換える態様について説明する。メモ
リセルアレイは、行アドレスによって特定される１行分
のデータをシリアルポート出力のために読み出す。本実
施例では、各メモリセルアレイの１行分のデータを２５
６ビットとしている。以下、メモリセルアレイ２１１の
出力データの各ビットをＡ０，Ａ１，Ａ２，....，Ａ２
５５と、メモリセルアレイ２１２の出力データの各ビッ
トをＢ０，Ｂ１，Ｂ２，....，Ｂ２５５と、メモリセル
アレイ２１３の出力データの各ビットをＣ０，Ｃ１，Ｃ
２，....，Ｃ２５５と、メモリセルアレイ２１４の出力
データの各ビットをＤ０，Ｄ１，Ｄ２，....，Ｄ２５５
と、それぞれ表す。
【００２３】図３（ａ）を参照すると、第１のモード、
すなわち切換信号線２６１が”０”を示していた場合、
におけるセレクタ２３０の接続態様は、メモリセルアレ
イ２１１の各ビットがシフトレジスタ２４１へ、メモリ
セルアレイ２１２の各ビットがシフトレジスタ２４２
へ、メモリセルアレイ２１３の各ビットがシフトレジス
タ２４３へ、メモリセルアレイ２１４の各ビットがシフ
トレジスタ２４４へ、それぞれ供給されるようになって
いる。この場合、メモリセルアレイ２１１〜２１４に
は、１ピクセル分の４ビットのデータＡ０，Ｂ０，Ｃ０
およびＤ０を画像処理装置１００から同時に書き込むこ
とができる。そして、シフトレジスタ２４１〜２４４か
ら変換装置３００への出力として、まずＡ０，Ｂ０，Ｃ
０およびＤ０の４ビットのデータがそれぞれ信号線２８
１，２８２，２８３および２８４から同時に出力され、
次のクロックにＡ１，Ｂ１，Ｃ１およびＤ１の４ビット
のデータが、また次のクロックにＡ２，Ｂ２，Ｃ２およ
びＤ２の４ビットのデータが、という要領でそれぞれ信
号線２８１，２８２，２８３および２８４から同時に出
力されていく。
すなわち切換信号線２６１が”０”を示していた場合、
におけるセレクタ２３０の接続態様は、メモリセルアレ
イ２１１の各ビットがシフトレジスタ２４１へ、メモリ
セルアレイ２１２の各ビットがシフトレジスタ２４２
へ、メモリセルアレイ２１３の各ビットがシフトレジス
タ２４３へ、メモリセルアレイ２１４の各ビットがシフ
トレジスタ２４４へ、それぞれ供給されるようになって
いる。この場合、メモリセルアレイ２１１〜２１４に
は、１ピクセル分の４ビットのデータＡ０，Ｂ０，Ｃ０
およびＤ０を画像処理装置１００から同時に書き込むこ
とができる。そして、シフトレジスタ２４１〜２４４か
ら変換装置３００への出力として、まずＡ０，Ｂ０，Ｃ
０およびＤ０の４ビットのデータがそれぞれ信号線２８
１，２８２，２８３および２８４から同時に出力され、
次のクロックにＡ１，Ｂ１，Ｃ１およびＤ１の４ビット
のデータが、また次のクロックにＡ２，Ｂ２，Ｃ２およ
びＤ２の４ビットのデータが、という要領でそれぞれ信
号線２８１，２８２，２８３および２８４から同時に出
力されていく。
【００２４】図３（ｂ）を参照すると、第２のモード、
すなわち切換信号線２６１が”１”を示していた場合、
におけるセレクタ２３０の接続態様は、各メモリセルア
レイのデータがシャッフルされてシフトレジスタ側に供
給されるようになっている。この場合、メモリセルアレ
イ２１１〜２１４には、１ピクセル当たり１ビットの４
ピクセル分のデータＡ０，Ｂ０，Ｃ０およびＤ０のデー
タを画像処理装置１００から同時に書き込むことができ
る。そして、シフトレジスタ２４１〜２４４から変換装
置３００への出力として、まずＡ０，Ａ１，Ａ２および
Ａ３の４ビットのデータがそれぞれ信号線２８１，２８
２，２８３および２８４から同時に出力され、次のクロ
ックにＢ０，Ｂ１，Ｂ２およびＢ３の４ビットのデータ
が、また次のクロックにＣ０，Ｃ１，Ｃ２およびＣ３の
４ビットのデータが、また次のクロックにＤ０，Ｄ１，
Ｄ２およびＤ３の４ビットのデータが、また次のクロッ
クにＡ４，Ａ５，Ａ６およびＡ７の４ビットのデータ
が、という要領でそれぞれ信号線２８１，２８２，２８
３および２８４から同時に出力されていく。但し、この
場合、１ピクセル当たり１ビットの画像データを前提と
しているため、信号線２８１〜２８４の内１つ以外は画
像表示に使用しない。また、上述の信号の並びからもわ
かるように、１つの信号線だけに注目すればデータのア
ドレスは連続していなく、たとえば信号線２８１にはＡ
０，Ｂ０，Ｃ０，Ｄ０，Ａ４，Ｂ４，Ｃ４，Ｄ４，Ａ
８，Ｂ８，Ｃ８およびＤ８のようにデータが出力される
ため、画像処理装置１００からのデータの入力も各ピク
セルの画素データがこのように配列するように記憶しな
ければならない。
すなわち切換信号線２６１が”１”を示していた場合、
におけるセレクタ２３０の接続態様は、各メモリセルア
レイのデータがシャッフルされてシフトレジスタ側に供
給されるようになっている。この場合、メモリセルアレ
イ２１１〜２１４には、１ピクセル当たり１ビットの４
ピクセル分のデータＡ０，Ｂ０，Ｃ０およびＤ０のデー
タを画像処理装置１００から同時に書き込むことができ
る。そして、シフトレジスタ２４１〜２４４から変換装
置３００への出力として、まずＡ０，Ａ１，Ａ２および
Ａ３の４ビットのデータがそれぞれ信号線２８１，２８
２，２８３および２８４から同時に出力され、次のクロ
ックにＢ０，Ｂ１，Ｂ２およびＢ３の４ビットのデータ
が、また次のクロックにＣ０，Ｃ１，Ｃ２およびＣ３の
４ビットのデータが、また次のクロックにＤ０，Ｄ１，
Ｄ２およびＤ３の４ビットのデータが、また次のクロッ
クにＡ４，Ａ５，Ａ６およびＡ７の４ビットのデータ
が、という要領でそれぞれ信号線２８１，２８２，２８
３および２８４から同時に出力されていく。但し、この
場合、１ピクセル当たり１ビットの画像データを前提と
しているため、信号線２８１〜２８４の内１つ以外は画
像表示に使用しない。また、上述の信号の並びからもわ
かるように、１つの信号線だけに注目すればデータのア
ドレスは連続していなく、たとえば信号線２８１にはＡ
０，Ｂ０，Ｃ０，Ｄ０，Ａ４，Ｂ４，Ｃ４，Ｄ４，Ａ
８，Ｂ８，Ｃ８およびＤ８のようにデータが出力される
ため、画像処理装置１００からのデータの入力も各ピク
セルの画素データがこのように配列するように記憶しな
ければならない。
【００２５】このように、本発明の一実施例である画像
メモリ装置２００は、メモリセルアレイ２１１〜２１４
とシフトレジスタ２４１〜２４４との間にセレクタ２３
０を設けて、切換信号線２６１により接続を切り換える
ことを可能とした。これにより、性能上ネックとなる画
像処理装置１００からメモリセルアレイ２１１〜２１４
への書込み方法を、表示データの特性に応じて換えるこ
とが可能となる。たとえば、１ピクセル４ビットの画素
データを扱う場合には上述の第１のモードで１ピクセル
分ずつメモリセルアレイに書き込み、１ピクセル１ビッ
トの画素データを扱う場合には上述の第２のモードで４
ピクセル分するメモリセルアレイに書き込むことができ
る。
メモリ装置２００は、メモリセルアレイ２１１〜２１４
とシフトレジスタ２４１〜２４４との間にセレクタ２３
０を設けて、切換信号線２６１により接続を切り換える
ことを可能とした。これにより、性能上ネックとなる画
像処理装置１００からメモリセルアレイ２１１〜２１４
への書込み方法を、表示データの特性に応じて換えるこ
とが可能となる。たとえば、１ピクセル４ビットの画素
データを扱う場合には上述の第１のモードで１ピクセル
分ずつメモリセルアレイに書き込み、１ピクセル１ビッ
トの画素データを扱う場合には上述の第２のモードで４
ピクセル分するメモリセルアレイに書き込むことができ
る。
【００２６】なお、本実施例では４個のメモリセルアレ
イで４ビット１ピクセルの画像データを扱う装置につい
て説明したが、任意の構成を採ることが可能であること
はいうまでもない。
イで４ビット１ピクセルの画像データを扱う装置につい
て説明したが、任意の構成を採ることが可能であること
はいうまでもない。
【００２７】
【発明の効果】以上の説明で明らかなように、本発明の
画像メモリ装置によると、メモリセルアレイとシフトレ
ジスタとの間にセレクタを設けたことにより、画像メモ
リ装置を変更することなく、描画速度と階調度とのトレ
ードオフを柔軟に設定できるという効果が得られる。
画像メモリ装置によると、メモリセルアレイとシフトレ
ジスタとの間にセレクタを設けたことにより、画像メモ
リ装置を変更することなく、描画速度と階調度とのトレ
ードオフを柔軟に設定できるという効果が得られる。
【００２８】また、同一の画像メモリ装置を多種の画像
表示装置に使用できるようになり、汎用性の高い画像メ
モリ装置を提供することができるという効果が得られ
る。
表示装置に使用できるようになり、汎用性の高い画像メ
モリ装置を提供することができるという効果が得られ
る。
【図１】本発明の画像メモリ装置の対象となる画像表示
システムの全体構成を示すブロック図である。
システムの全体構成を示すブロック図である。
【図２】本発明の画像メモリ装置の一実施例の構成を示
すブロック図である。
すブロック図である。
【図３】本発明の一実施例の画像メモリ装置におけるセ
レクタの接続態様を説明するための図である。
レクタの接続態様を説明するための図である。
１００ 画像処理装置 ２００ 画像メモリ装置 ２１１〜２１４ メモリセルアレイ ２２１ アドレスバッファ ２２２ ロウデコーダ ２２３ カラムデコーダ ２３０ セレクタ ２４１〜２４４ シフトレジスタ ３００ 変換装置 ４００ 画像表示装置
Claims (3)
- 【請求項１】 複数のメモリセルアレイと、 複数のシフトレジスタと、 前記複数のメモリセルアレイと前記複数のシフトレジス
タとを接続するセレクタとを含み、 前記セレクタは、前記複数のメモリセルアレイの１つと
前記複数のシフトレジスタの１つとが１対１に対応する
ように接続する第１のモードと、前記複数のメモリセル
アレイの出力を前記複数のシフトレジスタの各入力端子
に順次接続することを特徴とするメモリ装置。 - 【請求項２】 指定されたアドレスに指定された１語の
データを書き込み、指定された行アドレスから１行分の
データが読み出される複数のメモリセルアレイと、 シリアルクロックに同期してそれぞれ１ビットずつデー
タを出力する複数のシフトレジスタと、 前記複数のメモリセルアレイと前記複数のシフトレジス
タとの間にあり、切換信号が第１のモードを示していれ
ば前記複数のメモリセルアレイの出力の内同一のメモリ
セルアレイに属する出力が前記複数のシフトレジスタの
入力の内同一のシフトレジスタに属する入力に接続し、
前記切換信号が第２のモードを示していれば前記複数の
メモリセルアレイの出力の内同一のメモリセルアレイに
属する出力が前記複数のシフトレジスタの入力の内異な
るシフトレジスタに属する入力に順番に接続するセレク
タとを含むことを特徴とする画像メモリ装置。 - 【請求項３】 デジタル画像データを生成する画像処理
装置と、この画像処理装置により生成されたデジタル画
像データを蓄える請求項２に記載の画像メモリ装置と、
この画像メモリ装置からのデジタル画像データをアナロ
グ画像データに変換する変換装置と、この変換装置によ
るアナログ画像データをラスタスキャン型ディスプレイ
上に表示する画像表示装置とを含むことを特徴とする画
像表示システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6096769A JPH07306805A (ja) | 1994-05-10 | 1994-05-10 | 画像メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6096769A JPH07306805A (ja) | 1994-05-10 | 1994-05-10 | 画像メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07306805A true JPH07306805A (ja) | 1995-11-21 |
Family
ID=14173849
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6096769A Pending JPH07306805A (ja) | 1994-05-10 | 1994-05-10 | 画像メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07306805A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS636681A (ja) * | 1986-06-27 | 1988-01-12 | Toshiba Corp | 画像メモリ制御装置 |
| JPS63213044A (ja) * | 1987-03-02 | 1988-09-05 | Hitachi Ltd | ビツトマツプメモリデ−タコントロ−ル回路 |
-
1994
- 1994-05-10 JP JP6096769A patent/JPH07306805A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS636681A (ja) * | 1986-06-27 | 1988-01-12 | Toshiba Corp | 画像メモリ制御装置 |
| JPS63213044A (ja) * | 1987-03-02 | 1988-09-05 | Hitachi Ltd | ビツトマツプメモリデ−タコントロ−ル回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19961224 |