JPH09259035A - 画像変換処理用半導体記憶装置 - Google Patents
画像変換処理用半導体記憶装置Info
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- JPH09259035A JPH09259035A JP8066177A JP6617796A JPH09259035A JP H09259035 A JPH09259035 A JP H09259035A JP 8066177 A JP8066177 A JP 8066177A JP 6617796 A JP6617796 A JP 6617796A JP H09259035 A JPH09259035 A JP H09259035A
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Abstract
(57)【要約】
【課題】 比較的素子数が少ないハードウエアで、ソフ
トウエア処理では処理時間がかかる傾向がある２次元画
像の回転変換処理や線対称変換処理の画像変換処理を行
えるようにする。 【解決手段】 変換しようとする２次元画像をメモリセ
ルアレイ１０に一端書き込んでから、画像変換モード信
号ＡＳ０〜ＡＳ３を変化させ、メモリセルアレイ１０か
ら書き込まれている２次元画像を再び読み出す。画像変
換モード信号ＡＳ０〜ＡＳ３を変化させることで、ロウ
アドレス信号ＲＡ２及びカラムアドレス信号ＣＡ２への
入力の組合せが変化され、これによって回転変換処理や
線対称変換処理がなされる。
トウエア処理では処理時間がかかる傾向がある２次元画
像の回転変換処理や線対称変換処理の画像変換処理を行
えるようにする。 【解決手段】 変換しようとする２次元画像をメモリセ
ルアレイ１０に一端書き込んでから、画像変換モード信
号ＡＳ０〜ＡＳ３を変化させ、メモリセルアレイ１０か
ら書き込まれている２次元画像を再び読み出す。画像変
換モード信号ＡＳ０〜ＡＳ３を変化させることで、ロウ
アドレス信号ＲＡ２及びカラムアドレス信号ＣＡ２への
入力の組合せが変化され、これによって回転変換処理や
線対称変換処理がなされる。
Description
【０００１】
【発明の属する技術分野】本発明は、横方向がｎ画素
で、縦方向がｎ画素の構成の２次元画像の回転変換処理
や線対称変換処理の画像変換処理を行うための画像変換
処理用半導体記憶装置に係り、特に、比較的素子数が少
ないハードウエアで、ソフトウエア処理では処理時間が
かかる傾向がある２次元画像の回転変換処理や線対称変
換処理の画像変換処理を行えるようにすることができる
画像変換処理用半導体記憶装置に関する。
で、縦方向がｎ画素の構成の２次元画像の回転変換処理
や線対称変換処理の画像変換処理を行うための画像変換
処理用半導体記憶装置に係り、特に、比較的素子数が少
ないハードウエアで、ソフトウエア処理では処理時間が
かかる傾向がある２次元画像の回転変換処理や線対称変
換処理の画像変換処理を行えるようにすることができる
画像変換処理用半導体記憶装置に関する。
【０００２】
【従来の技術】ＣＲＴ（cathode ray tube）での表示、
プリンタへの印字出力、更にはファクシミリ通信におけ
る２次元画像は、ビットマップ方式の２次元画像が用い
られている。又、このようなビットマップ方式の２次元
画像をＣＲＴへ表示したり、何らかの画像変換処理を行
うために用いる記憶装置として、例えば図１に示される
ようなビデオＲＡＭ（random access memory）が用いら
れている。
プリンタへの印字出力、更にはファクシミリ通信におけ
る２次元画像は、ビットマップ方式の２次元画像が用い
られている。又、このようなビットマップ方式の２次元
画像をＣＲＴへ表示したり、何らかの画像変換処理を行
うために用いる記憶装置として、例えば図１に示される
ようなビデオＲＡＭ（random access memory）が用いら
れている。
【０００３】この図１のビデオＲＡＭは、メモリセルア
レイ１０と、アドレスバッファ１４と、ロウデコーダ１
２と、カラムデコーダ１３と、トランスファゲート１６
と、データレジスタ１７とにより構成されている。
レイ１０と、アドレスバッファ１４と、ロウデコーダ１
２と、カラムデコーダ１３と、トランスファゲート１６
と、データレジスタ１７とにより構成されている。
【０００４】まず、メモリセルアレイ１０は、横方向が
ｎ画素で、縦方向がｎ画素の構成のビットマップ方式の
２次元画像を記憶するために、ｍ行のロウアドレス及び
ｍ列のカラムアドレス構成となっている。ここで、ｎは
自然数であり、ｍはｎ以上の自然数である。又、各画素
が階調を有する場合には、該階調を表すのに各アドレス
が必要なビットマップ幅Ｌとなるように、該メモリセル
アレイ１０を構成すればよい。
ｎ画素で、縦方向がｎ画素の構成のビットマップ方式の
２次元画像を記憶するために、ｍ行のロウアドレス及び
ｍ列のカラムアドレス構成となっている。ここで、ｎは
自然数であり、ｍはｎ以上の自然数である。又、各画素
が階調を有する場合には、該階調を表すのに各アドレス
が必要なビットマップ幅Ｌとなるように、該メモリセル
アレイ１０を構成すればよい。
【０００５】又、このようなメモリセルアレイ１０に対
する書き込みアクセスや読み出しアクセスは、各画素に
対応するセル単位でなされる。又このようなアクセス
は、アクセス対象となる画素のセルを示すロウアドレス
信号ＲＡ及びカラムアドレス信号ＣＡをアドレスバッフ
ァ１４に対して入力し、当該セルをロウデコーダ１２及
びカラムデコーダ１３にて選択する。書き込みアクセス
の場合には、選択されたセルに対してカラムデコーダ１
３に入力される入力画像データＤＩをメモリセルアレイ
１０へ出力する。一方、読み出しアクセスの場合、選択
された同一のロウアドレスの複数のセルのデータを、ト
ランスファゲート１６を経てデータレジスタ１７に読み
出し、該データレジスタ１７をシフトレジスタとして動
作させながら１画素毎に出力画像データＤＯとして出力
する。
する書き込みアクセスや読み出しアクセスは、各画素に
対応するセル単位でなされる。又このようなアクセス
は、アクセス対象となる画素のセルを示すロウアドレス
信号ＲＡ及びカラムアドレス信号ＣＡをアドレスバッフ
ァ１４に対して入力し、当該セルをロウデコーダ１２及
びカラムデコーダ１３にて選択する。書き込みアクセス
の場合には、選択されたセルに対してカラムデコーダ１
３に入力される入力画像データＤＩをメモリセルアレイ
１０へ出力する。一方、読み出しアクセスの場合、選択
された同一のロウアドレスの複数のセルのデータを、ト
ランスファゲート１６を経てデータレジスタ１７に読み
出し、該データレジスタ１７をシフトレジスタとして動
作させながら１画素毎に出力画像データＤＯとして出力
する。
【０００６】ＣＲＴへの表示のために、このようなビデ
オＲＡＭからデータを読み出す場合、通常連続したロウ
アドレス及びカラムアドレスとなる。又、書き込みアク
セスについても、一方にはロウアドレスやカラムアドレ
スが連続するアドレスとなるのが一般的である。
オＲＡＭからデータを読み出す場合、通常連続したロウ
アドレス及びカラムアドレスとなる。又、書き込みアク
セスについても、一方にはロウアドレスやカラムアドレ
スが連続するアドレスとなるのが一般的である。
【０００７】例えば図２に示されるような横方向が４画
素で縦方向が同じく４画素の構成の２次元画像を、この
ようなビデオＲＡＭに書き込み場合を考える。この２次
元画像では、各画素データがＰ１〜Ｐ１６となる。
素で縦方向が同じく４画素の構成の２次元画像を、この
ようなビデオＲＡＭに書き込み場合を考える。この２次
元画像では、各画素データがＰ１〜Ｐ１６となる。
【０００８】又、図３に示すように、ロウアドレスがＲ
０の画素データはＰ１〜Ｐ４であり、ロウアドレスがＲ
１のものはＰ５〜Ｐ８であり、ロウアドレスがＲ２のも
のはＰ９〜Ｐ１２であり、ロウアドレスがＲ３のものは
Ｐ１３〜Ｐ１６となる。又、カラムアドレスがＣ０の画
素データは、Ｐ１、Ｐ５、Ｐ９、Ｐ１３となる。カラム
アドレスがＣ１のものは、Ｐ２、Ｐ６、Ｐ１０、Ｐ１４
となる。カラムアドレスがＣ２のものは、Ｐ３、Ｐ７、
Ｐ１１、Ｐ１５となる。カラムアドレスがＣ３となるも
のは、Ｐ４、Ｐ８、Ｐ１２、Ｐ１６となる。
０の画素データはＰ１〜Ｐ４であり、ロウアドレスがＲ
１のものはＰ５〜Ｐ８であり、ロウアドレスがＲ２のも
のはＰ９〜Ｐ１２であり、ロウアドレスがＲ３のものは
Ｐ１３〜Ｐ１６となる。又、カラムアドレスがＣ０の画
素データは、Ｐ１、Ｐ５、Ｐ９、Ｐ１３となる。カラム
アドレスがＣ１のものは、Ｐ２、Ｐ６、Ｐ１０、Ｐ１４
となる。カラムアドレスがＣ２のものは、Ｐ３、Ｐ７、
Ｐ１１、Ｐ１５となる。カラムアドレスがＣ３となるも
のは、Ｐ４、Ｐ８、Ｐ１２、Ｐ１６となる。
【０００９】このような２次元画像を図１のビデオＲＡ
Ｍに書き込む場合、通常はアドレス順にアクセスするた
め、この場合のタイムチャートは図４の通りとなる。こ
の図４において、ＲＡＳはロウアドレスストローブ信号
であり、ＣＡＳはカラムアドレスストローブであり、Ａ
ＤＤＳのＲ０等のＲｉ（ｉ＝０、１、２、３…）はロウ
アドレスであり、ＡＤＤＳのＣ０等のＣｊ（ｊ＝０、
１、２、３…）はカラムアドレスである。又、ＤＡＴＡ
のＰ１等のＰｋ（ｋ＝１、２、３…）はアクセス対象と
なるデータであり、書き込みデータである。
Ｍに書き込む場合、通常はアドレス順にアクセスするた
め、この場合のタイムチャートは図４の通りとなる。こ
の図４において、ＲＡＳはロウアドレスストローブ信号
であり、ＣＡＳはカラムアドレスストローブであり、Ａ
ＤＤＳのＲ０等のＲｉ（ｉ＝０、１、２、３…）はロウ
アドレスであり、ＡＤＤＳのＣ０等のＣｊ（ｊ＝０、
１、２、３…）はカラムアドレスである。又、ＤＡＴＡ
のＰ１等のＰｋ（ｋ＝１、２、３…）はアクセス対象と
なるデータであり、書き込みデータである。
【００１０】又、図１のビデオＲＡＭから２次元画像を
読み出す場合、ロウデコーダ１２で選択された１つのロ
ウアドレスのｎ画素のデータを並列してトランスファゲ
ート１６を経てデータレジスタ１７に読み出す。このよ
うなｎ画素のデータは、データレジスタ１７において１
画素ずつ順次シフトしながら読み出される。例えば図２
に示した２次元画像を図３の如く書き込んだ場合、ロウ
アドレスＲ０からＲ３まで１アドレスずつで４画素毎に
読み出し、データレジスタ１７において４画素のデータ
を１画素ずつシフトしながら出力画像データＤＯとして
出力する。
読み出す場合、ロウデコーダ１２で選択された１つのロ
ウアドレスのｎ画素のデータを並列してトランスファゲ
ート１６を経てデータレジスタ１７に読み出す。このよ
うなｎ画素のデータは、データレジスタ１７において１
画素ずつ順次シフトしながら読み出される。例えば図２
に示した２次元画像を図３の如く書き込んだ場合、ロウ
アドレスＲ０からＲ３まで１アドレスずつで４画素毎に
読み出し、データレジスタ１７において４画素のデータ
を１画素ずつシフトしながら出力画像データＤＯとして
出力する。
【００１１】ここで、このようなビデオＲＡＭに書き込
み等して用いられている２次元画像に対する回転変換処
理や線対称変換処理は、ソフトウェア処理で行ったり、
ハードウェアで行っている。この回転変換処理は、直角
（９０度）の回転をＮ回行うという回転変換である。
又、線対称変換処理は、Ｘ軸に対する線対称の画像変換
や、Ｙ軸に対する線対称の画像変換や、更には一端Ｘ軸
で線対称変換を行った後Ｙ軸についても線対称変換を行
うといったような画像変換処理である。
み等して用いられている２次元画像に対する回転変換処
理や線対称変換処理は、ソフトウェア処理で行ったり、
ハードウェアで行っている。この回転変換処理は、直角
（９０度）の回転をＮ回行うという回転変換である。
又、線対称変換処理は、Ｘ軸に対する線対称の画像変換
や、Ｙ軸に対する線対称の画像変換や、更には一端Ｘ軸
で線対称変換を行った後Ｙ軸についても線対称変換を行
うといったような画像変換処理である。
【００１２】このような回転変換処理や線対称変換処理
をソフトウェア処理で行うことも可能である。しかしな
がらこのようなソフトウェア処理では処理時間がかかる
傾向がある。このため従来から、このような回転変換処
理や線対称変換処理をハードウェアで行うという、様々
な技術が開示されている。
をソフトウェア処理で行うことも可能である。しかしな
がらこのようなソフトウェア処理では処理時間がかかる
傾向がある。このため従来から、このような回転変換処
理や線対称変換処理をハードウェアで行うという、様々
な技術が開示されている。
【００１３】例えば特開昭５５−２５８６０では、記憶
機能を持つ素子に加えスイッチ素子や演算素子を備えた
構成要素をマトリックス状に配列し、ハードウェア的に
回転変換処理を行うという技術が開示されている。又特
開昭５８−２０７１７０では、原画像メモリ及び処理画
像メモリの、いずれも２次元画像を記憶する２つのメモ
リを備えている。この特開昭５８−２０７１７０では、
一端原画像メモリに書き込んだ変換対象となる２次元画
像を処理画像メモリへと書き込む際に、アドレステーブ
ルを参照しながらアドレス変換を行って回転変換処理を
実現するという技術が開示されている。又特開昭６１−
６７１７７では、回転変換処理の対象となる２次元画像
を一端中間イメージバッファ領域に書き込み、特殊なア
ドレス変換手段やセレクタを多数用い、メモリの外付け
回路でハードウェア的に回転変換処理を行うという技術
が開示されている。特開昭６１−１９６３７６では、多
数のラインバッファ、及び特殊な機能を有する第２の画
像メモリとの接続関係を任意に設定することができる入
力ポートとを用いて、回転変換処理を行うという技術が
開示されている。特開平１−３２０５５３では、前述の
特開昭５５−２５８６０と類似し、記憶素子に加え、ス
イッチ素子としての機能を有するトライステート出力イ
ンバータ等の素子を有する構成要素をマトリックス上に
配列することで、回転変換処理を行うという技術が開示
されている。
機能を持つ素子に加えスイッチ素子や演算素子を備えた
構成要素をマトリックス状に配列し、ハードウェア的に
回転変換処理を行うという技術が開示されている。又特
開昭５８−２０７１７０では、原画像メモリ及び処理画
像メモリの、いずれも２次元画像を記憶する２つのメモ
リを備えている。この特開昭５８−２０７１７０では、
一端原画像メモリに書き込んだ変換対象となる２次元画
像を処理画像メモリへと書き込む際に、アドレステーブ
ルを参照しながらアドレス変換を行って回転変換処理を
実現するという技術が開示されている。又特開昭６１−
６７１７７では、回転変換処理の対象となる２次元画像
を一端中間イメージバッファ領域に書き込み、特殊なア
ドレス変換手段やセレクタを多数用い、メモリの外付け
回路でハードウェア的に回転変換処理を行うという技術
が開示されている。特開昭６１−１９６３７６では、多
数のラインバッファ、及び特殊な機能を有する第２の画
像メモリとの接続関係を任意に設定することができる入
力ポートとを用いて、回転変換処理を行うという技術が
開示されている。特開平１−３２０５５３では、前述の
特開昭５５−２５８６０と類似し、記憶素子に加え、ス
イッチ素子としての機能を有するトライステート出力イ
ンバータ等の素子を有する構成要素をマトリックス上に
配列することで、回転変換処理を行うという技術が開示
されている。
【００１４】
【発明が解決しようとする課題】しかしながら、前述し
たようなハードウェアで回転変換処理や線対称変換処理
を行うという技術は、いずれも必要となるハードウェア
の規模が大きくなってしまう傾向があり、用いる素子数
が増大してしまうという問題がある。
たようなハードウェアで回転変換処理や線対称変換処理
を行うという技術は、いずれも必要となるハードウェア
の規模が大きくなってしまう傾向があり、用いる素子数
が増大してしまうという問題がある。
【００１５】前述の特開昭５５−２５８６０及び特開平
１−３２０５５３では、いずれも、マトリックス状に配
列する構成要素が、記憶素子だけでなくスイッチ素子等
を要している。従って、変換対象となる２次元画像の画
素数が増大すると、このような複数の素子からなる構成
要素を多数必要とするため、全体の回路規模が増大して
しまう。
１−３２０５５３では、いずれも、マトリックス状に配
列する構成要素が、記憶素子だけでなくスイッチ素子等
を要している。従って、変換対象となる２次元画像の画
素数が増大すると、このような複数の素子からなる構成
要素を多数必要とするため、全体の回路規模が増大して
しまう。
【００１６】又、前述の特開昭５８−２０７１７０、特
開昭６１−６７１７７及び特開昭６１−１９６３７６
は、２次元画像を記憶するためのメモリを複数要した
り、このようなメモリに対する外付け回路が複雑になっ
てしまう等、ハードウェアが増大してしまう問題があ
る。例えば特開昭５８−２０７１７０では、アドレステ
ーブルを用いた処理を行うためのハードウェアが必要で
あり、複雑な回路構成となってしまっている。
開昭６１−６７１７７及び特開昭６１−１９６３７６
は、２次元画像を記憶するためのメモリを複数要した
り、このようなメモリに対する外付け回路が複雑になっ
てしまう等、ハードウェアが増大してしまう問題があ
る。例えば特開昭５８−２０７１７０では、アドレステ
ーブルを用いた処理を行うためのハードウェアが必要で
あり、複雑な回路構成となってしまっている。
【００１７】本発明は、前記従来の問題点を解決するべ
くなされたもので、比較的素子数が少ないハードウエア
で、ソフトウエア処理では処理時間がかかる傾向がある
２次元画像の回転変換処理や線対称変換処理の画像変換
処理を行えるようにすることができる画像変換処理用半
導体記憶装置を提供することを目的とする。
くなされたもので、比較的素子数が少ないハードウエア
で、ソフトウエア処理では処理時間がかかる傾向がある
２次元画像の回転変換処理や線対称変換処理の画像変換
処理を行えるようにすることができる画像変換処理用半
導体記憶装置を提供することを目的とする。
【００１８】
【課題を解決するための手段】本発明は、横方向がｎ画
素で、縦方向がｎ画素の構成の２次元画像の回転変換処
理や線対称変換処理の画像変換処理を行うための画像変
換処理用半導体記憶装置であって、ロウデコーダ及びカ
ラムデコーダを有し、ｎ行のロウアドレス、及びｎ列の
カラムアドレスでアクセスされるメモリセルアレイと、
外部から入力されるロウアドレス信号を反転させた反転
ロウアドレス信号を得るためのロウアドレス反転インバ
ータと、外部から入力されるカラムアドレス信号を反転
させた反転カラムアドレス信号を得るためのカラムアド
レス反転インバータと、画像変換処理内容を示す外部か
ら入力される画像変換モード信号に従って、前記ロウア
ドレス信号、前記反転ロウアドレス信号、前記カラムア
ドレス信号、及び前記反転カラムアドレス信号のいずれ
か一つを選択し、前記ロウデコーダに出力するロウアド
レスマルチプレクサと、前記画像変換モード信号に従っ
て、前記ロウアドレス信号、前記反転ロウアドレス信
号、前記カラムアドレス信号、及び前記反転カラムアド
レス信号のいずれか一つを選択し、前記カラムデコーダ
に出力するカラムアドレスマルチプレクサとを備えたこ
とにより、前記課題を解決したものである。
素で、縦方向がｎ画素の構成の２次元画像の回転変換処
理や線対称変換処理の画像変換処理を行うための画像変
換処理用半導体記憶装置であって、ロウデコーダ及びカ
ラムデコーダを有し、ｎ行のロウアドレス、及びｎ列の
カラムアドレスでアクセスされるメモリセルアレイと、
外部から入力されるロウアドレス信号を反転させた反転
ロウアドレス信号を得るためのロウアドレス反転インバ
ータと、外部から入力されるカラムアドレス信号を反転
させた反転カラムアドレス信号を得るためのカラムアド
レス反転インバータと、画像変換処理内容を示す外部か
ら入力される画像変換モード信号に従って、前記ロウア
ドレス信号、前記反転ロウアドレス信号、前記カラムア
ドレス信号、及び前記反転カラムアドレス信号のいずれ
か一つを選択し、前記ロウデコーダに出力するロウアド
レスマルチプレクサと、前記画像変換モード信号に従っ
て、前記ロウアドレス信号、前記反転ロウアドレス信
号、前記カラムアドレス信号、及び前記反転カラムアド
レス信号のいずれか一つを選択し、前記カラムデコーダ
に出力するカラムアドレスマルチプレクサとを備えたこ
とにより、前記課題を解決したものである。
【００１９】以下、本発明の作用について簡単に説明す
る。
る。
【００２０】ここで、回転変換処理や線対称変換処理の
対象となるビットマップ方式の２次元画像を、横方向が
ｎ（ｎは自然数）画素で、縦方向がｎ画素の構成とす
る。すると、本発明では、このようなｎ画素×ｎ画素構
成の２次元画像に対して、ロウデコーダ及びカラムデコ
ーダを有するメモリセルアレイを用いる。このメモリセ
ルアレイは、ｍ（ｍはｎ以上の自然数）行のロウアドレ
ス、及びｍ列のカラムアドレスでアクセスされる極一般
的なものである。
対象となるビットマップ方式の２次元画像を、横方向が
ｎ（ｎは自然数）画素で、縦方向がｎ画素の構成とす
る。すると、本発明では、このようなｎ画素×ｎ画素構
成の２次元画像に対して、ロウデコーダ及びカラムデコ
ーダを有するメモリセルアレイを用いる。このメモリセ
ルアレイは、ｍ（ｍはｎ以上の自然数）行のロウアドレ
ス、及びｍ列のカラムアドレスでアクセスされる極一般
的なものである。
【００２１】又、本発明においては、このようなメモリ
セルアレイに対する外部からのロウアドレス信号及びカ
ラムアドレス信号の接続を切換えたり、これらの信号と
して伝達する信号を反転させることで、前述のような回
転変換処理や線対称変換処理を行うという、従来にはな
い新たな着想によってなされている。
セルアレイに対する外部からのロウアドレス信号及びカ
ラムアドレス信号の接続を切換えたり、これらの信号と
して伝達する信号を反転させることで、前述のような回
転変換処理や線対称変換処理を行うという、従来にはな
い新たな着想によってなされている。
【００２２】このような接続の切換えや信号の反転が一
旦設定されれば、その後は従来とほぼ同様のメモリセル
アレイに対するアクセスによって回転変換処理や線対称
変換処理を行うことができるため、このような画像変換
処理は高速に行うことが可能である。又、このような接
続関係の切換えはマルチプレクサ等で行うことができ、
又信号の反転はインバータの挿入の有無で行うことがで
き、ハードウェア的にも比較的小規模の回路の追加で実
現することが可能である。
旦設定されれば、その後は従来とほぼ同様のメモリセル
アレイに対するアクセスによって回転変換処理や線対称
変換処理を行うことができるため、このような画像変換
処理は高速に行うことが可能である。又、このような接
続関係の切換えはマルチプレクサ等で行うことができ、
又信号の反転はインバータの挿入の有無で行うことがで
き、ハードウェア的にも比較的小規模の回路の追加で実
現することが可能である。
【００２３】具体的には、ロウアドレス及びカラムアド
レスを指定してメモリセルアレイへアクセスする際のこ
れらロウアドレス及びカラムアドレスについて、ロウア
ドレスとカラムアドレスとを入れ替えてしまったり、ロ
ウアドレスの信号の全てのビット信号を反転させたり、
カラムアドレスの信号の全てのビット信号を反転させた
り、あるいはこれらを組み合わせるということを、変換
しようとする２次元画像をメモリセルアレイに書き込む
ときと、読み出すときとで変化させるようにしている。
このように変化させることで、回転変換処理や線対称変
換処理を行うことが可能である。
レスを指定してメモリセルアレイへアクセスする際のこ
れらロウアドレス及びカラムアドレスについて、ロウア
ドレスとカラムアドレスとを入れ替えてしまったり、ロ
ウアドレスの信号の全てのビット信号を反転させたり、
カラムアドレスの信号の全てのビット信号を反転させた
り、あるいはこれらを組み合わせるということを、変換
しようとする２次元画像をメモリセルアレイに書き込む
ときと、読み出すときとで変化させるようにしている。
このように変化させることで、回転変換処理や線対称変
換処理を行うことが可能である。
【００２４】なお、このように用いられるメモリセルア
レイは、（ｍ＋１）2 ×８ビットの構成とすることもで
き、このときｎはｆｆ、１ｆｆ、３ｆｆ等である。
レイは、（ｍ＋１）2 ×８ビットの構成とすることもで
き、このときｎはｆｆ、１ｆｆ、３ｆｆ等である。
【００２５】このように本発明によれば、比較的素子数
が少ないハードウエアで、ソフトウエア処理では処理時
間がかかる傾向がある２次元画像の回転変換処理や線対
称変換処理の画像変換処理を行えるようにすることがで
きる画像変換処理用半導体記憶装置を提供することがで
きる。
が少ないハードウエアで、ソフトウエア処理では処理時
間がかかる傾向がある２次元画像の回転変換処理や線対
称変換処理の画像変換処理を行えるようにすることがで
きる画像変換処理用半導体記憶装置を提供することがで
きる。
【００２６】
【発明の実施の形態】以下、図を用いて本発明の実施の
形態を詳細に説明する。
形態を詳細に説明する。
【００２７】図５は、本発明が適用された実施形態の画
像変換処理用半導体記憶装置のブロック図である。
像変換処理用半導体記憶装置のブロック図である。
【００２８】この図５に示されるメモリセルアレイ１
０、アドレスバッファ１４、ロウデコーダ１２、カラム
デコーダ１３、トランスファゲート１６及びデータレジ
スタ１７は、いずれも図１を用いて前述したものであ
る。本実施形態では本発明を適用して、アドレスバッフ
ァ１４とロウデコーダ１２及びカラムデコーダ１３との
間に、アドレス変換回路２０が設けられている。このア
ドレス変換回路２０は、図６に示す通り、インバータＩ
１及びＩ２と、４入力マルチプレクサＭ１及びＭ２とに
より構成されている。なお、このメモリセルアレイ１０
については、各セルがＬビット幅となっており、各画素
の２L の階調を表すことができるようになっている。
０、アドレスバッファ１４、ロウデコーダ１２、カラム
デコーダ１３、トランスファゲート１６及びデータレジ
スタ１７は、いずれも図１を用いて前述したものであ
る。本実施形態では本発明を適用して、アドレスバッフ
ァ１４とロウデコーダ１２及びカラムデコーダ１３との
間に、アドレス変換回路２０が設けられている。このア
ドレス変換回路２０は、図６に示す通り、インバータＩ
１及びＩ２と、４入力マルチプレクサＭ１及びＭ２とに
より構成されている。なお、このメモリセルアレイ１０
については、各セルがＬビット幅となっており、各画素
の２L の階調を表すことができるようになっている。
【００２９】まず、インバータＩ１は、合計ｋ個の単体
のインバータで構成され、外部から入力されるロウアド
レス信号ＲＡを反転させた反転ロウアドレス信号ＲＡ３
を得るためのロウアドレス反転インバータである。又イ
ンバータＩ２は、合計ｋ個の単体のインバータで構成さ
れ、外部から入力されるカラムアドレス信号ＣＡを反転
させた反転カラムアドレス信号ＣＡ３を得るためのカラ
ムアドレス反転インバータである。ここで、ｋとｍにつ
いては、２k がｍ以上となる。即ち、本実施形態ではｋ
本の信号をデコードして、ｍ本の信号を得る。
のインバータで構成され、外部から入力されるロウアド
レス信号ＲＡを反転させた反転ロウアドレス信号ＲＡ３
を得るためのロウアドレス反転インバータである。又イ
ンバータＩ２は、合計ｋ個の単体のインバータで構成さ
れ、外部から入力されるカラムアドレス信号ＣＡを反転
させた反転カラムアドレス信号ＣＡ３を得るためのカラ
ムアドレス反転インバータである。ここで、ｋとｍにつ
いては、２k がｍ以上となる。即ち、本実施形態ではｋ
本の信号をデコードして、ｍ本の信号を得る。
【００３０】次に、４入力マルチプレクサＭ１は、前述
の画像変換モード信号ＡＳ２及びＡＳ３に従って、ロウ
アドレス信号ＲＡ、反転ロウアドレス信号ＲＡ３、カラ
ムアドレス信号ＣＡ、反転カラムアドレス信号ＣＡ３の
いずれか１つを選択する。即ち、ＡＳ２が０で且つＡＳ
３が０であればＲＡを選択し、ＡＳ２が１で且つＡＳ３
が０であればＲＡ３を選択し、ＡＳ２が０で且つＡＳ３
が１であればＣＡを選択し、ＡＳ２が１で且つＡＳ３が
１であればＣＡ３を選択する。該４入力マルチプレクサ
Ｍ１は、このように選択されたものをロウアドレス信号
ＲＡ２として出力する。
の画像変換モード信号ＡＳ２及びＡＳ３に従って、ロウ
アドレス信号ＲＡ、反転ロウアドレス信号ＲＡ３、カラ
ムアドレス信号ＣＡ、反転カラムアドレス信号ＣＡ３の
いずれか１つを選択する。即ち、ＡＳ２が０で且つＡＳ
３が０であればＲＡを選択し、ＡＳ２が１で且つＡＳ３
が０であればＲＡ３を選択し、ＡＳ２が０で且つＡＳ３
が１であればＣＡを選択し、ＡＳ２が１で且つＡＳ３が
１であればＣＡ３を選択する。該４入力マルチプレクサ
Ｍ１は、このように選択されたものをロウアドレス信号
ＲＡ２として出力する。
【００３１】次に、４入力マルチプレクサＭ２は、外部
から入力される画像変換モード信号ＡＳ０及びＡＳ１に
従って、ロウアドレス信号ＲＡ、反転ロウアドレス信号
ＲＡ３、カラムアドレス信号ＣＡ、反転カラムアドレス
信号ＣＡ３のいずれか１つを選択する。該４入力マルチ
プレクサＭ２は、ＡＳ０が０であり且つＡＳ１が０であ
ればＲＡを選択し、ＡＳ０が１で且つＡＳ１が０であれ
ばＲＡ３を選択し、ＡＳ０が０で且つＡＳ１が１であれ
ばＣＡを選択し、ＡＳ０が１で且つＡＳ１が１であれば
ＣＡ３を選択する。該４入力マルチプレクサＭ２は、こ
のように選択されたものをカラムアドレス信号ＣＡ２と
して出力する。
から入力される画像変換モード信号ＡＳ０及びＡＳ１に
従って、ロウアドレス信号ＲＡ、反転ロウアドレス信号
ＲＡ３、カラムアドレス信号ＣＡ、反転カラムアドレス
信号ＣＡ３のいずれか１つを選択する。該４入力マルチ
プレクサＭ２は、ＡＳ０が０であり且つＡＳ１が０であ
ればＲＡを選択し、ＡＳ０が１で且つＡＳ１が０であれ
ばＲＡ３を選択し、ＡＳ０が０で且つＡＳ１が１であれ
ばＣＡを選択し、ＡＳ０が１で且つＡＳ１が１であれば
ＣＡ３を選択する。該４入力マルチプレクサＭ２は、こ
のように選択されたものをカラムアドレス信号ＣＡ２と
して出力する。
【００３２】なお、本実施形態において、変換後の読み
出しアクセスでは画像変換モード信号ＡＳ０〜ＡＳ３を
全て０とする場合を考える。この場合、書き込みアクセ
スの際の、画像変換モード信号ＡＳ２、ＡＳ３に従って
選択されるロウアドレス信号ＲＡ２をまとめると、下記
の表１の通りとなる。又、同様の場合の書き込みアクセ
スの際の、画像変換モード信号ＡＳ０、ＡＳ１に従って
選択されるカラムアドレス信号ＣＡ２についてもまとめ
ると、下記の表１の通りとなる。なお、下記の表１にあ
るＣＨ１〜ＣＨ８は、画像変換の機能に関する番号であ
り、表２や表３を用いて詳しく後述する。
出しアクセスでは画像変換モード信号ＡＳ０〜ＡＳ３を
全て０とする場合を考える。この場合、書き込みアクセ
スの際の、画像変換モード信号ＡＳ２、ＡＳ３に従って
選択されるロウアドレス信号ＲＡ２をまとめると、下記
の表１の通りとなる。又、同様の場合の書き込みアクセ
スの際の、画像変換モード信号ＡＳ０、ＡＳ１に従って
選択されるカラムアドレス信号ＣＡ２についてもまとめ
ると、下記の表１の通りとなる。なお、下記の表１にあ
るＣＨ１〜ＣＨ８は、画像変換の機能に関する番号であ
り、表２や表３を用いて詳しく後述する。
【００３３】
【表１】
【００３４】又、この図５において画像変換モード信号
ＡＳ０〜ＡＳ３は、下記の表２や表３に示される画像変
換処理内容を示す、外部から入力される信号である。こ
の画像変換処理内容は回転変換処理や線対称変換処理で
あり、下記の表の機能や、ＣＰ２〜ＣＰ８で示される変
換形態、Ｇ２〜Ｇ８で示される変換後の画像で示される
通りである。なお、ＣＰ２〜ＣＰ８は、図７に示す通
り、変換の機能の内容を模式的に示したものである。又
Ｇ２〜Ｇ８は、対応する変換の後のそれぞれ図８に示さ
れるような画像であり、図２に示したような横方向が４
画素で縦方向が４画素の構成の２次元画像を一例とした
場合の変換後の画像となっている。
ＡＳ０〜ＡＳ３は、下記の表２や表３に示される画像変
換処理内容を示す、外部から入力される信号である。こ
の画像変換処理内容は回転変換処理や線対称変換処理で
あり、下記の表の機能や、ＣＰ２〜ＣＰ８で示される変
換形態、Ｇ２〜Ｇ８で示される変換後の画像で示される
通りである。なお、ＣＰ２〜ＣＰ８は、図７に示す通
り、変換の機能の内容を模式的に示したものである。又
Ｇ２〜Ｇ８は、対応する変換の後のそれぞれ図８に示さ
れるような画像であり、図２に示したような横方向が４
画素で縦方向が４画素の構成の２次元画像を一例とした
場合の変換後の画像となっている。
【００３５】
【表２】
【００３６】
【表３】
【００３７】以上説明した通り、本実施形態によれば、
図１に示した従来例のビデオＲＡＭに対してアドレス変
換回路２０を新たに設けることで、回転変換処理や線対
称変換処理を行うことができる画像変換処理用半導体記
憶装置を実現することができる。ここで、アドレス変換
回路２０はインバータＩ１及びＩ２又４入力マルチプレ
クサＭ１及びＭ２で構成されるのみであり、比較的簡単
なハードウェアの構成であり、従って必要となる素子数
も比較的少ない。このように本実施形態によれば、比較
的素子数が少ないハードウエアで、ソフトウエア処理で
は処理時間がかかる傾向がある２次元画像の回転変換処
理や線対称変換処理の画像変換処理を行えるようにする
ことができる画像変換処理用半導体記憶装置を提供する
ことができるという優れた効果を得ることができる。
図１に示した従来例のビデオＲＡＭに対してアドレス変
換回路２０を新たに設けることで、回転変換処理や線対
称変換処理を行うことができる画像変換処理用半導体記
憶装置を実現することができる。ここで、アドレス変換
回路２０はインバータＩ１及びＩ２又４入力マルチプレ
クサＭ１及びＭ２で構成されるのみであり、比較的簡単
なハードウェアの構成であり、従って必要となる素子数
も比較的少ない。このように本実施形態によれば、比較
的素子数が少ないハードウエアで、ソフトウエア処理で
は処理時間がかかる傾向がある２次元画像の回転変換処
理や線対称変換処理の画像変換処理を行えるようにする
ことができる画像変換処理用半導体記憶装置を提供する
ことができるという優れた効果を得ることができる。
【００３８】なお、本実施形態についてはビデオＲＡＭ
となっている。しかしながら本発明はこのような実施形
態に限定されるものではなく、例えばプリンタに用いる
画像変換処理用半導体記憶装置や、ファクシミリに用い
る画像変換処理用半導体記憶装置にも適用することがで
き、これらの回転変換処理や線対称変換処理を行うハー
ドウェアに適用することも可能である。
となっている。しかしながら本発明はこのような実施形
態に限定されるものではなく、例えばプリンタに用いる
画像変換処理用半導体記憶装置や、ファクシミリに用い
る画像変換処理用半導体記憶装置にも適用することがで
き、これらの回転変換処理や線対称変換処理を行うハー
ドウェアに適用することも可能である。
【００３９】
【発明の効果】以上説明した通り本発明によれば、比較
的素子数が少ないハードウエアで、ソフトウエア処理で
は処理時間がかかる傾向がある２次元画像の回転変換処
理や線対称変換処理の画像変換処理を行えるようにする
ことができる画像変換処理用半導体記憶装置を提供する
ことができるという優れた効果を得ることができる。
的素子数が少ないハードウエアで、ソフトウエア処理で
は処理時間がかかる傾向がある２次元画像の回転変換処
理や線対称変換処理の画像変換処理を行えるようにする
ことができる画像変換処理用半導体記憶装置を提供する
ことができるという優れた効果を得ることができる。
【図１】従来から用いられているビデオＲＡＭの構成を
示すブロック図
示すブロック図
【図２】上記ビデオＲＡＭが対象とする２次元画像の一
例を示す線図
例を示す線図
【図３】上記２次元画像が上記ビデオＲＡＭに記憶され
た状態を示す模式的な線図
た状態を示す模式的な線図
【図４】上記ビデオＲＡＭの動作を示すタイムチャート
【図５】本発明が適用された画像変換処理用半導体記憶
装置の実施形態の構成を示すブロック図
装置の実施形態の構成を示すブロック図
【図６】上記実施形態の主としてアドレス変換回路の構
成を示すブロック図
成を示すブロック図
【図７】上記実施形態でなされる回転変換処理及び線対
称変換処理を示す線図
称変換処理を示す線図
【図８】上記実施形態での回転変換処理及び線対称変換
処理の処理の後の画像を示す線図
処理の処理の後の画像を示す線図
１０…メモリセルアレイ １２…ロウデコーダ １３…カラムデコーダ １４…アドレスバッファ １６…トランスファゲート １７…データレジスタ ２０…アドレス変換回路 Ｉ１、Ｉ２…インバータ Ｍ１、Ｍ２…４入力マルチプレクサ ＲＡ、ＲＡ２…ロウアドレス信号 ＲＡ３…反転ロウアドレス信号 ＣＡ、ＣＡ２…カラムアドレス信号 ＣＡ３…反転カラムアドレス信号 ＡＳ０〜ＡＳ３…画像変換モード信号 ＤＩ…入力画像データ ＤＯ…出力画像データ Ｐ１〜Ｐ１６…画素 Ｇ、Ｇ’、Ｇ２〜Ｇ８…２次元画像
Claims (1)
- 【請求項１】横方向がｎ（ｎは自然数）画素で、縦方向
がｎ画素の構成のビットマップ方式の２次元画像の回転
変換処理や線対称変換処理の画像変換処理を行うための
画像変換処理用半導体記憶装置であって、 ロウデコーダ及びカラムデコーダを有し、ｍ（ｍはｎ以
上の自然数）行のロウアドレス、及びｍ列のカラムアド
レスでアクセスされるメモリセルアレイと、 外部から入力されるロウアドレス信号を反転させた反転
ロウアドレス信号を得るためのロウアドレス反転インバ
ータと、 外部から入力されるカラムアドレス信号を反転させた反
転カラムアドレス信号を得るためのカラムアドレス反転
インバータと、 画像変換処理内容を示す外部から入力される画像変換モ
ード信号に従って、前記ロウアドレス信号、前記反転ロ
ウアドレス信号、前記カラムアドレス信号、及び前記反
転カラムアドレス信号のいずれか一つを選択し、前記ロ
ウデコーダに出力するロウアドレスマルチプレクサと、 前記画像変換モード信号に従って、前記ロウアドレス信
号、前記反転ロウアドレス信号、前記カラムアドレス信
号、及び前記反転カラムアドレス信号のいずれか一つを
選択し、前記カラムデコーダに出力するカラムアドレス
マルチプレクサとを備えたことを特徴とする画像変換処
理用半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8066177A JPH09259035A (ja) | 1996-03-22 | 1996-03-22 | 画像変換処理用半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8066177A JPH09259035A (ja) | 1996-03-22 | 1996-03-22 | 画像変換処理用半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09259035A true JPH09259035A (ja) | 1997-10-03 |
Family
ID=13308312
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8066177A Pending JPH09259035A (ja) | 1996-03-22 | 1996-03-22 | 画像変換処理用半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09259035A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7907473B2 (en) | 2007-07-23 | 2011-03-15 | Renesas Electronics Corporation | Semiconductor memory device and data storage method including address conversion circuit to convert coordinate information of data into one-dimensional information to amplifier |
-
1996
- 1996-03-22 JP JP8066177A patent/JPH09259035A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7907473B2 (en) | 2007-07-23 | 2011-03-15 | Renesas Electronics Corporation | Semiconductor memory device and data storage method including address conversion circuit to convert coordinate information of data into one-dimensional information to amplifier |
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