JPH07306879A - Netlist / hardware description converter - Google Patents
Netlist / hardware description converterInfo
- Publication number
- JPH07306879A JPH07306879A JP6097093A JP9709394A JPH07306879A JP H07306879 A JPH07306879 A JP H07306879A JP 6097093 A JP6097093 A JP 6097093A JP 9709394 A JP9709394 A JP 9709394A JP H07306879 A JPH07306879 A JP H07306879A
- Authority
- JP
- Japan
- Prior art keywords
- netlist
- hardware description
- circuit
- information
- register transfer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【目的】ネットリストからハードウェア記述言語ソース
を生成し、ハードウェア記述言語による機能レベル設計
への移行を図る。
【構成】本発明のネットリスト・ハードウェア記述変換
装置は、ゲートレベルのネットリストを収納するネット
リスト・ファイル１１と、ネットリストファイル１１よ
りゲートレベル・ネットリスト１０１を読み取り、ゲー
トレベル・ネットリスト１０１に含まれている回路素子
の動作を規定する素子動作情報１０２を参照して、レジ
スタトランスファ情報１０３を生成して出力するレジス
タトランスファ情報生成手段１２と、このレジスタトラ
ンスファ情報１０３を入力し、記述出力テンプレート１
０４を用いてハードウェア記述言語ソース１０５を生成
して出力し、ソースファイル１４に収納するハードウェ
ア記述出力手段１３とを備えて構成される。
(57) [Summary] [Purpose] A hardware description language source is generated from the netlist, and a transition to a function level design by the hardware description language is made. A netlist / hardware description conversion apparatus according to the present invention reads a gate level netlist 101 from a netlist file 11 which stores a gate level netlist, and a gate level netlist 101. A register transfer information generation means 12 for generating and outputting register transfer information 103 by referring to element operation information 102 that defines the operation of a circuit element included in 101, and description by inputting this register transfer information 103 Output template 1
Hardware description output means 13 for generating and outputting the hardware description language source 105 using 04, and storing it in the source file 14.
Description
【０００１】[0001]
【産業上の利用分野】本発明はネットリスト・ハードウ
ェア記述変換装置に関し、特にゲートレベルのネットリ
ストよりハードウェア設計データとして利用するための
ハードウェア記述言語を生成するネットリスト・ハード
ウェア記述変換装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a netlist / hardware description converter, and more particularly to a netlist / hardware description converter for generating a hardware description language for use as hardware design data from a gate level netlist. Regarding the device.
【０００２】[0002]
【従来の技術】近年における半導体集積回路における要
求仕様の複雑さおよび回路設計規模の増大に伴ない、当
該回路設計の傾向としては、従来のゲートレベル設計か
らハードウェア記述言語による機能レベル設計に移行し
つつある。2. Description of the Related Art With the recent increase in complexity of required specifications of semiconductor integrated circuits and increase in circuit design scale, the tendency of the circuit design is to shift from conventional gate level design to function level design by a hardware description language. I am doing it.
【０００３】従来、ハードウェア記述言語により定義さ
れたハードウェア仕様より、ゲートレベルの論理回路を
合成する装置については、例えば、特開平２−４１５７
２号公報において論理回路合成方式が提案されており、
また他方において、特開平３−８４６７６号公報におい
ては、論理回路の自動合成装置が提案されている。Conventionally, a device for synthesizing a gate-level logic circuit from a hardware specification defined by a hardware description language is disclosed in, for example, Japanese Patent Application Laid-Open No. 2-4157.
No. 2 publication proposes a logic circuit synthesis method,
On the other hand, JP-A-3-84676 proposes an automatic synthesizer for logic circuits.
【０００４】これらの提案の内容は、本発明とは趣意を
異にしており、これらの提案における基本的なハードウ
ェア設計手法としては、レジスタトランスファレベルの
ハードウェア記述言語または機能ブロック図、或はまた
回路合成ルール指定記述等を含む入力仕様に準拠して、
機能ブロックの合成ルールに従って詳細な論理回路等を
合成する方法が用いられており、当該合成結果による論
理回路はネットリストとして出力されている。しかしな
がら、このように、従来行われている機能から論理に変
換するという装置とは逆に、論理から機能に変換する装
置は、現時点においては見当らないのが実状である。The contents of these proposals have a different meaning from the present invention. As a basic hardware designing method in these proposals, a hardware description language at a register transfer level or a functional block diagram, or Also, according to the input specifications including the circuit synthesis rule specification description,
A method of synthesizing a detailed logic circuit or the like according to the synthesis rule of the functional block is used, and the logic circuit resulting from the synthesis result is output as a netlist. However, in contrast to the conventional device for converting the function to the logic as described above, the actual condition is that no device for converting the logic to the function is found at the present moment.
【０００５】[0005]
【発明が解決しようとする課題】前述したように、近年
の半導体集積回路に対する要求仕様の複雑さならびに回
路規模の増大に伴い、従来の論理（ゲートレベル) 設計
からハードウェア記述言語による機能レベルの設計に重
点が置かれつつある。この機能設計は、ハードウェア記
述言語により回路の動作仕様を定義することにより行わ
れており、当該機能設計の検証は機能レベルのシミュレ
ータを用いて行われている。そして機能設計完了後にお
いては、当該機能設計は、論理合成装置を用いて求める
論理回路に変換されている。このような設計手法におい
ては、新規に論理回路等を設計する場合には問題ない
が、設計の対象とする論理回路に、ゲートレベルの論理
回路図作成により設計された既設計データによる論理回
路が混在する場合には、即ち、既設計回路をライブラリ
／マクロとして使用する場合、または既設計回路の一部
を流用する場合などにおいては、設計結果に対する設計
検証において問題が生じている。As described above, with the recent increase in the complexity of required specifications for semiconductor integrated circuits and the increase in circuit scale, the conventional logic (gate level) design has been changed to a functional level based on a hardware description language. Emphasis is being placed on design. This functional design is performed by defining the operation specifications of the circuit in a hardware description language, and the functional design is verified using a functional level simulator. After the functional design is completed, the functional design is converted into a desired logic circuit using a logic synthesizer. In such a design method, there is no problem when newly designing a logic circuit or the like, but a logic circuit based on already designed data designed by creating a gate-level logic circuit diagram is included in the design target logic circuit. When they are mixed, that is, when the designed circuit is used as a library / macro, or when a part of the designed circuit is diverted, a problem occurs in the design verification of the design result.
【０００６】即ち、上述のハードウェア記述言語を入力
とする機能レベルシミュレータがゲートレベルのシミュ
レータではないことに起因して、既設計論理回路に対し
てはシミュレーションすることができないという問題が
あり、これにより、従来使用されているネットリスト・
ハードウェア記述変換装置においては、設計者として、
前記機能レベルでの設計作業に移行することが困難であ
るという欠点がある。That is, there is a problem that the designed logic circuit cannot be simulated due to the fact that the function level simulator having the above hardware description language as an input is not a gate level simulator. Allows the use of previously used netlists
In the hardware description converter, as a designer,
There is a drawback that it is difficult to shift to design work at the functional level.
【０００７】[0007]
【課題を解決するための手段】本発明のネットリスト・
ハードウェア記述変換装置は、素子間接続情報を収納す
るネットリスト・ファイルよりネットリストを読み出
し、当該ネットリストに含まれる素子の動作機能を定義
する所定の素子動作情報を用いて、レジスタトランスフ
ァ情報を生成して出力するレジスタトランスファ情報生
成手段と、前記レジスタトランスファ情報を入力して、
所定の記述出力テンプレートを用いてハードウェア記述
言語ソースを生成して出力し、所定のソースファイルに
収納するハードウェア記述出力手段とを少なくとも備え
て構成される。Net list of the present invention
The hardware description converter reads the netlist from the netlist file that stores the inter-element connection information, and uses the predetermined element operation information that defines the operation function of the elements included in the netlist to transfer the register transfer information. Register transfer information generating means for generating and outputting, and the register transfer information is input,
A hardware description output means for generating and outputting a hardware description language source using a predetermined description output template, and storing the hardware description language source in a predetermined source file.
【０００８】なお、前記素子情報は、ＮＯＴ回路、ＡＮ
Ｄ回路、ＮＡＮＤ回路、ＯＲ回路、ＮＯＲ回路、ＥＸＯ
Ｒ回路およびＥＸＮＯＲ回路等を含む素子に対しては、
これらの各素子の機能として適用される論理式により規
定される情報であるものとしてもよく、或はまた、前記
素子情報としては、少なくともＤ型フリップフロップを
含む素子に対しては、当該素子の機能として適用される
データの取り込み、非同期クリアおよび非同期プリセッ
ト等を含む動作仕様を規定する情報であるものとしても
よい。The element information is NOT circuit, AN.
D circuit, NAND circuit, OR circuit, NOR circuit, EXO
For elements including R circuits and EXNOR circuits,
The information may be information defined by a logical expression applied as a function of each of these elements, or, as the element information, for an element including at least a D-type flip-flop, the element It may be information that defines operation specifications including data capture applied as a function, asynchronous clear, asynchronous preset, and the like.
【０００９】また、前記レジスタトランスファ情報は、
少なくともＤ型フリップフロップを含む素子に対して
は、当該素子の機能として適用される前記動作仕様に準
拠して、当該素子の周辺回路により決められる動作条件
を規定する情報であるものとしてもよい。Further, the register transfer information is
For an element including at least a D-type flip-flop, the information may define the operating condition determined by the peripheral circuit of the element in accordance with the operating specifications applied as the function of the element.
【００１０】[0010]
【実施例】次に、本発明について図面を参照して説明す
る。DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, the present invention will be described with reference to the drawings.
【００１１】図１は、本発明の一実施例を示すシステム
構成図であり、ゲートレベルの論理回路図作成により設
計された既設計データによる論理回路が混在する場合に
おける一実施例を示している。図１に示されるように、
本実施例は、既設計データであるゲートレベルのネット
リストを収納するネットリスト・ファイル１１と、ネッ
トリストファイル１１よりゲートレベル・ネットリスト
１０１を読み取り、ゲートレベル・ネットリスト１０１
に含まれている回路素子の動作情報を用いてレジスタト
ランスファ情報１０３を生成して出力するレジスタトラ
ンスファ情報生成手段１２と、このレジスタトランスフ
ァ情報１０３を受けて、ハードウェア記述言語ソース１
０５を生成して出力するハードウェア記述出力手段１３
と、ハードウェア記述言語ソース１０５を収納するソー
スファイル１４とを備えて構成される。FIG. 1 is a system configuration diagram showing an embodiment of the present invention, showing an embodiment in the case where logic circuits based on predesigned data designed by creating a gate-level logic circuit diagram coexist. . As shown in FIG.
In this embodiment, a netlist file 11 that stores a gate-level netlist that is predesigned data, and a gate-level netlist 101 are read from the netlist file 11 to read the gate-level netlist 101.
The register transfer information generating means 12 for generating and outputting the register transfer information 103 by using the operation information of the circuit element included in the hardware description language source 1 by receiving the register transfer information 103.
Hardware description output means 13 for generating and outputting 05
And a source file 14 for storing the hardware description language source 105.
【００１２】図１において、ネットリストファイル１１
には、既設計のゲートレベル・ネットリスト１０１が収
納されており、このゲートレベル・ネットリスト１０１
には、既設計のゲートレベル設計の結果によるゲート素
子間の接続情報であるゲートレベル・ネットリスト、即
ち回路図と等価な情報が包含されている。レジスタトラ
ンスファ情報生成手段１２においては、このゲートレベ
ル・ネットリスト１０１を読み込み、このゲートレベル
・ネットリスト１０１に現われる回路素子の動作を定義
している素子動作情報１０２を参照して、レジスタトラ
ンスファ情報１０３を生成して出力する。素子動作情報
１０２には、ゲートであれば端子名と論理式を生成する
ための論理情報が定義されており、フリップフロップの
ように値を保持する素子の場合には、端子名と保持され
る値とが端子の値の変化により、どのように変わるかと
いう情報が定義されている。例えば、２入力ＡＮＤ回路
の場合には、入力端子Ａ、Ｂと出力端子Ｙがあり、出力
端子Ｙは、入力端子ＡおよびＢの演算結果であることが
定義されている。また、Ｄ型フリップフロップの場合に
は、入力端子Ｄ、ＣＬＫ、ＰＲＥ、ＣＬＲおよび出力端
子Ｑがあり、ＣＬＫの立ち上がりでＤの値が取り込まれ
て保持され、またＰＲＥの値が０の時には保持される値
が１になり、ＣＬＲの値が０の時には保持される値が０
になることと、保持されている値がＱに出力されること
などが定義される。In FIG. 1, the netlist file 11
The gate level netlist 101, which has already been designed, is stored in the
Contains information equivalent to a gate level netlist, that is, a circuit diagram, which is connection information between gate elements according to the result of an already designed gate level design. The register transfer information generating means 12 reads the gate level netlist 101, refers to the element operation information 102 defining the operation of the circuit element appearing in the gate level netlist 101, and refers to the register transfer information 103. Is generated and output. In the element operation information 102, a terminal name for a gate and logic information for generating a logical expression are defined, and in the case of an element that holds a value like a flip-flop, it is held as a terminal name. Information that defines how the value changes with the value of the terminal is defined. For example, in the case of a two-input AND circuit, it is defined that there are input terminals A and B and an output terminal Y, and the output terminal Y is the calculation result of the input terminals A and B. Further, in the case of a D-type flip-flop, there are input terminals D, CLK, PRE, CLR and an output terminal Q, the value of D is taken in and held at the rising edge of CLK, and held when the value of PRE is 0. When the value of CLR is 0, the value held is 0.
Is defined, and the held value is output to Q.
【００１３】レジスタトランスファ情報生成手段１２に
おいては、まずネットリストの素子間の接続を参照し
て、フリップフロップのように値を保持する素子の全て
の入力端子の論理式が組み立てられる。この論理式の項
は、回路の外部端子とフリップフロップのような値を保
持する素子の出力端子である。この論理式生成のために
素子動作情報１０２が利用される。次に、フリップフロ
ップのように値を保持する素子については、対応する素
子動作情報１０２により、当該素子の入力端子の値の変
化に対応して、どのような値が保持されるかがわかるの
で、入力端子の論理式を用いて、素子に対する条件とそ
の条件が成立したときの動作状態を示す表が作成され
て、レジスタトランスファ情報１０３として、レジスタ
トランスファ情報生成手段１２より出力される。In the register transfer information generating means 12, first, by referring to the connections between the elements of the netlist, the logical expressions of all the input terminals of the elements holding the values such as the flip-flops are assembled. The term of this logical expression is the external terminal of the circuit and the output terminal of an element that holds a value such as a flip-flop. The element operation information 102 is used to generate this logical expression. Next, for an element that holds a value such as a flip-flop, it is possible to know what value is held according to the change in the value of the input terminal of the element from the corresponding element operation information 102. , A table showing the conditions for the elements and the operating state when the conditions are satisfied is created using the logical expression of the input terminal, and is output as the register transfer information 103 from the register transfer information generating means 12.
【００１４】ハードウェア記述出力手段１３において
は、レジスタトランスファ情報生成手段１２より出力さ
れるレジスタトランスファ情報１０３の入力を受けて、
記述出力テンプレート１０４を参照して、当該レジスタ
トランスファ情報１０４より、ハードウェア記述言語の
文法に適合した形式によるハードウェア記述言語ソース
１０５が生成されて出力され、ソースファイル１４に収
納される。上述の記述出力テンプレート１０４には、論
理式の表記法およびフリップフロップなどの動作記述の
テンプレートが定義されている。例えば、ＡＮＤ演算に
は＊、ＯＲ演算には＋というように表記するとか、Ｄ型
フリップフロップであれば、ｉｆ〈クリア条件〉ｔｈｅ
ｎ〈インスタンス名〉：＝０ ｅｌｓｅ ｉｆ〈データ
取り込み条件〉ｔｈｅｎ〈インスタンス名〉：＝〈取り
込みデータ〉ｅｎｄというように定義される。The hardware description output means 13 receives the register transfer information 103 output from the register transfer information generating means 12, and
With reference to the description output template 104, a hardware description language source 105 in a format conforming to the grammar of the hardware description language is generated from the register transfer information 104, output, and stored in the source file 14. In the description output template 104 described above, a notation of a logical expression and a template of a behavioral description such as a flip-flop are defined. For example, if an AND operation is written as *, and an OR operation is written as +, or if it is a D flip-flop, if <clear condition> the
n <instance name>: = 0 else if <data acquisition condition> then <instance name>: = <acquired data> end.
【００１５】ハードウェア記述出力手段１３において
は、記述出力テンプレート１０４の空欄にレジスタトラ
ンスファ情報１０３より得られた情報を埋め込むことに
より、ハードウェア記述言語ソース１０５が生成され
て、ソースファイル１４に出力され収納される。なお、
記述出力テンプレート１０４の内容を変えることによ
り、様々な種類のハードウェア記述言語ソースに対応す
ることができる。In the hardware description output means 13, by embedding the information obtained from the register transfer information 103 in the blank of the description output template 104, the hardware description language source 105 is generated and output to the source file 14. It is stored. In addition,
By changing the content of the description output template 104, various kinds of hardware description language sources can be supported.
【００１６】以上の動作を回路例を用いて示すと、以下
のようになる。The above operation will be described below by using a circuit example.
【００１７】図２は、既設計データの回路図の一部を示
す図であり、Ｄ型フリップフロップ２７（Ｇ4 ）と、そ
の周辺のＤ型フリップフロップ２１（Ｇ0 ）、ＡＮＤ回
路２２（Ｇ1 ）、ＡＮＤ回路２４（Ｇ3 ）およびＡＮＤ
回路２８（Ｇ7 ）、ＯＲ回路２３（Ｇ2 ）、ＮＡＮＤ回
路２５（Ｇ5 ）およびＮＯＲ回路２６（Ｇ6 ）等を含む
回路構成が示されている。これらの素子間の接続情報
は、ネットリストファイル１１に収納されている既設計
のゲートレベル・ネットリスト１０１そのものである。
レジスタトランスファ情報生成手段１２においては、ま
ず、Ｄ型フリップフロップ２７（インスタンス名：
Ｇ4 ）の入力端子に対応する論理式が組み上げられる。
下記の表１は、この結果による端子論理式を示す表であ
り、当該論理式の表記としては、ＡＮＤ演算は・で表わ
し、ＯＲ演算は＋で表わしており、ＮＯＴ演算はバーを
用いて表わしている。FIG. 2 is a diagram showing a part of a circuit diagram of pre-designed data. The D-type flip-flop 27 (G 4 ), the D-type flip-flop 21 (G 0 ) around it, and the AND circuit 22 ( G 1 ), AND circuit 24 (G 3 ) and AND
A circuit configuration including a circuit 28 (G 7 ), an OR circuit 23 (G 2 ), a NAND circuit 25 (G 5 ) and a NOR circuit 26 (G 6 ) is shown. The connection information between these elements is the designed gate-level netlist 101 itself stored in the netlist file 11.
In the register transfer information generating means 12, first, the D-type flip-flop 27 (instance name:
The logical expression corresponding to the input terminal of G 4 ) is assembled.
Table 1 below is a table showing a terminal logical expression based on this result. As the notation of the logical expression, AND operation is represented by ·, OR operation is represented by +, and NOT operation is represented by using a bar. ing.
【００１８】[0018]
【表１】 [Table 1]
【００１９】次いで、レジスタトランスファ情報生成手
段１２においては、Ｄ型フリップフロップ２７（インス
タンス名Ｇ4 ）の動作を表わすレジスタトランスファ情
報１０３が作成される。下記の表２は、このレジスタト
ランスファ情報１０３の作成結果を示す図であり、表２
においては、立ち上がりエッジはｒｉｓｅ（……）で示
されている。Next, in the register transfer information generating means 12, the register transfer information 103 representing the operation of the D-type flip-flop 27 (instance name G 4 ) is created. Table 2 below is a diagram showing the creation result of the register transfer information 103.
In, the rising edge is indicated by rise (...).
【００２０】[0020]
【表２】 [Table 2]
【００２１】また、ハードウェア記述出力手段１３にお
いては、一例として下記の表３に示されるようなＤ−Ｆ
Ｆ（Ｄ型フリップフロップ）および論理式の記述出力テ
ンプレートを含む記述出力テンプレート１０４を用い
て、上記の表２に示されるレジスタトランスファ情報１
０３より、ハードウェア記述言語ソース１０５が生成さ
れてを出力される。この場合におけるハードウェア記述
言語ソース１０５が、表４に示される。Further, in the hardware description output means 13, as an example, a DF as shown in Table 3 below is given.
Using the description output template 104 including the description output template of F (D-type flip-flop) and the logical expression, the register transfer information 1 shown in Table 2 above.
From 03, the hardware description language source 105 is generated and output. The hardware description language source 105 in this case is shown in Table 4.
【００２２】[0022]
【表３】 [Table 3]
【００２３】[0023]
【表４】 [Table 4]
【００２４】[0024]
【発明の効果】以上説明したように、本発明は、ゲート
レベル・ネットリストからレジスタトランスファ情報を
生成し、当該レジスタトランスファ情報からハードウェ
ア記述言語によるソースファイルを生成することによっ
て、ゲートレベル・ネットリストからハードウェア記述
言語ソースへの情報変換が可能となり、これにより、設
計の対象とする論理回路に、ゲートレベルの論理回路図
作成による既設計データによる論理回路が混在する場合
においても、既設計論理回路に対応するシミュレーショ
ンを行うことが可能となり、設計者として、前記機能レ
ベルでの設計作業に移行することができるという効果が
ある。As described above, according to the present invention, the register transfer information is generated from the gate level netlist, and the source file in the hardware description language is generated from the register transfer information. It is possible to convert information from a list to a hardware description language source, so that even if the logic circuit to be designed includes logic circuits based on pre-designed data created by creating a gate-level logic circuit diagram, The simulation corresponding to the logic circuit can be performed, and as a designer, there is an effect that the designer can shift to the design work at the function level.
【図１】本発明の一実施例を示すシステム構成図であ
る。FIG. 1 is a system configuration diagram showing an embodiment of the present invention.
【図２】ネットリストの回路構成例を示す図である。FIG. 2 is a diagram illustrating a circuit configuration example of a net list.
１１ ネットリストファイル １２ レジスタトランスファ情報生成手段 １３ ハードウェア記述出力手段 １４ ソースファイル ２１、２７ Ｄ型フリップフロップ ２２、２４、２８ ＡＮＤ回路 ２３ ＯＲ回路 ２５ ＮＡＮＤ回路 ２６ ＮＯＲ回路 11 netlist file 12 register transfer information generation means 13 hardware description output means 14 source file 21, 27 D-type flip-flops 22, 24, 28 AND circuit 23 OR circuit 25 NAND circuit 26 NOR circuit
Claims (4)
・ファイルよりネットリストを読み出し、当該ネットリ
ストに含まれる素子の動作機能を定義する所定の素子動
作情報を用いて、レジスタトランスファ情報を生成して
出力するレジスタトランスファ情報生成手段と、 前記レジスタトランスファ情報を入力して、所定の記述
出力テンプレートを用いてハードウェア記述言語ソース
を生成して出力し、所定のソースファイルに収納するハ
ードウェア記述出力手段と、 を少なくとも備えることを特徴とするネットリスト・ハ
ードウェア記述変換装置。1. A netlist file is read from a netlist file that stores inter-element connection information, and register transfer information is generated using predetermined element operation information that defines operation functions of elements included in the netlist. And a register transfer information generating means for inputting the register transfer information, generating a hardware description language source using a predetermined description output template, outputting the hardware description language source, and storing the hardware description output in a predetermined source file. And a netlist / hardware description converter.
路、ＮＡＮＤ回路、ＯＲ回路、ＮＯＲ回路、ＥＸＯＲ回
路およびＥＸＮＯＲ回路等を含む素子に対しては、これ
らの各素子の機能として適用される論理式により規定さ
れる情報であることを特徴とする請求項１記載のネット
リスト・ハードウェア記述変換装置。2. The logic in which the element information is applied to the elements including a NOT circuit, an AND circuit, a NAND circuit, an OR circuit, a NOR circuit, an EXOR circuit, an EXNOR circuit, etc. as a function of each of these elements. The netlist / hardware description converter according to claim 1, wherein the netlist / hardware description converter is information defined by an equation.
プフロップを含む素子に対しては、当該素子の機能とし
て適用されるデータの取り込み、非同期クリアおよび非
同期プリセット等を含む動作仕様を規定する情報である
ことを特徴とする請求項１記載のネットリスト・ハード
ウェア記述変換装置。3. The element information is information for defining an operation specification including fetching of data applied as a function of the element, asynchronous clear, asynchronous preset, and the like for an element including at least a D-type flip-flop. The netlist / hardware description converter according to claim 1, wherein
くともＤ型フリップフロップを含む素子に対しては、当
該素子の機能として適用される前記動作仕様に準拠し
て、当該素子の周辺回路により決められる動作条件を規
定する情報であることを特徴とする請求項１記載のネッ
トリスト・ハードウェア記述変換装置。4. An operating condition in which the register transfer information is determined by a peripheral circuit of the element in accordance with the operation specification applied as a function of the element, for an element including at least a D-type flip-flop. 2. The netlist / hardware description conversion device according to claim 1, wherein the netlist / hardware description conversion device is information for defining the above.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6097093A JPH07306879A (en) | 1994-05-11 | 1994-05-11 | Netlist / hardware description converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6097093A JPH07306879A (en) | 1994-05-11 | 1994-05-11 | Netlist / hardware description converter |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07306879A true JPH07306879A (en) | 1995-11-21 |
Family
ID=14183030
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6097093A Pending JPH07306879A (en) | 1994-05-11 | 1994-05-11 | Netlist / hardware description converter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07306879A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2022536648A (en) * | 2019-06-10 | 2022-08-18 | バテル メモリアル インスティチュート | Behavioral design recovery from flattened netlist |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0251738A (en) * | 1988-08-15 | 1990-02-21 | Nec Corp | Automatic translation method from digital circuit data to logic simulation description language |
| JPH0442372A (en) * | 1990-06-07 | 1992-02-12 | Fujitsu Ltd | Logic circuit editing system |
| JPH04367075A (en) * | 1991-06-13 | 1992-12-18 | Toshiba Corp | Hardware design system |
-
1994
- 1994-05-11 JP JP6097093A patent/JPH07306879A/en active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0251738A (en) * | 1988-08-15 | 1990-02-21 | Nec Corp | Automatic translation method from digital circuit data to logic simulation description language |
| JPH0442372A (en) * | 1990-06-07 | 1992-02-12 | Fujitsu Ltd | Logic circuit editing system |
| JPH04367075A (en) * | 1991-06-13 | 1992-12-18 | Toshiba Corp | Hardware design system |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2022536648A (en) * | 2019-06-10 | 2022-08-18 | バテル メモリアル インスティチュート | Behavioral design recovery from flattened netlist |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6226777B1 (en) | Method and system for improving the performance of a circuit design verification tool | |
| US20100251196A1 (en) | Method and System for Designing a Structural Level Description of an Electronic Circuit | |
| US7231627B2 (en) | Merging a hardware design language source file with a separate assertion file | |
| JPH07306879A (en) | Netlist / hardware description converter | |
| US7113901B1 (en) | Reuse of hardware components | |
| US6216260B1 (en) | Method for automatic synthesis of a digital circuit employing an algorithm flowchart | |
| US6877140B1 (en) | Method and system for generating a schematic representing bus structures | |
| US6789234B2 (en) | Method and system for a timing based logic entry | |
| JP3105782B2 (en) | Logic generation method for electronic circuits | |
| TWI282929B (en) | Generating a logic design | |
| US20040111680A1 (en) | Method for creating ROM soft IP for being built in micro controller soft IP and recording media having program for executing the same | |
| JP3759007B2 (en) | Asynchronous circuit timing verification apparatus and timing verification method thereof | |
| JP2800742B2 (en) | Circuit diagram generator | |
| JP4776172B2 (en) | Security method for LSI design and manufacturing system | |
| JPH0652259A (en) | Scan inserting method | |
| Stroud | ASL: Auburn Simulation Language | |
| JP2606659B2 (en) | Logic circuit hierarchy development apparatus and method | |
| JPWO2006025412A1 (en) | Logic verification method, logic module data, device data, and logic verification apparatus | |
| Stroud | KSL: University of Kentucky Simulation Language | |
| JPH09231259A (en) | Logic design support device and logic synthesis tool | |
| KR100375828B1 (en) | Method for making VHDL codes with flow chart conversion from IP interface waveform | |
| JPH09251483A (en) | How to create a cell library | |
| JP4537907B2 (en) | Pin layout verification support system | |
| JP2000172730A (en) | Logic synthesizer | |
| JP2600572B2 (en) | Method and apparatus for converting logic verification target circuit including sequential circuit into logic verification facilitating circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970506 |