JPH07307389A - 半導体集積回路のヒューズ素子 - Google Patents
半導体集積回路のヒューズ素子Info
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- JPH07307389A JPH07307389A JP10891195A JP10891195A JPH07307389A JP H07307389 A JPH07307389 A JP H07307389A JP 10891195 A JP10891195 A JP 10891195A JP 10891195 A JP10891195 A JP 10891195A JP H07307389 A JPH07307389 A JP H07307389A
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- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
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- H10W20/493—Fuses, i.e. interconnections changeable from conductive to non-conductive
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- Design And Manufacture Of Integrated Circuits (AREA)
- Read Only Memory (AREA)
- Electronic Switches (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 小型で集積性に優れ、信頼性の高いヒューズ
素子を提供する。 【構成】 電流源１０から電流を受ける電気容断可能な
ヒューズＦｉと、ヒューズＦｉを介して流れる電流を接
地へ流すバイポーラトランジスタＢＴｉと、ヒューズ切
断動作でトランジスタＢＴｉのベース−エミッタ間に順
方向バイアスを提供するヒューズ選択用のＭＯＳトラン
ジスタＳＴｉと、トランジスタＢＴｉに対し並列接続さ
れ、記憶したデータの読取り時に選択的にＯＮする読取
用のＭＯＳトランジスタＲＴｉと、を備えたヒューズ素
子とする。バイポーラトランジスタの電流増幅作用によ
り、コレクタ端子を通じて接地へ流れる電流はトランジ
スタＳＴｉを通じて流れるベース電流より多くなる。従
ってトランジスタＳＴｉを小さくしても十分大きな切断
電流を流すことができる。データ読取動作ではトランジ
スタＳＴｉはＯＦＦ、トランジスタＲＴｉは選択的にＯ
Ｎとされる。
素子を提供する。 【構成】 電流源１０から電流を受ける電気容断可能な
ヒューズＦｉと、ヒューズＦｉを介して流れる電流を接
地へ流すバイポーラトランジスタＢＴｉと、ヒューズ切
断動作でトランジスタＢＴｉのベース−エミッタ間に順
方向バイアスを提供するヒューズ選択用のＭＯＳトラン
ジスタＳＴｉと、トランジスタＢＴｉに対し並列接続さ
れ、記憶したデータの読取り時に選択的にＯＮする読取
用のＭＯＳトランジスタＲＴｉと、を備えたヒューズ素
子とする。バイポーラトランジスタの電流増幅作用によ
り、コレクタ端子を通じて接地へ流れる電流はトランジ
スタＳＴｉを通じて流れるベース電流より多くなる。従
ってトランジスタＳＴｉを小さくしても十分大きな切断
電流を流すことができる。データ読取動作ではトランジ
スタＳＴｉはＯＦＦ、トランジスタＲＴｉは選択的にＯ
Ｎとされる。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路（ＩＣ）
に関し、特に、特定データの記憶を行なうために電気溶
断可能なヒューズを備えたヒューズ素子に関するもので
ある。
に関し、特に、特定データの記憶を行なうために電気溶
断可能なヒューズを備えたヒューズ素子に関するもので
ある。
【０００２】
【従来の技術】半導体集積回路には、特定のデータを記
憶するための手段としてヒューズ素子が広く使用されて
いる。即ち、例えばメモリの場合には、不良救済用冗長
回路における不良発生アドレスを記憶する手段や、或い
は、所定のテストモードを指定するための選択手段……
等々として用いられている。このようなヒューズ素子
は、そのヒューズの切断状態、即ち回路の電気的切断状
態に応じて、特定の入力に対し指定された出力を発生す
るように動作する。
憶するための手段としてヒューズ素子が広く使用されて
いる。即ち、例えばメモリの場合には、不良救済用冗長
回路における不良発生アドレスを記憶する手段や、或い
は、所定のテストモードを指定するための選択手段……
等々として用いられている。このようなヒューズ素子
は、そのヒューズの切断状態、即ち回路の電気的切断状
態に応じて、特定の入力に対し指定された出力を発生す
るように動作する。
【０００３】ヒューズ素子のヒューズ切断方法としては
現在、レーザビームを照射して切断するレーザビーム切
断、そして、溶断用電流を流して切断する電気切断法が
代表的である。前者のレーザビーム切断法は、ウェーハ
状態等のヒューズ素子が露出している状態でのみ適用可
能で、パッケージ終了後には適用できないという不具合
があり、従って後者の、パッケージ後でもヒューズ切断
可能な電気切断法が、より一般的に現在用いられてい
る。
現在、レーザビームを照射して切断するレーザビーム切
断、そして、溶断用電流を流して切断する電気切断法が
代表的である。前者のレーザビーム切断法は、ウェーハ
状態等のヒューズ素子が露出している状態でのみ適用可
能で、パッケージ終了後には適用できないという不具合
があり、従って後者の、パッケージ後でもヒューズ切断
可能な電気切断法が、より一般的に現在用いられてい
る。
【０００４】図６に、半導体メモリの冗長プリデコーダ
における不良発生アドレスの記憶手段として用いられる
ヒューズ素子を一例として示し、従来のヒューズ素子に
ついて具体的に説明する。
における不良発生アドレスの記憶手段として用いられる
ヒューズ素子を一例として示し、従来のヒューズ素子に
ついて具体的に説明する。
【０００５】最終出力信号Ｖｏｕｔを発生するノードＮ
１は、電流源として動作するｐチャネルＭＯＳトランジ
スタ１０を通じて昇圧電圧Ｖｐｐを受け、そして並列接
続関係にあるｎ個のヒューズ素子１２を介して接地電圧
Ｖｓｓへ接地される。ｐチャネルＭＯＳトランジスタ１
０のゲート端子に印加される制御信号φバーＲは、ヒュ
ーズ素子１２にデータを記憶するプログラムモードと、
ヒューズ素子１２に記憶したデータに従って出力信号Ｖ
ｏｕｔを発生するデコードモードとにおいて論理“ロ
ウ”にエネーブルされる。尚、昇圧電圧Ｖｐｐは、メモ
リの電源電圧Ｖｃｃをチャージポンプ等を使用して所定
レベル昇圧して得るものである。
１は、電流源として動作するｐチャネルＭＯＳトランジ
スタ１０を通じて昇圧電圧Ｖｐｐを受け、そして並列接
続関係にあるｎ個のヒューズ素子１２を介して接地電圧
Ｖｓｓへ接地される。ｐチャネルＭＯＳトランジスタ１
０のゲート端子に印加される制御信号φバーＲは、ヒュ
ーズ素子１２にデータを記憶するプログラムモードと、
ヒューズ素子１２に記憶したデータに従って出力信号Ｖ
ｏｕｔを発生するデコードモードとにおいて論理“ロ
ウ”にエネーブルされる。尚、昇圧電圧Ｖｐｐは、メモ
リの電源電圧Ｖｃｃをチャージポンプ等を使用して所定
レベル昇圧して得るものである。
【０００６】各ヒューズ素子１２は、直列接続されたヒ
ューズＦｉ（ｉ＝１〜ｎ）及び選択トランジスタＳｉで
構成される。そして、ｎチャネルＭＯＳＦＥＴからなる
各選択トランジスタＳｉのゲート端子には、それぞれ対
応するヒューズ選択信号Ｇｉが入力される。勿論、ｎ個
のヒューズ素子１２はすべて同じ構成を有する。
ューズＦｉ（ｉ＝１〜ｎ）及び選択トランジスタＳｉで
構成される。そして、ｎチャネルＭＯＳＦＥＴからなる
各選択トランジスタＳｉのゲート端子には、それぞれ対
応するヒューズ選択信号Ｇｉが入力される。勿論、ｎ個
のヒューズ素子１２はすべて同じ構成を有する。
【０００７】この例のヒューズ切断動作について、ヒュ
ーズＦ１をもつヒューズ素子１２を代表的に説明する。
即ち、この選択対象のヒューズ素子１２に対応するヒュ
ーズ選択信号Ｇ１を論理“ハイ”、例えば昇圧電圧Ｖｐ
ｐのレベルで供給して選択トランジスタＳ１をＯＮさせ
ると、ノードＮ１−ヒューズＦ１−選択トランジスタＳ
１を通じて接地電圧Ｖｓｓへ切断電流が流れる。このと
き、例えばヒューズＦ１が２００〜３００Ωの抵抗をも
つポリシリコンヒューズであれば、これを溶断するため
には１３００℃以上の温度が必要となる。そこで、昇圧
電圧Ｖｐｐを１０Ｖ以上で供給し、１５０ｍＡ程度のピ
ーク電流値を有する切断電流がヒューズＦ１を通じて流
れるようにすると、ヒューズＦ１の抵抗が初期値より１
／５程度低くなるのでヒューズＦ１を流れる電流が多く
なり、この切断電流によって発生する温度でヒューズＦ
１を溶断できる。
ーズＦ１をもつヒューズ素子１２を代表的に説明する。
即ち、この選択対象のヒューズ素子１２に対応するヒュ
ーズ選択信号Ｇ１を論理“ハイ”、例えば昇圧電圧Ｖｐ
ｐのレベルで供給して選択トランジスタＳ１をＯＮさせ
ると、ノードＮ１−ヒューズＦ１−選択トランジスタＳ
１を通じて接地電圧Ｖｓｓへ切断電流が流れる。このと
き、例えばヒューズＦ１が２００〜３００Ωの抵抗をも
つポリシリコンヒューズであれば、これを溶断するため
には１３００℃以上の温度が必要となる。そこで、昇圧
電圧Ｖｐｐを１０Ｖ以上で供給し、１５０ｍＡ程度のピ
ーク電流値を有する切断電流がヒューズＦ１を通じて流
れるようにすると、ヒューズＦ１の抵抗が初期値より１
／５程度低くなるのでヒューズＦ１を流れる電流が多く
なり、この切断電流によって発生する温度でヒューズＦ
１を溶断できる。
【０００８】この溶断に際してヒューズＦ１に切断電流
を十分流すのに必要な電流駆動能力を得るための、選択
トランジスタＳ１のサイズ（チャネル幅・長）を計算し
てみる。ゲート酸化膜の厚さが２００Åで、移動度（mo
bility）が４５０ｃｍ2 ／Ｖ・Ｓとするとき、飽和領域
で動作するトランジスタの駆動電流Ｉｄを求めるための
下記数式１において、ボディー効果まで考慮したしきい
値電圧ＶT が２．５Ｖの場合、選択トランジスタＳ１の
チャネルサイズ（Ｗ／Ｌ）は１００以上でなければなら
ないことが分かる。従って、トランジスタがかなり大き
くならざるを得ず、この従来例のヒューズ素子１２は高
集積化に向いているとはいえない。
を十分流すのに必要な電流駆動能力を得るための、選択
トランジスタＳ１のサイズ（チャネル幅・長）を計算し
てみる。ゲート酸化膜の厚さが２００Åで、移動度（mo
bility）が４５０ｃｍ2 ／Ｖ・Ｓとするとき、飽和領域
で動作するトランジスタの駆動電流Ｉｄを求めるための
下記数式１において、ボディー効果まで考慮したしきい
値電圧ＶT が２．５Ｖの場合、選択トランジスタＳ１の
チャネルサイズ（Ｗ／Ｌ）は１００以上でなければなら
ないことが分かる。従って、トランジスタがかなり大き
くならざるを得ず、この従来例のヒューズ素子１２は高
集積化に向いているとはいえない。
【数１】 Ｉｄ＝μＣox（Ｗ／Ｌ）（１／２）（ＶGS−ＶT ）2
【０００９】また、図６に示すヒューズ素子１２は、ヒ
ューズ切断、即ちプログラムが完了した後、通常のメモ
リ読出／書込動作において記憶データの読取動作を行う
デコードモードでも大きな選択トランジスタＳｉを介し
て電流を流すので、プログラム時に切断しなかったヒュ
ーズが切れて誤動作を誘発してしまう、という問題点を
有している。これを解決するため提案されているヒュー
ズ素子の例を図７に示す。この図７に示すのも図６と同
様、メモリの冗長プリデコーダにおける場合の例であ
る。
ューズ切断、即ちプログラムが完了した後、通常のメモ
リ読出／書込動作において記憶データの読取動作を行う
デコードモードでも大きな選択トランジスタＳｉを介し
て電流を流すので、プログラム時に切断しなかったヒュ
ーズが切れて誤動作を誘発してしまう、という問題点を
有している。これを解決するため提案されているヒュー
ズ素子の例を図７に示す。この図７に示すのも図６と同
様、メモリの冗長プリデコーダにおける場合の例であ
る。
【００１０】この例のヒューズ素子１４も上記従来例同
様に、ノードＮ１と接地電圧Ｖｓｓ端との間に並列接続
されたｎ個のヒューズ素子１４を有している。そして、
各ヒューズ素子１４は、ヒューズＦｉ（ｉ＝１〜ｎ）
と、互いに並列接続関係にある選択トランジスタＳｉ及
び読取トランジスタＲｉと、から構成されている。選択
トランジスタＳｉの動作は上記図６の場合の動作と同様
である。但し、この例の場合には、メモリの読出／書込
動作に際するデコードモードで、選択トランジスタＳｉ
はＯＦＦに保たれる。
様に、ノードＮ１と接地電圧Ｖｓｓ端との間に並列接続
されたｎ個のヒューズ素子１４を有している。そして、
各ヒューズ素子１４は、ヒューズＦｉ（ｉ＝１〜ｎ）
と、互いに並列接続関係にある選択トランジスタＳｉ及
び読取トランジスタＲｉと、から構成されている。選択
トランジスタＳｉの動作は上記図６の場合の動作と同様
である。但し、この例の場合には、メモリの読出／書込
動作に際するデコードモードで、選択トランジスタＳｉ
はＯＦＦに保たれる。
【００１１】一方、読取トランジスタＲｉは、記憶デー
タを読取るデコードモードにおいて、対応するアドレス
信号Ａｉがゲート端子に印加されることで、ヒューズＦ
ｉを通じて接地電圧Ｖｓｓへ流れる電流を制御する手段
として動作する。ヒューズ切断時に使用されないことか
ら、この読取トランジスタＲｉの電流駆動能力は小さく
てよいので、上記従来例に比べてデコードモードでヒュ
ーズＦｉに流れる読取電流を少なくすることができる。
従って、ヒューズ誤切断の可能性がほぼなくなり、ヒュ
ーズ素子１４の信頼性が向上する。
タを読取るデコードモードにおいて、対応するアドレス
信号Ａｉがゲート端子に印加されることで、ヒューズＦ
ｉを通じて接地電圧Ｖｓｓへ流れる電流を制御する手段
として動作する。ヒューズ切断時に使用されないことか
ら、この読取トランジスタＲｉの電流駆動能力は小さく
てよいので、上記従来例に比べてデコードモードでヒュ
ーズＦｉに流れる読取電流を少なくすることができる。
従って、ヒューズ誤切断の可能性がほぼなくなり、ヒュ
ーズ素子１４の信頼性が向上する。
【００１２】しかしながら、この図７に示すヒューズ素
子１４は、誤動作防止という信頼性の点は改善している
ものの、切断電流を駆動するための選択トランジスタＳ
ｉのサイズは図６と同じくそのままで、加えて読取トラ
ンジスタＲｉを設けているため、集積性については問題
点が残されている。
子１４は、誤動作防止という信頼性の点は改善している
ものの、切断電流を駆動するための選択トランジスタＳ
ｉのサイズは図６と同じくそのままで、加えて読取トラ
ンジスタＲｉを設けているため、集積性については問題
点が残されている。
【００１３】これを改善するために、ＭＯＳトランジス
タ形成で副次的に構成される寄生バイポーラトランジス
タを、切断電流を駆動するために併用し、それによりヒ
ューズ素子の面積を小さくする技術が、１９８６年のＲ
ｕｎｇの米国特許第４，６０５，８７２号に開示されて
いる。この特許では、半導体基板とウェルで形成される
２個の寄生バイポーラトランジスタを駆動させ、そのラ
ッチアップ（latch-up）現象を用いた電流増幅、又は、
ウェル−基板−トランジスタの接合（junction）を利用
した寄生バイポーラトランジスタを駆動させての電流増
幅、を利用してヒューズ切断を行うヒューズ素子の技術
が開示されている。
タ形成で副次的に構成される寄生バイポーラトランジス
タを、切断電流を駆動するために併用し、それによりヒ
ューズ素子の面積を小さくする技術が、１９８６年のＲ
ｕｎｇの米国特許第４，６０５，８７２号に開示されて
いる。この特許では、半導体基板とウェルで形成される
２個の寄生バイポーラトランジスタを駆動させ、そのラ
ッチアップ（latch-up）現象を用いた電流増幅、又は、
ウェル−基板−トランジスタの接合（junction）を利用
した寄生バイポーラトランジスタを駆動させての電流増
幅、を利用してヒューズ切断を行うヒューズ素子の技術
が開示されている。
【００１４】しかし、このヒューズ素子を用いる場合に
は、副次的に生成される寄生バイポーラトランジスタを
付加的に併用するので、寄生バイポーラトランジスタの
増幅特性を維持するために基板濃度とウェル濃度をそれ
に合わせて調節しなければならず、基板濃度及びウェル
濃度を典型的なＣＭＯＳウェルとしての濃度に維持する
ことが難しいという改善点がある。また特に、基板−ウ
ェル−トランジスタの接合を利用した単（single）寄生
バイポーラトランジスタの場合、ベース幅として作用す
るウェルの深さを浅く調節しなければ良好な増幅特性を
得られないので、製造工程が難しくなる。更に、ラッチ
アップ現象を用いる場合、接地電圧へ接地される複数個
のヒューズ形成のために複数の接地線乃至は別途の素子
が必要となり、結局、集積性に影響するし、ラッチアッ
プ現象は他の半導体素子の動作信頼性に関わってくるの
で、できればラッチアップ現象が生じないようにする方
が好ましい。
は、副次的に生成される寄生バイポーラトランジスタを
付加的に併用するので、寄生バイポーラトランジスタの
増幅特性を維持するために基板濃度とウェル濃度をそれ
に合わせて調節しなければならず、基板濃度及びウェル
濃度を典型的なＣＭＯＳウェルとしての濃度に維持する
ことが難しいという改善点がある。また特に、基板−ウ
ェル−トランジスタの接合を利用した単（single）寄生
バイポーラトランジスタの場合、ベース幅として作用す
るウェルの深さを浅く調節しなければ良好な増幅特性を
得られないので、製造工程が難しくなる。更に、ラッチ
アップ現象を用いる場合、接地電圧へ接地される複数個
のヒューズ形成のために複数の接地線乃至は別途の素子
が必要となり、結局、集積性に影響するし、ラッチアッ
プ現象は他の半導体素子の動作信頼性に関わってくるの
で、できればラッチアップ現象が生じないようにする方
が好ましい。
【００１５】
【発明が解決しようとする課題】以上のような従来技術
に着目して本発明では、小型で集積性に優れ、信頼性の
高いヒューズ素子の提供を目的とする。また、比較的容
易に製造でき、信頼性に優れるバイポーラトランジスタ
を用いたヒューズ素子の提供を目的とする。
に着目して本発明では、小型で集積性に優れ、信頼性の
高いヒューズ素子の提供を目的とする。また、比較的容
易に製造でき、信頼性に優れるバイポーラトランジスタ
を用いたヒューズ素子の提供を目的とする。
【００１６】
【課題を解決するための手段】このような目的のために
本発明は、電流を流すことで選択的に電気的切断可能と
され、その電気的切断状態により所定のデータを記憶す
るヒューズ素子について、電流源から電流を受ける電気
容断可能なヒューズと、該ヒューズを介して流れる電流
をコレクタ−エミッタ間を通じて接地へ流すバイポーラ
トランジスタと、該バイポーラトランジスタのベース−
エミッタ間にチャネルを介して順方向バイアスを提供す
るＭＯＳトランジスタと、を備えた構成とすることを特
徴とする。
本発明は、電流を流すことで選択的に電気的切断可能と
され、その電気的切断状態により所定のデータを記憶す
るヒューズ素子について、電流源から電流を受ける電気
容断可能なヒューズと、該ヒューズを介して流れる電流
をコレクタ−エミッタ間を通じて接地へ流すバイポーラ
トランジスタと、該バイポーラトランジスタのベース−
エミッタ間にチャネルを介して順方向バイアスを提供す
るＭＯＳトランジスタと、を備えた構成とすることを特
徴とする。
【００１７】そして、このようなヒューズ素子におい
て、バイポーラトランジスタに対しチャネルが並列接続
され、記憶したデータの読取り時に選択的にＯＮする第
２のＭＯＳトランジスタを更に設ける、或いは、ヒュー
ズのバイポーラトランジスタ接続側とバイポーラトラン
ジスタのベース端子との間に抵抗を接続した構成とする
ことを特徴とする。
て、バイポーラトランジスタに対しチャネルが並列接続
され、記憶したデータの読取り時に選択的にＯＮする第
２のＭＯＳトランジスタを更に設ける、或いは、ヒュー
ズのバイポーラトランジスタ接続側とバイポーラトラン
ジスタのベース端子との間に抵抗を接続した構成とする
ことを特徴とする。
【００１８】また、電流を流すことで選択的に電気的切
断可能とされ、その電気的切断状態により所定のデータ
を記憶するヒューズ素子について、電流源からの電流を
コレクタ−エミッタ間を通じて流すバイポーラトランジ
スタと、該バイポーラトランジスタのベース−エミッタ
間にチャネルを介して順方向バイアスを提供するＭＯＳ
トランジスタと、前記バイポーラトランジスタを介して
流れる電流を受けるヒューズと、を備えた構成とするこ
とを特徴とする。
断可能とされ、その電気的切断状態により所定のデータ
を記憶するヒューズ素子について、電流源からの電流を
コレクタ−エミッタ間を通じて流すバイポーラトランジ
スタと、該バイポーラトランジスタのベース−エミッタ
間にチャネルを介して順方向バイアスを提供するＭＯＳ
トランジスタと、前記バイポーラトランジスタを介して
流れる電流を受けるヒューズと、を備えた構成とするこ
とを特徴とする。
【００１９】上記のような各ヒューズ素子においては、
バイポーラトランジスタを、エミッタ端子から電流を受
けるｐｎｐ形バイポーラトランジスタとし、該バイポー
ラトランジスタのベース−エミッタ間に順方向バイアス
を提供するＭＯＳトランジスタを、チャネルの一端を接
地させたｎチャネルＭＯＳトランジスタとするとよい。
バイポーラトランジスタを、エミッタ端子から電流を受
けるｐｎｐ形バイポーラトランジスタとし、該バイポー
ラトランジスタのベース−エミッタ間に順方向バイアス
を提供するＭＯＳトランジスタを、チャネルの一端を接
地させたｎチャネルＭＯＳトランジスタとするとよい。
【００２０】即ち、この発明のヒューズ素子では、バイ
ポーラトランジスタを独立要素として形成し、このバイ
ポーラトランジスタの制御素子としてＭＯＳトランジス
タを用いるようにしている。
ポーラトランジスタを独立要素として形成し、このバイ
ポーラトランジスタの制御素子としてＭＯＳトランジス
タを用いるようにしている。
【００２１】このようなヒューズ素子のより具体的な構
成としては、電流源に接続されて出力信号を発生するノ
ードに対し接続して使用され、前記電流源から供給され
る電流により選択的に電気的切断されて所定のデータを
記憶するヒューズ素子であり、前記ノードに一端が接続
される電気溶断可能なヒューズと、該ヒューズの他端と
接地端との間に接続され、活性化信号に応答して予め設
定された増幅率の増幅電流を前記ヒューズを通じて流す
ことでヒューズの電気溶断を行うバイポーラトランジス
タと、切断用ヒューズ選択信号に応答してチャネルを通
じて電流を流し、該電流を前記活性化信号としてバイポ
ーラトランジスタのベース端子へ提供する第１のＭＯＳ
トランジスタと、読取用ヒューズ選択信号に応答して前
記ヒューズの他端から接地端へ電流路を形成する第２の
ＭＯＳトランジスタと、を備えるものとする。
成としては、電流源に接続されて出力信号を発生するノ
ードに対し接続して使用され、前記電流源から供給され
る電流により選択的に電気的切断されて所定のデータを
記憶するヒューズ素子であり、前記ノードに一端が接続
される電気溶断可能なヒューズと、該ヒューズの他端と
接地端との間に接続され、活性化信号に応答して予め設
定された増幅率の増幅電流を前記ヒューズを通じて流す
ことでヒューズの電気溶断を行うバイポーラトランジス
タと、切断用ヒューズ選択信号に応答してチャネルを通
じて電流を流し、該電流を前記活性化信号としてバイポ
ーラトランジスタのベース端子へ提供する第１のＭＯＳ
トランジスタと、読取用ヒューズ選択信号に応答して前
記ヒューズの他端から接地端へ電流路を形成する第２の
ＭＯＳトランジスタと、を備えるものとする。
【００２２】また、電圧レベルを選択可能な電圧源に接
続されたノードに対し接続して使用され、前記電圧源か
ら供給される電流により選択的に電気的切断されて所定
のデータを記憶するヒューズ素子であり、前記ノードに
一端が接続された電気溶断可能なヒューズと、該ヒュー
ズの他端と接地端との間に接続され、活性化信号に応答
して予め設定された増幅率の増幅電流を前記ヒューズを
通じて流すことでヒューズの溶断を行うバイポーラトラ
ンジスタと、ヒューズ選択信号に応答してチャネルを通
じ電流を流し、該電流を前記活性化信号としてバイポー
ラトランジスタのベース端子へ提供するＭＯＳトランジ
スタと、前記ヒューズの他端と前記バイポーラトランジ
スタのベース端子との間に接続された抵抗と、を備えて
なり、切断動作では、前記バイポーラトランジスタを通
じてヒューズ溶断可能な切断電流を流すことのできる第
１電圧を前記電圧源により前記ノードに供給し、そして
読取動作では、前記バイポーラトランジスタの活性化可
能な電圧より低く且つ前記ヒューズ及び前記抵抗を通じ
て読取電流を流すことのできる第２電圧を前記電圧源に
より前記ノードに供給するようにして使用するものとす
る。
続されたノードに対し接続して使用され、前記電圧源か
ら供給される電流により選択的に電気的切断されて所定
のデータを記憶するヒューズ素子であり、前記ノードに
一端が接続された電気溶断可能なヒューズと、該ヒュー
ズの他端と接地端との間に接続され、活性化信号に応答
して予め設定された増幅率の増幅電流を前記ヒューズを
通じて流すことでヒューズの溶断を行うバイポーラトラ
ンジスタと、ヒューズ選択信号に応答してチャネルを通
じ電流を流し、該電流を前記活性化信号としてバイポー
ラトランジスタのベース端子へ提供するＭＯＳトランジ
スタと、前記ヒューズの他端と前記バイポーラトランジ
スタのベース端子との間に接続された抵抗と、を備えて
なり、切断動作では、前記バイポーラトランジスタを通
じてヒューズ溶断可能な切断電流を流すことのできる第
１電圧を前記電圧源により前記ノードに供給し、そして
読取動作では、前記バイポーラトランジスタの活性化可
能な電圧より低く且つ前記ヒューズ及び前記抵抗を通じ
て読取電流を流すことのできる第２電圧を前記電圧源に
より前記ノードに供給するようにして使用するものとす
る。
【００２３】或いは、切断電流を流すための第１電圧が
提供されるノードに接続して使用され、前記切断電流の
供給により電気的に切断されて所定のデータを記憶する
ヒューズ素子であり、前記ノードから電流を受ける電気
溶断可能なヒューズと、第１活性化信号に応答して前記
ヒューズを通じ接地端へ切断電流を流すことでヒューズ
溶断を行い、第２活性化信号に応答して前記ヒューズを
通じ接地端へ読取電流を流すように動作可能なバイポー
ラトランジスタと、切断動作では、第１電圧の切断用ヒ
ューズ選択信号に応答して前記バイポーラトランジスタ
のベース端子に第１活性化信号を供給し、読取動作で
は、第１電圧より低い第２電圧の読取用ヒューズ選択信
号に応答して前記バイポーラトランジスタのベース端子
に第２活性化信号を供給するＭＯＳトランジスタと、を
備えるものとする。
提供されるノードに接続して使用され、前記切断電流の
供給により電気的に切断されて所定のデータを記憶する
ヒューズ素子であり、前記ノードから電流を受ける電気
溶断可能なヒューズと、第１活性化信号に応答して前記
ヒューズを通じ接地端へ切断電流を流すことでヒューズ
溶断を行い、第２活性化信号に応答して前記ヒューズを
通じ接地端へ読取電流を流すように動作可能なバイポー
ラトランジスタと、切断動作では、第１電圧の切断用ヒ
ューズ選択信号に応答して前記バイポーラトランジスタ
のベース端子に第１活性化信号を供給し、読取動作で
は、第１電圧より低い第２電圧の読取用ヒューズ選択信
号に応答して前記バイポーラトランジスタのベース端子
に第２活性化信号を供給するＭＯＳトランジスタと、を
備えるものとする。
【００２４】或いはまた、切断電流を流すための第１電
圧と読取電流を流すための第２電圧とが提供されるノー
ドに接続して使用され、前記切断電流により電気的に切
断されて所定のデータを記憶するヒューズ素子であり、
切断電流の供給により電気溶断可能なヒューズと、該ヒ
ューズの一端と前記ノードとの間に接続され、ベース端
子に活性化信号が入力されるときに、前記第１電圧が提
供される場合には前記ヒューズを通じて接地端へ切断電
流を流してヒューズ溶断を行い、前記第２電圧が提供さ
れる場合には前記ヒューズへ読取電流を流すように動作
可能なバイポーラトランジスタと、切断動作では、切断
用ヒューズ選択信号に応答して前記バイポーラトランジ
スタのベース端子へ第１の活性化信号を入力し、読取動
作では、読取用ヒューズ選択信号に応答して前記バイポ
ーラトランジスタのベース端子へ第２の活性化信号を入
力するＭＯＳトランジスタと、を備えるものとする。
圧と読取電流を流すための第２電圧とが提供されるノー
ドに接続して使用され、前記切断電流により電気的に切
断されて所定のデータを記憶するヒューズ素子であり、
切断電流の供給により電気溶断可能なヒューズと、該ヒ
ューズの一端と前記ノードとの間に接続され、ベース端
子に活性化信号が入力されるときに、前記第１電圧が提
供される場合には前記ヒューズを通じて接地端へ切断電
流を流してヒューズ溶断を行い、前記第２電圧が提供さ
れる場合には前記ヒューズへ読取電流を流すように動作
可能なバイポーラトランジスタと、切断動作では、切断
用ヒューズ選択信号に応答して前記バイポーラトランジ
スタのベース端子へ第１の活性化信号を入力し、読取動
作では、読取用ヒューズ選択信号に応答して前記バイポ
ーラトランジスタのベース端子へ第２の活性化信号を入
力するＭＯＳトランジスタと、を備えるものとする。
【００２５】このようなヒューズ素子を半導体基板に集
積するについて、本発明では、チャネル領域を間に挟ん
で離隔させて第１導電形半導体基板に形成した２つの第
２導電形不純物領域をドレイン及びソース端子とし、そ
して前記チャネル領域上に絶縁膜を介してゲート電極を
形成してＭＯＳトランジスタを構成し、また、前記第２
導電形不純物領域の一方の不純物領域をベース端子と
し、そして該不純物領域内に形成した第１導電形不純物
領域及び第１導電形半導体基板をエミッタ及びコレクタ
端子としてバイポーラトランジスタを構成し、更に、電
流源と前記第１導電形不純物領域との間を接続するよう
にして、第１導電形半導体基板から絶縁させて延設しヒ
ューズを構成することを特徴とする。
積するについて、本発明では、チャネル領域を間に挟ん
で離隔させて第１導電形半導体基板に形成した２つの第
２導電形不純物領域をドレイン及びソース端子とし、そ
して前記チャネル領域上に絶縁膜を介してゲート電極を
形成してＭＯＳトランジスタを構成し、また、前記第２
導電形不純物領域の一方の不純物領域をベース端子と
し、そして該不純物領域内に形成した第１導電形不純物
領域及び第１導電形半導体基板をエミッタ及びコレクタ
端子としてバイポーラトランジスタを構成し、更に、電
流源と前記第１導電形不純物領域との間を接続するよう
にして、第１導電形半導体基板から絶縁させて延設しヒ
ューズを構成することを特徴とする。
【００２６】以上のような本発明によるヒューズ素子の
作用効果等については、次に述べる実施例の説明から明
らかとなるであろう。
作用効果等については、次に述べる実施例の説明から明
らかとなるであろう。
【００２７】
【実施例】以下、本発明の好適な実施例を添付の図面を
参照して詳細に説明する。
参照して詳細に説明する。
【００２８】図１の回路図に、本発明によるヒューズ素
子の一例として、半導体メモリの冗長プリデコーダに用
いた場合の実施例を示す。この冗長プリデコーダにおけ
るノードＮ１は、電流源としてスイッチ動作するｐチャ
ネルＭＯＳトランジスタ１０を通じて昇圧電圧Ｖｐｐを
受け、出力信号Ｖｏｕｔを発生する。そして、このノー
ドＮ１は、互いに並列接続されたｎ個のヒューズ素子１
６を介して接地電圧Ｖｓｓへ接地される。
子の一例として、半導体メモリの冗長プリデコーダに用
いた場合の実施例を示す。この冗長プリデコーダにおけ
るノードＮ１は、電流源としてスイッチ動作するｐチャ
ネルＭＯＳトランジスタ１０を通じて昇圧電圧Ｖｐｐを
受け、出力信号Ｖｏｕｔを発生する。そして、このノー
ドＮ１は、互いに並列接続されたｎ個のヒューズ素子１
６を介して接地電圧Ｖｓｓへ接地される。
【００２９】各ヒューズ素子１６は、一端がノードＮ１
に接続されたヒューズＦｉ（ｉ＝１〜ｎ）と、ヒューズ
Ｆｉの他端にエミッタ端子が接続されると共にコレクタ
端子が接地されたバイポーラトランジスタＢＴｉと、ゲ
ート端子に入力される切断用ヒューズ選択信号Ｇｉに応
じて動作し、バイポーラトランジスタＢＴｉのベース端
子を接地電圧Ｖｓｓへ接地させる選択トランジスタＳＴ
ｉと、ゲート端子に入力される、アドレスに基づく読取
用ヒューズ選択信号Ａｉ（ｉ＝１〜ｎ）に応じて動作
し、ヒューズＦｉの他端を接地させる読取トランジスタ
ＲＴｉと、から構成されている。読取トランジスタＲＴ
ｉは、バイポーラトランジスタＢＴｉに対し並列接続さ
れる。
に接続されたヒューズＦｉ（ｉ＝１〜ｎ）と、ヒューズ
Ｆｉの他端にエミッタ端子が接続されると共にコレクタ
端子が接地されたバイポーラトランジスタＢＴｉと、ゲ
ート端子に入力される切断用ヒューズ選択信号Ｇｉに応
じて動作し、バイポーラトランジスタＢＴｉのベース端
子を接地電圧Ｖｓｓへ接地させる選択トランジスタＳＴ
ｉと、ゲート端子に入力される、アドレスに基づく読取
用ヒューズ選択信号Ａｉ（ｉ＝１〜ｎ）に応じて動作
し、ヒューズＦｉの他端を接地させる読取トランジスタ
ＲＴｉと、から構成されている。読取トランジスタＲＴ
ｉは、バイポーラトランジスタＢＴｉに対し並列接続さ
れる。
【００３０】図２に示す要部断面図は、図１に示すヒュ
ーズ素子１６を半導体基板に集積したときの断面構造の
一例である。即ち同図には、読取トランジスタＲＴｉを
除いた構成、ヒューズＦｉ、バイポーラトランジスタＢ
Ｔｉ、そして選択トランジスタＳＴｉの断面図が示して
ある。
ーズ素子１６を半導体基板に集積したときの断面構造の
一例である。即ち同図には、読取トランジスタＲＴｉを
除いた構成、ヒューズＦｉ、バイポーラトランジスタＢ
Ｔｉ、そして選択トランジスタＳＴｉの断面図が示して
ある。
【００３１】選択トランジスタＳＴｉは図２中のｎチャ
ネルＭＯＳトランジスタＳＴｉで、そのドレイン端子及
びソース端子は、チャネル領域２０を挟んで第１導電形
基板としてのｐ形半導体基板１８に形成された第２導電
形不純物領域のｎ- 不純物領域２２及びｎ+ 不純物領域
２４から構成され、そしてそのゲート端子であるゲート
電極２３は、チャネル領域２０上にゲート絶縁膜を介し
て形成されている。更に、ｎ- 不純物領域２２内にはｐ
+ 不純物領域２６が形成されており、このｐ+不純物領
域２６がバイポーラトランジスタＢＴｉのエミッタ端子
とされ、従って、ｎ- 不純物領域２２をベース端子、ｐ
形半導体基板１８をコレクタ端子としてｐｎｐバイポー
ラトランジスタＢＴｉが独立的に形成されている。
ネルＭＯＳトランジスタＳＴｉで、そのドレイン端子及
びソース端子は、チャネル領域２０を挟んで第１導電形
基板としてのｐ形半導体基板１８に形成された第２導電
形不純物領域のｎ- 不純物領域２２及びｎ+ 不純物領域
２４から構成され、そしてそのゲート端子であるゲート
電極２３は、チャネル領域２０上にゲート絶縁膜を介し
て形成されている。更に、ｎ- 不純物領域２２内にはｐ
+ 不純物領域２６が形成されており、このｐ+不純物領
域２６がバイポーラトランジスタＢＴｉのエミッタ端子
とされ、従って、ｎ- 不純物領域２２をベース端子、ｐ
形半導体基板１８をコレクタ端子としてｐｎｐバイポー
ラトランジスタＢＴｉが独立的に形成されている。
【００３２】そして、絶縁層でｐ形半導体基板１８等か
ら絶縁させるようにしてヒューズＦｉが延設されてい
る。このヒューズＦｉの一端は絶縁層に設けたコンタク
トホールを介して配線層２８と接続され、またその他端
は絶縁層に設けた別のコンタクトホールを介して配線層
３０と接続される。配線層３０はｐ+ 不純物領域２６へ
つながれている。配線層２８は、切断電流又は読取電流
を供給する電流源（即ち、図１のノードＮ１を介してＭ
ＯＳトランジスタ１０のドレイン端子）へ接続される。
また、ＭＯＳトランジスタＳＴｉのソース端子となるｎ
+ 不純物領域２４に接続する配線層３２が設けられてお
り、この配線層３２が接地電圧Ｖｓｓへ接地させてあ
る。
ら絶縁させるようにしてヒューズＦｉが延設されてい
る。このヒューズＦｉの一端は絶縁層に設けたコンタク
トホールを介して配線層２８と接続され、またその他端
は絶縁層に設けた別のコンタクトホールを介して配線層
３０と接続される。配線層３０はｐ+ 不純物領域２６へ
つながれている。配線層２８は、切断電流又は読取電流
を供給する電流源（即ち、図１のノードＮ１を介してＭ
ＯＳトランジスタ１０のドレイン端子）へ接続される。
また、ＭＯＳトランジスタＳＴｉのソース端子となるｎ
+ 不純物領域２４に接続する配線層３２が設けられてお
り、この配線層３２が接地電圧Ｖｓｓへ接地させてあ
る。
【００３３】ヒューズＦｉは、予め設定された大きさの
電流によって溶断されるもので、例えばポリシリコン負
荷を利用して形成される。ｐ+ 不純物領域２６は、ＢＦ
２或いはホウ素（boron ）を拡散させて１Ｅ20ｉｏｎｓ
／ｃｍ3 以上の不純物濃度を有するように形成し、また
ｎ- 不純物領域２２は、燐或いはヒ素（arsenic ）を注
入・拡散させて５Ｅ17〜５Ｅ18ｉｏｎｓ／ｃｍ3 の不純
物濃度を有するように形成する。
電流によって溶断されるもので、例えばポリシリコン負
荷を利用して形成される。ｐ+ 不純物領域２６は、ＢＦ
２或いはホウ素（boron ）を拡散させて１Ｅ20ｉｏｎｓ
／ｃｍ3 以上の不純物濃度を有するように形成し、また
ｎ- 不純物領域２２は、燐或いはヒ素（arsenic ）を注
入・拡散させて５Ｅ17〜５Ｅ18ｉｏｎｓ／ｃｍ3 の不純
物濃度を有するように形成する。
【００３４】尚、この例においては、バイポーラトラン
ジスタＢＴｉのコレクタ端子にｐ形半導体基板１８を使
用しているが、ｎ形基板でｎチャネルＭＯＳトランジス
タＳＴｉを形成する場合等のｐ形ウェルを使用してもよ
いのは当然である（この場合のｐ形ウェルもｐ形半導体
基板と言える）。
ジスタＢＴｉのコレクタ端子にｐ形半導体基板１８を使
用しているが、ｎ形基板でｎチャネルＭＯＳトランジス
タＳＴｉを形成する場合等のｐ形ウェルを使用してもよ
いのは当然である（この場合のｐ形ウェルもｐ形半導体
基板と言える）。
【００３５】これら図１、図２に示す実施例で、ヒュー
ズＦ１を切断する場合のプログラムモードを代表的に説
明する。ヒューズ切断動作でノードＮ１には、制御信号
バーＲＥＤの論理“ロウ”でＯＮするｐチャネルＭＯＳ
トランジスタ１０により昇圧電圧Ｖｐｐが供給されるの
で、選択対象のヒューズＦ１の一端には昇圧電圧Ｖｐｐ
がかけられている。そして、対応する切断用ヒューズ選
択信号Ｇ１が電源電圧Ｖｃｃのレベル（又は昇圧電圧Ｖ
ｐｐのレベル）で供給されると選択トランジスタＳＴ１
がＯＮし、それによりバイポーラトランジスタＢＴ１の
ベース端子が接地電圧Ｖｓｓへ接地され、ベース電流が
流れることになる。このときのバイポーラトランジスタ
ＢＴ１の動作について図２を参照してより詳細に説明す
る。
ズＦ１を切断する場合のプログラムモードを代表的に説
明する。ヒューズ切断動作でノードＮ１には、制御信号
バーＲＥＤの論理“ロウ”でＯＮするｐチャネルＭＯＳ
トランジスタ１０により昇圧電圧Ｖｐｐが供給されるの
で、選択対象のヒューズＦ１の一端には昇圧電圧Ｖｐｐ
がかけられている。そして、対応する切断用ヒューズ選
択信号Ｇ１が電源電圧Ｖｃｃのレベル（又は昇圧電圧Ｖ
ｐｐのレベル）で供給されると選択トランジスタＳＴ１
がＯＮし、それによりバイポーラトランジスタＢＴ１の
ベース端子が接地電圧Ｖｓｓへ接地され、ベース電流が
流れることになる。このときのバイポーラトランジスタ
ＢＴ１の動作について図２を参照してより詳細に説明す
る。
【００３６】ｎチャネルＭＯＳトランジスタＳＴ１のゲ
ート電極２３に、切断用ヒューズ選択信号Ｇ１による導
通電圧が印加されると、チャネル領域２０から電子がｎ
- 不純物領域２２へ流入するので、これに従ってバイポ
ーラトランジスタＢＴ１が活性化する。このとき、配線
層２８、３０及びヒューズＦ１を通じてバイポーラトラ
ンジスタＢＴ１のｐ+ 不純物領域２６（エミッタ端子）
に印加される昇圧電圧Ｖｐｐにより、エミッタ−ベース
間は順方向バイアスされるので、バイポーラトランジス
タＢＴ１は飽和領域で動作して電流増幅が起こる。ベー
ス電流をＩB 、コレクタ電流をＩC とするとき、バイポ
ーラトランジスタの電流増幅率ｈｆｅはＩC ／ＩB なの
で、電流増幅率ｈｆｅを１０に設計した場合、コレクタ
端子（基板１８）を通じて接地電圧Ｖｓｓへ流れる電流
は、ＭＯＳトランジスタＳＴｉを通じて流れるベース電
流の１０倍となる。従ってＭＯＳトランジスタＳＴｉの
サイズを小さくしても、ヒューズ切断に十分な切断電流
を流すことができる。
ート電極２３に、切断用ヒューズ選択信号Ｇ１による導
通電圧が印加されると、チャネル領域２０から電子がｎ
- 不純物領域２２へ流入するので、これに従ってバイポ
ーラトランジスタＢＴ１が活性化する。このとき、配線
層２８、３０及びヒューズＦ１を通じてバイポーラトラ
ンジスタＢＴ１のｐ+ 不純物領域２６（エミッタ端子）
に印加される昇圧電圧Ｖｐｐにより、エミッタ−ベース
間は順方向バイアスされるので、バイポーラトランジス
タＢＴ１は飽和領域で動作して電流増幅が起こる。ベー
ス電流をＩB 、コレクタ電流をＩC とするとき、バイポ
ーラトランジスタの電流増幅率ｈｆｅはＩC ／ＩB なの
で、電流増幅率ｈｆｅを１０に設計した場合、コレクタ
端子（基板１８）を通じて接地電圧Ｖｓｓへ流れる電流
は、ＭＯＳトランジスタＳＴｉを通じて流れるベース電
流の１０倍となる。従ってＭＯＳトランジスタＳＴｉの
サイズを小さくしても、ヒューズ切断に十分な切断電流
を流すことができる。
【００３７】次に、この実施例におけるデコードモード
について説明する。この場合、ノードＮ１には、論理
“ロウ”にエネーブルされる制御信号バーＲＥＤにより
ｐチャネルＭＯＳトランジスタ１０を介して昇圧電圧Ｖ
ｐｐ或いは電源電圧Ｖｃｃが供給される。また、選択ト
ランジスタＳＴｉの各ゲート端子に提供される切断用ヒ
ューズ選択信号Ｇｉはすべて論理“ロウ”の０Ｖ（基準
電位或いは接地電位）とされ、これにより、バイポーラ
トランジスタＢＴｉのベース電流が抑止されてＯＦＦと
なる。
について説明する。この場合、ノードＮ１には、論理
“ロウ”にエネーブルされる制御信号バーＲＥＤにより
ｐチャネルＭＯＳトランジスタ１０を介して昇圧電圧Ｖ
ｐｐ或いは電源電圧Ｖｃｃが供給される。また、選択ト
ランジスタＳＴｉの各ゲート端子に提供される切断用ヒ
ューズ選択信号Ｇｉはすべて論理“ロウ”の０Ｖ（基準
電位或いは接地電位）とされ、これにより、バイポーラ
トランジスタＢＴｉのベース電流が抑止されてＯＦＦと
なる。
【００３８】そして、冗長に際して、ヒューズＦｉの切
断で記憶したデータに基づきアドレスのデコード、即ち
記憶データの読取動作を行うときには、読取用ヒューズ
選択信号Ａｉに応じて対応する読取トランジスタＲＴｉ
をＯＮさせる。従って、ＯＮした選択対象の読取トラン
ジスタＲＴｉの接続しているヒューズＦｉがつながって
いれば、読取電流が流れてノードＮ１の電位が論理“ロ
ウ”へ遷移し、出力信号Ｖｏｕｔは論理“ロウ”で出力
される。一方、対応するヒューズＦｉが切断されている
場合や、或いは読取用ヒューズ選択信号Ａｉに従って読
取トランジスタＲＴｉのいずれもＯＮされない場合に
は、ノードＮ１が昇圧電圧Ｖｐｐ又は電源電圧Ｖｃｃの
レベルを維持し、出力信号Ｖｏｕｔは論理“ハイ”で出
力されることになる。当然ながら、読取トランジスタＲ
Ｔｉのサイズは、前述の従来例のように小さくすること
が可能である。
断で記憶したデータに基づきアドレスのデコード、即ち
記憶データの読取動作を行うときには、読取用ヒューズ
選択信号Ａｉに応じて対応する読取トランジスタＲＴｉ
をＯＮさせる。従って、ＯＮした選択対象の読取トラン
ジスタＲＴｉの接続しているヒューズＦｉがつながって
いれば、読取電流が流れてノードＮ１の電位が論理“ロ
ウ”へ遷移し、出力信号Ｖｏｕｔは論理“ロウ”で出力
される。一方、対応するヒューズＦｉが切断されている
場合や、或いは読取用ヒューズ選択信号Ａｉに従って読
取トランジスタＲＴｉのいずれもＯＮされない場合に
は、ノードＮ１が昇圧電圧Ｖｐｐ又は電源電圧Ｖｃｃの
レベルを維持し、出力信号Ｖｏｕｔは論理“ハイ”で出
力されることになる。当然ながら、読取トランジスタＲ
Ｔｉのサイズは、前述の従来例のように小さくすること
が可能である。
【００３９】以下、本発明によるヒューズ素子の他の実
施例を図３〜図５の各回路図に示して説明する。これら
各図に示すのは図１と同様に冗長プリデコーダに用いる
場合の例であり、ｎ個のヒューズ素子１６のうちの１つ
を代表的に示している。尚、図１と共通する部分には同
じ符号を付してある。
施例を図３〜図５の各回路図に示して説明する。これら
各図に示すのは図１と同様に冗長プリデコーダに用いる
場合の例であり、ｎ個のヒューズ素子１６のうちの１つ
を代表的に示している。尚、図１と共通する部分には同
じ符号を付してある。
【００４０】図３は、ヒューズＦ１のバイポーラトラン
ジスタ接地側であるバイポーラトランジスタＢＴ１のエ
ミッタ端子とベース端子との間に抵抗Ｒ１を接続し、図
１の読取トランジスタＲＴ１を除いた例である。この場
合のプログラムモードでは、十分な切断電流が供給され
得るように、ヒューズＦ１へ印加する電圧を、電源電圧
Ｖｃｃ或いは電源電圧Ｖｃｃを所定レベルへ昇圧した昇
圧電圧Ｖｐｐの第１電圧とし、選択トランジスタＳＴ１
のゲート端子にもそれに対応する電圧を提供する。これ
により、バイポーラトランジスタＢＴ１がエミッタ−ベ
ース間の順方向バイアスで飽和領域において動作し、上
述の図１のときと同様にバイポーラトランジスタＢＴ１
の増幅作用によってヒューズＦ１の切断が行われる。
ジスタ接地側であるバイポーラトランジスタＢＴ１のエ
ミッタ端子とベース端子との間に抵抗Ｒ１を接続し、図
１の読取トランジスタＲＴ１を除いた例である。この場
合のプログラムモードでは、十分な切断電流が供給され
得るように、ヒューズＦ１へ印加する電圧を、電源電圧
Ｖｃｃ或いは電源電圧Ｖｃｃを所定レベルへ昇圧した昇
圧電圧Ｖｐｐの第１電圧とし、選択トランジスタＳＴ１
のゲート端子にもそれに対応する電圧を提供する。これ
により、バイポーラトランジスタＢＴ１がエミッタ−ベ
ース間の順方向バイアスで飽和領域において動作し、上
述の図１のときと同様にバイポーラトランジスタＢＴ１
の増幅作用によってヒューズＦ１の切断が行われる。
【００４１】一方、デコードモードでは、ヒューズＦ１
に印加する電圧をバイポーラトランジスタＢＴ１のビル
トイン（built-in）電圧以下の第２電圧として供給すれ
ば、バイポーラトランジスタＢＴ１をＯＦＦに保てる。
例えば、抵抗Ｒ１を１０5 Ωの値とし、バイポーラトラ
ンジスタＢＴ１のビルトイン電圧を０．７Ｖとすると、
読取兼用の選択トランジスタＳＴ１（ＲＴ１）を通じて
流れる電流Ｉは０．７Ｖ／１０5 Ω、即ち７μＡに設定
できる。従って、ヒューズＦ１がプログラムモードで切
断されたか否かを読取ることが可能であり、しかもこの
場合の読取電流は、ヒューズ切断に必要な電流に比べ非
常に少ないので、デコードモードでヒューズＦ１が切断
される可能性はほとんどない。以上から分かるように、
この例におけるヒューズＦｉへの電流源は、電圧レベル
の選択可能な電圧源とされる。
に印加する電圧をバイポーラトランジスタＢＴ１のビル
トイン（built-in）電圧以下の第２電圧として供給すれ
ば、バイポーラトランジスタＢＴ１をＯＦＦに保てる。
例えば、抵抗Ｒ１を１０5 Ωの値とし、バイポーラトラ
ンジスタＢＴ１のビルトイン電圧を０．７Ｖとすると、
読取兼用の選択トランジスタＳＴ１（ＲＴ１）を通じて
流れる電流Ｉは０．７Ｖ／１０5 Ω、即ち７μＡに設定
できる。従って、ヒューズＦ１がプログラムモードで切
断されたか否かを読取ることが可能であり、しかもこの
場合の読取電流は、ヒューズ切断に必要な電流に比べ非
常に少ないので、デコードモードでヒューズＦ１が切断
される可能性はほとんどない。以上から分かるように、
この例におけるヒューズＦｉへの電流源は、電圧レベル
の選択可能な電圧源とされる。
【００４２】図４は、図３の回路から抵抗Ｒ１を除いた
例を示す。この例のプログラムモードでは、十分な切断
電流が供給され得るように、ヒューズＦ１へ印加する電
圧を電源電圧Ｖｃｃ或いは昇圧電圧Ｖｐｐの第１電圧と
し、選択トランジスタＳＴ１のゲート端子にもそれに対
応する電圧を供給して使用する。上記実施例と同様に、
バイポーラトランジスタＢＴ１がエミッタ−ベース間の
順方向バイアスによって飽和領域で動作するので、バイ
ポーラトランジスタＢＴ１の増幅作用によってヒューズ
Ｆ１が切断される。
例を示す。この例のプログラムモードでは、十分な切断
電流が供給され得るように、ヒューズＦ１へ印加する電
圧を電源電圧Ｖｃｃ或いは昇圧電圧Ｖｐｐの第１電圧と
し、選択トランジスタＳＴ１のゲート端子にもそれに対
応する電圧を供給して使用する。上記実施例と同様に、
バイポーラトランジスタＢＴ１がエミッタ−ベース間の
順方向バイアスによって飽和領域で動作するので、バイ
ポーラトランジスタＢＴ１の増幅作用によってヒューズ
Ｆ１が切断される。
【００４３】一方、デコードモードでは、図３の実施例
のように電圧レベルを選択可能な電圧源を用いてヒュー
ズＦ１に印加する電圧を第２電圧へ低めて供給するか、
或いは、読取兼用の選択トランジスタＳＴ１（ＲＴ１）
のゲート端子へ提供するヒューズ選択信号Ｇ１をプログ
ラムモードのときより低い第２電圧で供給してバイポー
ラトランジスタＢＴ１のベース電流を制御することによ
り、ヒューズＦ１を通じて流れる電流を制限し、ヒュー
ズＦ１の切断を防止することが可能である。
のように電圧レベルを選択可能な電圧源を用いてヒュー
ズＦ１に印加する電圧を第２電圧へ低めて供給するか、
或いは、読取兼用の選択トランジスタＳＴ１（ＲＴ１）
のゲート端子へ提供するヒューズ選択信号Ｇ１をプログ
ラムモードのときより低い第２電圧で供給してバイポー
ラトランジスタＢＴ１のベース電流を制御することによ
り、ヒューズＦ１を通じて流れる電流を制限し、ヒュー
ズＦ１の切断を防止することが可能である。
【００４４】図５は、切断電流を流すための切断用印加
電圧を、バイポーラトランジスタＢＴ１のエミッタ端子
に供給するようにした例である。バイポーラトランジス
タＢＴ１のコレクタ端子はヒューズＦ１を介して接地電
圧Ｖｓｓへ接地され、そしてベース端子は、ヒューズ選
択信号Ｇ１でゲート端子が制御される選択トランジスタ
ＳＴ１のチャネルを介して接地電圧Ｖｓｓへ接地され
る。この例のヒューズ素子において、切断電流はバイポ
ーラトランジスタＢＴ１のコレクタ電流だけである。
電圧を、バイポーラトランジスタＢＴ１のエミッタ端子
に供給するようにした例である。バイポーラトランジス
タＢＴ１のコレクタ端子はヒューズＦ１を介して接地電
圧Ｖｓｓへ接地され、そしてベース端子は、ヒューズ選
択信号Ｇ１でゲート端子が制御される選択トランジスタ
ＳＴ１のチャネルを介して接地電圧Ｖｓｓへ接地され
る。この例のヒューズ素子において、切断電流はバイポ
ーラトランジスタＢＴ１のコレクタ電流だけである。
【００４５】この例のプログラムモードでは、前記切断
用印加電圧とヒューズ選択信号Ｇ１を電源電圧Ｖｃｃ或
いは昇圧電圧Ｖｐｐの第１電圧とし、バイポーラトラン
ジスタＢＴ１の増幅作用によって切断電流をヒューズＦ
１へ供給し、ヒューズ切断を行う。そしてデコードモー
ドでは、読取兼用の選択トランジスタＳＴ１（ＲＴ１）
のゲート端子に提供するヒューズ選択信号Ｇ１の電圧を
上記実施例のような第２電圧へ調整して当該選択トラン
ジスタＳＴ１（ＲＴ１）の抵抗を増やすと共にベース電
流を抑制し、コレクタ電流を少なくしてヒューズ切断を
防止するか、或いは、バイポーラトランジスタＢＴ１の
エミッタ端子に供給する印加電圧を上記実施例のような
第２電圧へ低めてヒューズ切断を防止しつつ、読取を行
うことができる。
用印加電圧とヒューズ選択信号Ｇ１を電源電圧Ｖｃｃ或
いは昇圧電圧Ｖｐｐの第１電圧とし、バイポーラトラン
ジスタＢＴ１の増幅作用によって切断電流をヒューズＦ
１へ供給し、ヒューズ切断を行う。そしてデコードモー
ドでは、読取兼用の選択トランジスタＳＴ１（ＲＴ１）
のゲート端子に提供するヒューズ選択信号Ｇ１の電圧を
上記実施例のような第２電圧へ調整して当該選択トラン
ジスタＳＴ１（ＲＴ１）の抵抗を増やすと共にベース電
流を抑制し、コレクタ電流を少なくしてヒューズ切断を
防止するか、或いは、バイポーラトランジスタＢＴ１の
エミッタ端子に供給する印加電圧を上記実施例のような
第２電圧へ低めてヒューズ切断を防止しつつ、読取を行
うことができる。
【００４６】以上の実施例では、ｐｎｐ構造のバイポー
ラトランジスタＢＴｉ及びｎチャネルＭＯＳＦＥＴの選
択トランジスタＳＴｉを用いた構成を例として説明して
いるが、ｎｐｎバイポーラトランジスタ及びｐチャネル
ＭＯＳＦＥＴを利用することも可能である。即ち、例え
ばＰＭＯＳＦＥＴとした選択トランジスタを介してｎｐ
ｎバイポーラトランジスタのベース端子へＶｐｐ又はＶ
ｃｃを提供するようにして用いればよい。これについて
は詳しく説明するまでもなく理解できるであろう。ま
た、上記実施例以外にも、本発明のヒューズ素子は、独
立的に動作する単位セルやプログラム手段としてヒュー
ズ素子を利用する場合にも適用可能である。
ラトランジスタＢＴｉ及びｎチャネルＭＯＳＦＥＴの選
択トランジスタＳＴｉを用いた構成を例として説明して
いるが、ｎｐｎバイポーラトランジスタ及びｐチャネル
ＭＯＳＦＥＴを利用することも可能である。即ち、例え
ばＰＭＯＳＦＥＴとした選択トランジスタを介してｎｐ
ｎバイポーラトランジスタのベース端子へＶｐｐ又はＶ
ｃｃを提供するようにして用いればよい。これについて
は詳しく説明するまでもなく理解できるであろう。ま
た、上記実施例以外にも、本発明のヒューズ素子は、独
立的に動作する単位セルやプログラム手段としてヒュー
ズ素子を利用する場合にも適用可能である。
【００４７】
【発明の効果】以上述べてきたように本発明によれば、
選択トランジスタによりバイポーラトランジスタのベー
ス電流を制御する構成としたことで、選択トランジスタ
を小型化して集積性を向上させることが可能であり、同
時に、ヒューズの誤切断発生を効果的に防止できるため
信頼性の高いヒューズ素子を提供可能である。また、バ
イポーラトランジスタを独立要素として形成し、選択ト
ランジスタを、バイポーラトランジスタのベース電流を
制御する手段として形成する構成としたので、バイポー
ラトランジスタを用いながらも比較的製造が容易であ
り、そして余分な素子やラッチアップ現象を必要とせず
にすみ、従来に比べ集積性に優れ、且つ信頼性の高いヒ
ューズ素子を提供できる。
選択トランジスタによりバイポーラトランジスタのベー
ス電流を制御する構成としたことで、選択トランジスタ
を小型化して集積性を向上させることが可能であり、同
時に、ヒューズの誤切断発生を効果的に防止できるため
信頼性の高いヒューズ素子を提供可能である。また、バ
イポーラトランジスタを独立要素として形成し、選択ト
ランジスタを、バイポーラトランジスタのベース電流を
制御する手段として形成する構成としたので、バイポー
ラトランジスタを用いながらも比較的製造が容易であ
り、そして余分な素子やラッチアップ現象を必要とせず
にすみ、従来に比べ集積性に優れ、且つ信頼性の高いヒ
ューズ素子を提供できる。
【図１】本発明によるヒューズ素子をメモリの冗長プリ
デコーダに適用した例を示す要部回路図。
デコーダに適用した例を示す要部回路図。
【図２】図１に示すヒューズ素子の半導体基板における
断面構造を示す要部断面図。
断面構造を示す要部断面図。
【図３】本発明によるヒューズ素子の他の例を示す回路
図。
図。
【図４】本発明によるヒューズ素子の他の例を示す回路
図。
図。
【図５】本発明によるヒューズ素子の他の例を示す回路
図。
図。
【図６】メモリの冗長プリデコーダに適用されたヒュー
ズ素子の従来例を示す要部回路図。
ズ素子の従来例を示す要部回路図。
【図７】メモリの冗長プリデコーダに適用されたヒュー
ズ素子の別の従来例を示す要部回路図。
ズ素子の別の従来例を示す要部回路図。
１６ ヒューズ素子 １８ ｐ形半導体基板（コレクタ端子） ２０ チャネル領域 ２２ ｎ- 不純物領域（ドレイン端子・ベース端子） ２３ ゲート電極（ゲート端子） ２４ ｎ+ 不純物領域（ソース端子） ２６ ｐ+ 不純物領域（エミッタ端子） ２８，３０，３２ 配線層 Ｆｉ（Ｆ１〜Ｆｎ） ヒューズ ＢＴｉ（ＢＴ１〜ＢＴｎ） バイポーラトランジスタ ＳＴｉ（ＳＴ１〜ＳＴｎ） 選択トランジスタ（ＮＭＯ
ＳＦＥＴ） ＲＴｉ（ＲＴ１〜ＲＴｎ） 読取トランジスタ（ＮＭＯ
ＳＦＥＴ） Ｇｉ（Ｇ１〜Ｇｎ） 切断用ヒューズ選択信号 Ａｉ（Ａ１〜Ａｎ） 読取用ヒューズ選択信号
ＳＦＥＴ） ＲＴｉ（ＲＴ１〜ＲＴｎ） 読取トランジスタ（ＮＭＯ
ＳＦＥＴ） Ｇｉ（Ｇ１〜Ｇｎ） 切断用ヒューズ選択信号 Ａｉ（Ａ１〜Ａｎ） 読取用ヒューズ選択信号
Claims (19)
- 【請求項１】 電流を流すことで選択的に電気的切断可
能とされ、その電気的切断状態により所定のデータを記
憶するヒューズ素子であって、 電流源から電流を受ける電気容断可能なヒューズと、該
ヒューズを介して流れる電流をコレクタ−エミッタ間を
通じて接地へ流すバイポーラトランジスタと、該バイポ
ーラトランジスタのベース−エミッタ間にチャネルを介
して順方向バイアスを提供するＭＯＳトランジスタと、
を備えてなることを特徴とするヒューズ素子。 - 【請求項２】 バイポーラトランジスタに対し並列接続
され、記憶したデータの読取り時に選択的にＯＮする第
２のＭＯＳトランジスタを更に設けた請求項１記載のヒ
ューズ素子。 - 【請求項３】 ヒューズのバイポーラトランジスタ接続
側とバイポーラトランジスタのベース端子との間に抵抗
を接続した請求項１記載のヒューズ素子。 - 【請求項４】 電流を流すことで選択的に電気的切断可
能とされ、その電気的切断状態により所定のデータを記
憶するヒューズ素子であって、 電流源からの電流をコレクタ−エミッタ間を通じて流す
バイポーラトランジスタと、該バイポーラトランジスタ
のベース−エミッタ間にチャネルを介して順方向バイア
スを提供するＭＯＳトランジスタと、前記バイポーラト
ランジスタを介して流れる電流を受けるヒューズと、を
備えてなることを特徴とするヒューズ素子。 - 【請求項５】 バイポーラトランジスタを、エミッタ端
子から電流を受けるｐｎｐ形バイポーラトランジスタと
し、該バイポーラトランジスタのベース−エミッタ間に
順方向バイアスを提供するＭＯＳトランジスタを、チャ
ネルの一端を接地させたｎチャネルＭＯＳトランジスタ
とした請求項１〜４のいずれか１項に記載のヒューズ素
子。 - 【請求項６】 半導体集積回路で所定のデータを記憶す
るために用いられるヒューズ素子であって、 チャネル領域を間に挟んで離隔させて第１導電形半導体
基板に形成した２つの第２導電形不純物領域をドレイン
及びソース端子とし、そして前記チャネル領域上に絶縁
膜を介してゲート電極を形成してなるＭＯＳトランジス
タと、前記第２導電形不純物領域の一方の不純物領域を
ベース端子とし、そして該不純物領域内に形成した第１
導電形不純物領域及び第１導電形半導体基板をエミッタ
及びコレクタ端子としてなるバイポーラトランジスタ
と、電流源と前記第１導電形不純物領域との間を接続す
るようにして、第１導電形半導体基板から絶縁させて延
設したヒューズと、から構成されることを特徴とするヒ
ューズ素子。 - 【請求項７】 ヒューズをポリシリコン抵抗で形成する
請求項６記載のヒューズ素子。 - 【請求項８】 第１導電形不純物領域の不純物濃度を少
なくとも１Ｅ20ｉｏｎｓ／ｃｍ3 とした請求項６記載の
ヒューズ素子。 - 【請求項９】 第１導電形不純物領域の不純物としてＢ
Ｆ２又はホウ素を用いる請求項８記載のヒューズ素子。 - 【請求項１０】 第１導電形不純物領域を内部に形成す
る第２導電形不純物領域の不純物濃度を５Ｅ17〜５Ｅ18
ｉｏｎｓ／ｃｍ3 とした請求項６記載のヒューズ素子。 - 【請求項１１】 第１導電形不純物領域を内部に形成す
る第２導電形不純物領域の不純物として燐又はヒ素を用
いる請求項１０記載のヒューズ素子。 - 【請求項１２】 電流源に接続されて出力信号を発生す
るノードに対し接続して使用され、前記電流源から供給
される電流により選択的に電気的切断されて所定のデー
タを記憶するヒューズ素子であって、 前記ノードに一端が接続される電気溶断可能なヒューズ
と、該ヒューズの他端と接地端との間に接続され、活性
化信号に応答して予め設定された増幅率の増幅電流を前
記ヒューズを通じて流すことでヒューズの電気溶断を行
うバイポーラトランジスタと、切断用ヒューズ選択信号
に応答してチャネルを通じて電流を流し、該電流を前記
活性化信号としてバイポーラトランジスタのベース端子
へ提供する第１のＭＯＳトランジスタと、読取用ヒュー
ズ選択信号に応答して前記ヒューズの他端から接地端へ
電流路を形成する第２のＭＯＳトランジスタと、を備え
てなることを特徴とするヒューズ素子。 - 【請求項１３】 バイポーラトランジスタは、エミッタ
端子がヒューズの他端に接続されると共にコレクタ端子
が接地端に接続されたｐｎｐ形バイポーラトランジスタ
であり、第１のＭＯＳトランジスタは、チャネルが前記
バイポーラトランジスタのベース端子と接地端との間に
接続され、ゲート端子が切断用ヒューズ選択信号に制御
されるｎチャネルＭＯＳトランジスタである請求項１２
記載のヒューズ素子。 - 【請求項１４】 電圧レベルを選択可能な電圧源に接続
されたノードに対し接続して使用され、前記電圧源から
供給される電流により選択的に電気的切断されて所定の
データを記憶するヒューズ素子であって、 前記ノードに一端が接続された電気溶断可能なヒューズ
と、該ヒューズの他端と接地端との間に接続され、活性
化信号に応答して予め設定された増幅率の増幅電流を前
記ヒューズを通じて流すことでヒューズの溶断を行うバ
イポーラトランジスタと、ヒューズ選択信号に応答して
チャネルを通じ電流を流し、該電流を前記活性化信号と
してバイポーラトランジスタのベース端子へ提供するＭ
ＯＳトランジスタと、前記ヒューズの他端と前記バイポ
ーラトランジスタのベース端子との間に接続された抵抗
と、を備えてなり、 切断動作では、前記バイポーラトランジスタを通じてヒ
ューズ溶断可能な切断電流を流すことのできる第１電圧
を前記電圧源により前記ノードに供給し、そして読取動
作では、前記バイポーラトランジスタの活性化可能な電
圧より低く且つ前記ヒューズ及び前記抵抗を通じて読取
電流を流すことのできる第２電圧を前記電圧源により前
記ノードに供給するようにして使用することを特徴とす
るヒューズ素子。 - 【請求項１５】 バイポーラトランジスタは、エミッタ
端子がヒューズの他端に接続されると共にコレクタ端子
が接地端に接続されたｐｎｐ形バイポーラトランジスタ
であり、ＭＯＳトランジスタは、チャネルが前記バイポ
ーラトランジスタのベース端子と接地端との間に接続さ
れ、ゲート端子がヒューズ選択信号に制御されるｎチャ
ネルＭＯＳトランジスタである請求項１４記載のヒュー
ズ素子。 - 【請求項１６】 切断電流を流すための第１電圧が提供
されるノードに接続して使用され、前記切断電流の供給
により電気的に切断されて所定のデータを記憶するヒュ
ーズ素子であって、 前記ノードから電流を受ける電気溶断可能なヒューズ
と、第１活性化信号に応答して前記ヒューズを通じ接地
端へ切断電流を流すことでヒューズ溶断を行い、第２活
性化信号に応答して前記ヒューズを通じ接地端へ読取電
流を流すように動作可能なバイポーラトランジスタと、
切断動作では、第１電圧の切断用ヒューズ選択信号に応
答して前記バイポーラトランジスタのベース端子に第１
活性化信号を供給し、読取動作では、第１電圧より低い
第２電圧の読取用ヒューズ選択信号に応答して前記バイ
ポーラトランジスタのベース端子に第２活性化信号を供
給するＭＯＳトランジスタと、を備えてなることを特徴
とするヒューズ素子。 - 【請求項１７】 バイポーラトランジスタは、エミッタ
端子がヒューズの他端に接続されると共にコレクタ端子
が接地端に接続されたｐｎｐ形バイポーラトランジスタ
であり、ＭＯＳトランジスタは、チャネルが前記バイポ
ーラトランジスタのベース端子と接地端との間に接続さ
れ、ゲート端子が切断用ヒューズ選択信号及び読取用ヒ
ューズ選択信号に制御されるｎチャネルＭＯＳトランジ
スタである請求項１６記載のヒューズ素子。 - 【請求項１８】 切断電流を流すための第１電圧と読取
電流を流すための第２電圧とが提供されるノードに接続
して使用され、前記切断電流により電気的に切断されて
所定のデータを記憶するヒューズ素子であって、 切断電流の供給により電気溶断可能なヒューズと、該ヒ
ューズの一端と前記ノードとの間に接続され、ベース端
子に活性化信号が入力されるときに、前記第１電圧が提
供される場合には前記ヒューズを通じて接地端へ切断電
流を流してヒューズ溶断を行い、前記第２電圧が提供さ
れる場合には前記ヒューズへ読取電流を流すように動作
可能なバイポーラトランジスタと、切断動作では、切断
用ヒューズ選択信号に応答して前記バイポーラトランジ
スタのベース端子へ第１の活性化信号を入力し、読取動
作では、読取用ヒューズ選択信号に応答して前記バイポ
ーラトランジスタのベース端子へ第２の活性化信号を入
力するＭＯＳトランジスタと、を備えてなることを特徴
とするヒューズ素子。 - 【請求項１９】 バイポーラトランジスタは、エミッタ
端子がノードに接続されると共にコレクタ端子がヒュー
ズの一端に接続されるｐｎｐ形バイポーラトランジスタ
であり、ＭＯＳトランジスタは、チャネルが前記バイポ
ーラトランジスタのベース端子と接地端との間に接続さ
れ、ゲート端子が切断用及び読取用ヒューズ選択信号に
制御されるｎチャネルＭＯＳトランジスタである請求項
１８記載のヒューズ素子。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940009987A KR0122103B1 (ko) | 1994-05-07 | 1994-05-07 | 반도체 메모리 장치의 퓨즈 소자 |
| KR1994P9987 | 1994-05-07 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07307389A true JPH07307389A (ja) | 1995-11-21 |
| JP2721318B2 JP2721318B2 (ja) | 1998-03-04 |
Family
ID=19382635
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10891195A Expired - Fee Related JP2721318B2 (ja) | 1994-05-07 | 1995-05-08 | 半導体集積回路のヒューズ素子 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5712588A (ja) |
| JP (1) | JP2721318B2 (ja) |
| KR (1) | KR0122103B1 (ja) |
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- 1995-05-05 US US08/435,323 patent/US5712588A/en not_active Expired - Lifetime
- 1995-05-08 JP JP10891195A patent/JP2721318B2/ja not_active Expired - Fee Related
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