JPS5817663A - 冗長性半導体メモリ装置 - Google Patents
冗長性半導体メモリ装置Info
- Publication number
- JPS5817663A JPS5817663A JP56116140A JP11614081A JPS5817663A JP S5817663 A JPS5817663 A JP S5817663A JP 56116140 A JP56116140 A JP 56116140A JP 11614081 A JP11614081 A JP 11614081A JP S5817663 A JPS5817663 A JP S5817663A
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- JP
- Japan
- Prior art keywords
- decoder
- word line
- reserve
- line
- spare
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
- H10B99/10—Memory cells having a cross-point geometry
Landscapes
- Semiconductor Memories (AREA)
- Read Only Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、半導体集積回路、具体的には絶縁ゲート型
電界効果トランジスタ（以下ＭＯ５Ｔと称する）を機能
素子としたＭＯ８型集積回路による記憶装置の不良ビッ
トを、正常ビットと置換し製造歩留まりを向上させ得る
冗長性半導体メモリ装置に関するものである。
電界効果トランジスタ（以下ＭＯ５Ｔと称する）を機能
素子としたＭＯ８型集積回路による記憶装置の不良ビッ
トを、正常ビットと置換し製造歩留まりを向上させ得る
冗長性半導体メモリ装置に関するものである。
従来この極の装置として第１図に示したメモリ装置があ
る。図において（１）は、メモリセルが配置されたブロ
ック、（２）はセンス増幅器、（３）は列デコーダ、（
４）は行デコーダ（５）は行の予備メモリセル、（６）
は予備行デコーダ、（７）は予備センス増幅器、（８）
は列の予備メモリセル、（９）は予備列デコーダ、０（
１は行と列の予備メモリセルの交叉部分である。第２図
は予備メモリセル、予備デコーダの概略構成図で、ａυ
は、１ビツトを記憶することのできる、１メモリセル、
（２）は、例えば多結晶シリコンで形成されたヒユーズ
、ａｌは行のメモリセルを選択するためのワード線、α
４は列のメモリセルを選択するためのビット線である。
る。図において（１）は、メモリセルが配置されたブロ
ック、（２）はセンス増幅器、（３）は列デコーダ、（
４）は行デコーダ（５）は行の予備メモリセル、（６）
は予備行デコーダ、（７）は予備センス増幅器、（８）
は列の予備メモリセル、（９）は予備列デコーダ、０（
１は行と列の予備メモリセルの交叉部分である。第２図
は予備メモリセル、予備デコーダの概略構成図で、ａυ
は、１ビツトを記憶することのできる、１メモリセル、
（２）は、例えば多結晶シリコンで形成されたヒユーズ
、ａｌは行のメモリセルを選択するためのワード線、α
４は列のメモリセルを選択するためのビット線である。
第２図では、簡単のため列の予備メモリセル、予備の列
デコーダ・センス増幅器を図示していないが、以下の説
明は、列の予備メモリセルの選択についても同様に考え
ることができる。
デコーダ・センス増幅器を図示していないが、以下の説
明は、列の予備メモリセルの選択についても同様に考え
ることができる。
第８図は第１図および第２図における予備行デコーダ（
６）の具体的回路構成図である。ここでは説明の簡単化
のため、８組のアドレス入力信号（Ａｏ 。
６）の具体的回路構成図である。ここでは説明の簡単化
のため、８組のアドレス入力信号（Ａｏ 。
Ａｏ）ｅ（Ａｌ＊ＡＩＬ （Ａｘ ｅＡｚ ）によって
選択されるレコーダを考える。メモリの待機状態におい
ては、Ａ。
選択されるレコーダを考える。メモリの待機状態におい
ては、Ａ。
〜Ａ２は低電圧にｈってＭＯ８Ｔ Ｑｌ−Ｑａ を非導
通にしている。一方、クロック信号φｌは高電圧にあっ
て、Ｑ７を導通し、そのソース電極（ト）を電源電圧Ｖ
ＣＣニよって充電し、高電圧にしている。又ロック信号
−２も高電圧にありＱｌｌを導通しＱ９のゲート電圧を
高電圧にし導通させている。φ３は、低電圧に設定され
るので、ワード線（２）はヒユーズ（２）を経由して低
電圧に固定されている。メモリが活性化したとき、−１
が低電圧になり、節（至）を高電圧の保持状態にする。
通にしている。一方、クロック信号φｌは高電圧にあっ
て、Ｑ７を導通し、そのソース電極（ト）を電源電圧Ｖ
ＣＣニよって充電し、高電圧にしている。又ロック信号
−２も高電圧にありＱｌｌを導通しＱ９のゲート電圧を
高電圧にし導通させている。φ３は、低電圧に設定され
るので、ワード線（２）はヒユーズ（２）を経由して低
電圧に固定されている。メモリが活性化したとき、−１
が低電圧になり、節（至）を高電圧の保持状態にする。
次いで、アドレス入力信号の組（Ａｏ。
Ａｏ ） ＊ （Ａｔ ＊ＡＩ Ｌ （Ａ２ ＠Ａ２
）のどちらかが、高電位に、どちらかが低電圧になる。
）のどちらかが、高電位に、どちらかが低電圧になる。
たとえば、Ａ、＝“高”、Ｊｏ＝“低” Ａｌ＝＝ １
１低”、ＡＩ＝“高”。
１低”、ＡＩ＝“高”。
Ａ、＝“低”、Ａ２−“高”となると、デコーダ内に設
けられたヒユーズＦ、〜Ｆ６が、゛切断されていない状
態では、Ｑｌｅ Ｑａ ＊ Ｑｓが導通するので節ａＦ
ｊは低電圧に放電される。又Ｑ９ のゲート電圧も低電
圧になる。次いでφ２が低電圧に、ワード線駆動信号φ
３が高電圧になる。このとき、Ｑ９が非導通なので、ワ
ード線ａ１に−３が伝達されず、予備ワード線に接続さ
れたメモリセルは選択されない。他方、正規の行デコー
ダ（４）の内、選択されたワード線は、φ３によって駆
動され、正規のメモリセルを選択する。
けられたヒユーズＦ、〜Ｆ６が、゛切断されていない状
態では、Ｑｌｅ Ｑａ ＊ Ｑｓが導通するので節ａＦ
ｊは低電圧に放電される。又Ｑ９ のゲート電圧も低電
圧になる。次いでφ２が低電圧に、ワード線駆動信号φ
３が高電圧になる。このとき、Ｑ９が非導通なので、ワ
ード線ａ１に−３が伝達されず、予備ワード線に接続さ
れたメモリセルは選択されない。他方、正規の行デコー
ダ（４）の内、選択されたワード線は、φ３によって駆
動され、正規のメモリセルを選択する。
次に、不良ビットがあったときの、予備セルとの置換方
法について説明する。例えば、テスト段階で、アドレス
入力信号Ａ、＝“高”Ａ、 ＝＝ ＩＩ低ＩＩ 、 Ａ
、 ＝°“低”の各々電圧で選択される行デコーダに接
続したワード線で選択されたメモリセルが不良であった
とする。このとき、この不良ビットを選択しているワー
ド線に接続しているヒユーズ＠をレーザーにより切断し
、ワード線が＾によって高電圧にならないようにすると
ともに置換すべき、予備のデコーダ、ワード線を選択し
なければならない。
法について説明する。例えば、テスト段階で、アドレス
入力信号Ａ、＝“高”Ａ、 ＝＝ ＩＩ低ＩＩ 、 Ａ
、 ＝°“低”の各々電圧で選択される行デコーダに接
続したワード線で選択されたメモリセルが不良であった
とする。このとき、この不良ビットを選択しているワー
ド線に接続しているヒユーズ＠をレーザーにより切断し
、ワード線が＾によって高電圧にならないようにすると
ともに置換すべき、予備のデコーダ、ワード線を選択し
なければならない。
例示されたアドレス入力信号では、第８図のヒユーズＦ
ｌ 、 Ｆａ ＃ Ｆｇを切断することにより、予備デ
コーダの節（至）の放電を防ぐことができ、ワード線駆
動信号によって、予備ワード線（至）が選択される。
ｌ 、 Ｆａ ＃ Ｆｇを切断することにより、予備デ
コーダの節（至）の放電を防ぐことができ、ワード線駆
動信号によって、予備ワード線（至）が選択される。
従来装置は、上記のように構成されていたので、不良ビ
ットを選択するリード線に接続したヒユーズを切断する
必要があった。また、このために、全てのワード線にヒ
ユーズ（２）を設ける必要があった。通常、このヒユー
ズは、多結晶シリコンによって構成され、その抵抗が１
００Ω以上ある。又ワード線は、アルミニュームで構成
されている。このため、ワード線には、ヒユーズによる
余分の抵抗がつき、ワード線を高速に駆動できなかった
。
ットを選択するリード線に接続したヒユーズを切断する
必要があった。また、このために、全てのワード線にヒ
ユーズ（２）を設ける必要があった。通常、このヒユー
ズは、多結晶シリコンによって構成され、その抵抗が１
００Ω以上ある。又ワード線は、アルミニュームで構成
されている。このため、ワード線には、ヒユーズによる
余分の抵抗がつき、ワード線を高速に駆動できなかった
。
本発明は、上記の欠点を除去するために、なされたもの
で、予備デコーダが選択されるように、行デコーダ内の
ヒユーズがテスト中に設定されたとき、この予備デコー
ダが選択されたことを検知して、不良ビットを含んだワ
ード線を選択すべき行デコーダを、電気的に非選択にな
し得るようにした冗長性半導体メモリを提供するもので
ある。
で、予備デコーダが選択されるように、行デコーダ内の
ヒユーズがテスト中に設定されたとき、この予備デコー
ダが選択されたことを検知して、不良ビットを含んだワ
ード線を選択すべき行デコーダを、電気的に非選択にな
し得るようにした冗長性半導体メモリを提供するもので
ある。
以下、この発明の、一実施例を図について説明する。第
４図において、（６ｘよ予備デコーダ、（４）は正規デ
コーダ、（ホ）は、予備デコーダの出力節（ト）の出力
電圧を非反転に増幅する、増幅器である。
４図において、（６ｘよ予備デコーダ、（４）は正規デ
コーダ、（ホ）は、予備デコーダの出力節（ト）の出力
電圧を非反転に増幅する、増幅器である。
通常、予備デコーダ（６）は活性化（節（至）が高電圧
になること）されない。これは、従来装置の場合と同じ
である、このとき、非反転増幅器（イ）の出カシ刀は低
電圧にあり、正規デコーダ（４）のＭＯ５Ｔに対して並
列に設けられたＭＯ５Ｔ Ｑｐｉ が非導通となる。
になること）されない。これは、従来装置の場合と同じ
である、このとき、非反転増幅器（イ）の出カシ刀は低
電圧にあり、正規デコーダ（４）のＭＯ５Ｔに対して並
列に設けられたＭＯ５Ｔ Ｑｐｉ が非導通となる。
このため正規デコーダによって選択されたワード線０が
、ワード線駆動信号によって選択される。
、ワード線駆動信号によって選択される。
ある行に接続したメモリセルが不良であることがテスト
で発見されたら、予備の行デコーダが活性化されるよう
に、ヒユーズＦｌ−ｗＦ、が切断される。
で発見されたら、予備の行デコーダが活性化されるよう
に、ヒユーズＦｌ−ｗＦ、が切断される。
この切断の仕方は従来装置の場合と同じである。
行選択のとき、予備デコーダが活性化されたら非反転増
幅器（イ）の出力は高電圧になる。このとき、正規デコ
ーダに設けられたＭＯ８ＴＱＮが導通し、正規デコーダ
は不活性になる。
幅器（イ）の出力は高電圧になる。このとき、正規デコ
ーダに設けられたＭＯ８ＴＱＮが導通し、正規デコーダ
は不活性になる。
本発明では、予備デコーダ出力を増幅する、非反転増幅
器を設けたが、これを省略することも可能であることは
、その動作機構から明らかである。
器を設けたが、これを省略することも可能であることは
、その動作機構から明らかである。
以上のように、この発明の冗長性半導体メモリ装置によ
れば、不良ビットを有したワード線を非選択とするのに
、ワード線上のヒユーズを直接切断するのではなく、そ
のデコーダを電気的に不活性化するため、切断すべきヒ
ユーズの本数を減らすことができ、不良ワード線を、予
備リード線と置換する時間が短縮化されるとともに、ワ
ード線の余分な抵抗となるヒユーズを不要としているの
で、ワード線の高速駆動が可能である。
れば、不良ビットを有したワード線を非選択とするのに
、ワード線上のヒユーズを直接切断するのではなく、そ
のデコーダを電気的に不活性化するため、切断すべきヒ
ユーズの本数を減らすことができ、不良ワード線を、予
備リード線と置換する時間が短縮化されるとともに、ワ
ード線の余分な抵抗となるヒユーズを不要としているの
で、ワード線の高速駆動が可能である。
第１図は不良ビット置換のための予備メモリセルを有し
た冗長性半導体メモリ装置のレイアウト図、第２図はそ
の要部概略構成図、第８図は従来装置の予備デコーダ回
路図、第４図は本発明の一実施例を示す回路構成図であ
る。 図において（４）は正規デコーダ、（６）は予備デコー
ダ、Ｑｌはワード線、（ホ）は非反転増幅器、ＱＮは不
良セルを含んだ、ワード線を非活性化するため、正規デ
コーダ内に設けられたＭＯ８Ｔである。 代理人 葛野信− 第１図 第２図 第３図 第４図
た冗長性半導体メモリ装置のレイアウト図、第２図はそ
の要部概略構成図、第８図は従来装置の予備デコーダ回
路図、第４図は本発明の一実施例を示す回路構成図であ
る。 図において（４）は正規デコーダ、（６）は予備デコー
ダ、Ｑｌはワード線、（ホ）は非反転増幅器、ＱＮは不
良セルを含んだ、ワード線を非活性化するため、正規デ
コーダ内に設けられたＭＯ８Ｔである。 代理人 葛野信− 第１図 第２図 第３図 第４図
Claims (2)
- （１）不良ビットを予備のビットと置換しうる、冗長性
半導体メモリ装置において、不良ビットを選択する正規
行デコーダないし列デコーダを、選択された予備デコー
ダの出力電圧によって非選択とすることを特徴とする冗
長性半導体メモリ装置。 - （２）予備デコーダの出力電圧を非反転増幅器で増幅し
て正規行デコーダないし列デコーダの入力信号とし、正
規行デコーダないし列デコーダを非選択とすることを特
徴とする特許請求の範囲第１項記載の冗長性半導体メモ
リ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56116140A JPS5817663A (ja) | 1981-07-23 | 1981-07-23 | 冗長性半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56116140A JPS5817663A (ja) | 1981-07-23 | 1981-07-23 | 冗長性半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5817663A true JPS5817663A (ja) | 1983-02-01 |
Family
ID=14679724
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56116140A Pending JPS5817663A (ja) | 1981-07-23 | 1981-07-23 | 冗長性半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5817663A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS632351A (ja) * | 1986-06-20 | 1988-01-07 | Sharp Corp | 半導体装置 |
| JPS63177193U (ja) * | 1987-05-06 | 1988-11-16 | ||
| JPH07307389A (ja) * | 1994-05-07 | 1995-11-21 | Samsung Electron Co Ltd | 半導体集積回路のヒューズ素子 |
-
1981
- 1981-07-23 JP JP56116140A patent/JPS5817663A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS632351A (ja) * | 1986-06-20 | 1988-01-07 | Sharp Corp | 半導体装置 |
| JPS63177193U (ja) * | 1987-05-06 | 1988-11-16 | ||
| JPH07307389A (ja) * | 1994-05-07 | 1995-11-21 | Samsung Electron Co Ltd | 半導体集積回路のヒューズ素子 |
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