JPH02206172A - 横型伝導度変調型ｍｏｓｆｅｔおよびその制御方法 - Google Patents
横型伝導度変調型ｍｏｓｆｅｔおよびその制御方法Info
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- JPH02206172A JPH02206172A JP1026944A JP2694489A JPH02206172A JP H02206172 A JPH02206172 A JP H02206172A JP 1026944 A JP1026944 A JP 1026944A JP 2694489 A JP2694489 A JP 2694489A JP H02206172 A JPH02206172 A JP H02206172A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/141—Anode or cathode regions of thyristors; Collector or emitter regions of gated bipolar-mode devices, e.g. of IGBTs
- H10D62/142—Anode regions of thyristors or collector regions of gated bipolar-mode devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/411—Insulated-gate bipolar transistors [IGBT]
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- Insulated Gate Type Field-Effect Transistor (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、横型バイポーラトランジスタのベース電流を
ＭＯＳ Ｆ ＥＴのチャネル電流によって供給する横型
伝導度変調型ＭＯＳＦＥＴおよびその制御方法に関する
。
ＭＯＳ Ｆ ＥＴのチャネル電流によって供給する横型
伝導度変調型ＭＯＳＦＥＴおよびその制御方法に関する
。
伝導度変調型ＭＯＳ Ｆ ＥＴは絶縁ゲート型バイポー
ラトランジスタ （Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂ
ｉｐｏｌａｒＴｒａｎｓｉｓｔｏｒ）とも呼ばれるので
以下ＩＧＢＴと略称する。ＩＧＢＴは、電圧駆動型のバ
イポーラ素子として知られ、当初はたて型の素子として
開発が進められ、最近になり横型のＩＧＢＴが開発され
るようになった。これは、たて型のＩ ＧＢＴは半導体
基板の表面と裏面との間に電流が流れるのに対し、横型
のＩ ＧＢＴは半導体基板の一面側のみを使って形成さ
れるので、基板への組込みが簡単で同一基板内の集積回
路との接続が容易であることによる。
ラトランジスタ （Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂ
ｉｐｏｌａｒＴｒａｎｓｉｓｔｏｒ）とも呼ばれるので
以下ＩＧＢＴと略称する。ＩＧＢＴは、電圧駆動型のバ
イポーラ素子として知られ、当初はたて型の素子として
開発が進められ、最近になり横型のＩＧＢＴが開発され
るようになった。これは、たて型のＩ ＧＢＴは半導体
基板の表面と裏面との間に電流が流れるのに対し、横型
のＩ ＧＢＴは半導体基板の一面側のみを使って形成さ
れるので、基板への組込みが簡単で同一基板内の集積回
路との接続が容易であることによる。
第２図は従来の横型のＮチャネルＩ ＧＥＴを示し、Ｎ
−基板１の一面に設けられたＰウェル２の表面部にはＰ
＋４層３およびそれに接するＮ′″ソース層４が設けら
れ、その両層にソース端子Ｓに接続されるソース電極５
が接触している。ソース層４とＮ−基板領域１の間の上
には、ゲート酸化膜６を介して多結晶シリコンゲート電
極７が設けられ、ゲート端子Ｇに接続されている。Ｐウ
ェル層２と間隔を置いてＰ″ ドレイン層８を囲むＮ＋
バッファ層９が配置されており、Ｐ“層８にはドレイン
端子りに接続されるドレイン電極１０が接触している。
−基板１の一面に設けられたＰウェル２の表面部にはＰ
＋４層３およびそれに接するＮ′″ソース層４が設けら
れ、その両層にソース端子Ｓに接続されるソース電極５
が接触している。ソース層４とＮ−基板領域１の間の上
には、ゲート酸化膜６を介して多結晶シリコンゲート電
極７が設けられ、ゲート端子Ｇに接続されている。Ｐウ
ェル層２と間隔を置いてＰ″ ドレイン層８を囲むＮ＋
バッファ層９が配置されており、Ｐ“層８にはドレイン
端子りに接続されるドレイン電極１０が接触している。
このＩ ＧＢＴではゲート電極７に電圧を印加し、その
直下の２層２の表面を反転させてＮチャネルを形成し、
電子をＮ＋ソース層４よりＮ−層１に導入する。これに
応じて、中性条件を満たすようにドレイン側のＰ′″層
８より正孔がＮ′″バッファ層９を通じてＮ−層１に導
入される。このようにしてＮ−層８においてはキャリア
の蓄積が生じ、伝導度変調が生ずることとなる。
直下の２層２の表面を反転させてＮチャネルを形成し、
電子をＮ＋ソース層４よりＮ−層１に導入する。これに
応じて、中性条件を満たすようにドレイン側のＰ′″層
８より正孔がＮ′″バッファ層９を通じてＮ−層１に導
入される。このようにしてＮ−層８においてはキャリア
の蓄積が生じ、伝導度変調が生ずることとなる。
第３図はポテンシャルバリア図で、ドレインＰ３層８よ
り′Ｎ・バッファ層９を通じてＮ−層１へ正孔３１が導
入されてゆく経路を描いている。従来は、Ｎ゛バフ２１
層９比抵抗を変化させ、すなわちフェルミレベルを変化
させることにより、正孔のＰ″ ドレイン層８からＮ“
バッファ層９へのポテンシャル障壁を制御していた。具
体的には、Ｎ゛バフフ１層比抵抗を上げるとポテンシャ
ル障壁が低くなり、比抵抗を下げるとポテンシャル障壁
が高くなる。
り′Ｎ・バッファ層９を通じてＮ−層１へ正孔３１が導
入されてゆく経路を描いている。従来は、Ｎ゛バフ２１
層９比抵抗を変化させ、すなわちフェルミレベルを変化
させることにより、正孔のＰ″ ドレイン層８からＮ“
バッファ層９へのポテンシャル障壁を制御していた。具
体的には、Ｎ゛バフフ１層比抵抗を上げるとポテンシャ
ル障壁が低くなり、比抵抗を下げるとポテンシャル障壁
が高くなる。
Ｉ ＧＢＴは、実際にはスイッチング素子として使用さ
れる場合が多く、この場合には、オン状態では出来るだ
け伝導度変調が生ずるように、すなわちオン抵抗が出来
るだけ小さくなるようにしたい。そしてまた一方では、
オン状態からオフ状態へ移行する際には、出来るだけ速
やかにオフ状態へ移りたい、すなわち速いスイッチング
時間が要求される。
れる場合が多く、この場合には、オン状態では出来るだ
け伝導度変調が生ずるように、すなわちオン抵抗が出来
るだけ小さくなるようにしたい。そしてまた一方では、
オン状態からオフ状態へ移行する際には、出来るだけ速
やかにオフ状態へ移りたい、すなわち速いスイッチング
時間が要求される。
このような要求に介して、Ｎ１バッファ層９の比抵抗お
よび厚さを考慮し、なおかつライフタイムキラーを導入
し特性を得ている。すなわち、伝導度変調の生ずる程度
およびライフタイムキラーによるキャリアの消滅のさせ
方の両者を調整し、最適値を決定しているのが実情であ
る。
よび厚さを考慮し、なおかつライフタイムキラーを導入
し特性を得ている。すなわち、伝導度変調の生ずる程度
およびライフタイムキラーによるキャリアの消滅のさせ
方の両者を調整し、最適値を決定しているのが実情であ
る。
このようにＮ＋バッファ層９は単に耐圧を保持するため
の空乏層のストッパという働きばかりでな（、ＩＧＥＴ
のスイッチングに関して大きな役割を追っている。しか
し、Ｎ′″バッファ層９の不純物濃度と厚さは一義的に
決まっており、その条件の下でライフタイムキラーを多
く入れるとスイッチング時間は速くなるがオン抵抗が大
きくなり、ライフタイムキラーを少なく入れるとスイッ
チング時間は遅くなるがオン抵抗が小さくり、スイッチ
時間とオン状態での電圧降下はトレードオフ関係にある
。
の空乏層のストッパという働きばかりでな（、ＩＧＥＴ
のスイッチングに関して大きな役割を追っている。しか
し、Ｎ′″バッファ層９の不純物濃度と厚さは一義的に
決まっており、その条件の下でライフタイムキラーを多
く入れるとスイッチング時間は速くなるがオン抵抗が大
きくなり、ライフタイムキラーを少なく入れるとスイッ
チング時間は遅くなるがオン抵抗が小さくり、スイッチ
時間とオン状態での電圧降下はトレードオフ関係にある
。
本発明は、このトレードオフを解消し、オン状態ではで
きうる限り伝導度を変調を生じさせ、オフへのスイッチ
ング時には伝導度変調を出来うる限り速やかに消滅させ
ることを実現させた横型ＩＧＢＴおよびその制御方法を
提供することを目的としている。
きうる限り伝導度を変調を生じさせ、オフへのスイッチ
ング時には伝導度変調を出来うる限り速やかに消滅させ
ることを実現させた横型ＩＧＢＴおよびその制御方法を
提供することを目的としている。
上記の目的を達成するために、本発明は、低不純物濃度
の第一導電形の基板の表面部に選択的に第二導電形の第
一領域と第一導電形の第二領域とが所定の間隔を介して
位置し、第一領域の表面部にいずれも高不純物濃度の第
二導電形の第三領域と第一導電形の第四領域が選択的に
形成され、第三領域と第四領域はソース電極によって短
絡され、第四領域と基板領域の間の第一領域の表面には
酸化膜を介してゲート電極が設けられ、かつ第二領域の
表面部にはドレイン電極が接触する高不純物濃度の第二
導電形の第五領域が選択的に形成される横型Ｉ ＧＢＴ
において、第二領域に引き出し電極が接触するものとす
る。オン状態ではドレイン電極と引き出し電極を介して
第二領域と第五ｗｉ域の間のＰＮ接合に対し順方向とな
る電圧を印加するものとする。オンよりオフへのスイッ
チング廿態ではドレイン電極と引き出し電極を介して第
二領域と第五領域の間のＰＮ接合に対して逆方向となる
電圧を印加するものとする。
の第一導電形の基板の表面部に選択的に第二導電形の第
一領域と第一導電形の第二領域とが所定の間隔を介して
位置し、第一領域の表面部にいずれも高不純物濃度の第
二導電形の第三領域と第一導電形の第四領域が選択的に
形成され、第三領域と第四領域はソース電極によって短
絡され、第四領域と基板領域の間の第一領域の表面には
酸化膜を介してゲート電極が設けられ、かつ第二領域の
表面部にはドレイン電極が接触する高不純物濃度の第二
導電形の第五領域が選択的に形成される横型Ｉ ＧＢＴ
において、第二領域に引き出し電極が接触するものとす
る。オン状態ではドレイン電極と引き出し電極を介して
第二領域と第五ｗｉ域の間のＰＮ接合に対し順方向とな
る電圧を印加するものとする。オンよりオフへのスイッ
チング廿態ではドレイン電極と引き出し電極を介して第
二領域と第五領域の間のＰＮ接合に対して逆方向となる
電圧を印加するものとする。
第二領域に専用の引き出し電極を設けたので、ドレイン
層である第五領域とバッファ層である第二領域との間に
直流電圧を適宜の極性で印加することができ、両層間の
ＰＮ接合のポテンシャル障壁が制御できるようになり、
オン状態に対応して一方のキャリアの注入を容易にして
伝導度変調を大きくし、オンよりオフへのスイッチング
状態に対応して一方のキャリアの注入、他方のキャリア
の排出を制御し、伝導度変調を速やかに消滅させること
が可能となる。
層である第五領域とバッファ層である第二領域との間に
直流電圧を適宜の極性で印加することができ、両層間の
ＰＮ接合のポテンシャル障壁が制御できるようになり、
オン状態に対応して一方のキャリアの注入を容易にして
伝導度変調を大きくし、オンよりオフへのスイッチング
状態に対応して一方のキャリアの注入、他方のキャリア
の排出を制御し、伝導度変調を速やかに消滅させること
が可能となる。
第１図は本発明の一実施例の横型のＮチャネルＩＧＢＴ
を示す。基板１内に形成される層構造は第２図の従来例
と同じである。すなわち比抵抗５０〜１００ΩのＮ−基
板１に表面からの拡散によりいずれも幅４０〜５０−で
表面不純物濃度５ Ｘ ＩＱ” ／ ａｄのＰウェル（
第一領域）２と表面不純物濃度約１０” ／ ｃｄのＮ
４バッファ層 （第二領域）９が５０〜１００−の間隔
ｄを介して形成されている。Ｐウェル２にはさらに表面
からの不純物拡散で深さ４〜５μ１表面不純物濃度１０
１９ ／ ｃｄ以上のＰ ＋＋接触層（第三領域）３と
深さ１／ＩＷｌ以下１表面不純物濃度約１０”／−〇Ｎ
４ソース層 （第四領域）４が設けられている。一方、
Ｎ＋バッファ層９にも表面からの不純物拡散で幅２０〜
３０μ、深さ４〜５−１表面不純物濃度約１０”／−の
Ｐ゛ ドレイン層 （第五領域）８が設けられている。
を示す。基板１内に形成される層構造は第２図の従来例
と同じである。すなわち比抵抗５０〜１００ΩのＮ−基
板１に表面からの拡散によりいずれも幅４０〜５０−で
表面不純物濃度５ Ｘ ＩＱ” ／ ａｄのＰウェル（
第一領域）２と表面不純物濃度約１０” ／ ｃｄのＮ
４バッファ層 （第二領域）９が５０〜１００−の間隔
ｄを介して形成されている。Ｐウェル２にはさらに表面
からの不純物拡散で深さ４〜５μ１表面不純物濃度１０
１９ ／ ｃｄ以上のＰ ＋＋接触層（第三領域）３と
深さ１／ＩＷｌ以下１表面不純物濃度約１０”／−〇Ｎ
４ソース層 （第四領域）４が設けられている。一方、
Ｎ＋バッファ層９にも表面からの不純物拡散で幅２０〜
３０μ、深さ４〜５−１表面不純物濃度約１０”／−の
Ｐ゛ ドレイン層 （第五領域）８が設けられている。
Ｎ′″ソース層４と表面に露出したＮ−基板１の間の上
には、厚さｔｏｏ。
には、厚さｔｏｏ。
人のゲート酸化膜６を介して不純物濃度１０”／ｃｄの
多結晶シリコンにより厚さ１ｎのゲート電極７で形成さ
れている。さらにＰ＋４層３とＮ＋ソース層４に接触し
て両層を短絡するソース電極５．Ｐ゛ドレイン１１４７
層８ドレイン電極１０のほが、本発明によりＮ゛バフ２
１層接触する引き出し電極１１が設けられている。各電
極はそれぞれＭまたはＭｏからなり、ソース電極４はソ
ース端子Ｓに、ゲート電極７はゲート端子Ｇに、またド
レイン電極１０はドレイン端子りにそれぞれ接続されて
おり、ドレイン端子りと引き出し電極１１の間には直流
電源２１あるいは２２が接続される。
多結晶シリコンにより厚さ１ｎのゲート電極７で形成さ
れている。さらにＰ＋４層３とＮ＋ソース層４に接触し
て両層を短絡するソース電極５．Ｐ゛ドレイン１１４７
層８ドレイン電極１０のほが、本発明によりＮ゛バフ２
１層接触する引き出し電極１１が設けられている。各電
極はそれぞれＭまたはＭｏからなり、ソース電極４はソ
ース端子Ｓに、ゲート電極７はゲート端子Ｇに、またド
レイン電極１０はドレイン端子りにそれぞれ接続されて
おり、ドレイン端子りと引き出し電極１１の間には直流
電源２１あるいは２２が接続される。
次にこのＩＧＢＴの制御方法について述べる。
例えば、ドレイン１ ソース間に６００ｖの電圧が印加
されるＩＧＥＴに、まずオン状態では伝導度変調を出来
うる限り生じさせるという観点から、第４図ｔａ＋に示
すようなポテンシャルバリアを実現させる。これは電源
２１によりＮ′″バッファ層とＰ′″ドレインのＰＮ接
合部に順方向になるように、数ないし数十Ｖの電圧を印
加することにより実現する。これにより、Ｐ′″ ドレ
イン層８からＮ−層Ｊへの正孔３１の注入、Ｎ−層１か
らＰ３ ドレイン層８への電子３２の排出は容易になり
、伝導度変調を大きくすることができる。従ってオン電
圧が低下する。これに対し、オフへのスイッチング状態
では、第４図世）に示すようなポテンシャルバリアを実
現させる。これは、電源２２によりＮ９バッファ層とＰ
４ ドレインのＰＮ接合部に逆方向になるように数ない
し数十Ｖの電圧を印加することにより実現する。これに
より、Ｐｌ ドレイン層８からＮ層１への正孔３１の注
入は著しく制限されるばかりでなく、Ｎ−層１からＰ３
ドレ、イン層８へ排出してゆく電子３２も著しく制限
され、この結果スイッチング時間も極めて短くすること
が可能となる。
されるＩＧＥＴに、まずオン状態では伝導度変調を出来
うる限り生じさせるという観点から、第４図ｔａ＋に示
すようなポテンシャルバリアを実現させる。これは電源
２１によりＮ′″バッファ層とＰ′″ドレインのＰＮ接
合部に順方向になるように、数ないし数十Ｖの電圧を印
加することにより実現する。これにより、Ｐ′″ ドレ
イン層８からＮ−層Ｊへの正孔３１の注入、Ｎ−層１か
らＰ３ ドレイン層８への電子３２の排出は容易になり
、伝導度変調を大きくすることができる。従ってオン電
圧が低下する。これに対し、オフへのスイッチング状態
では、第４図世）に示すようなポテンシャルバリアを実
現させる。これは、電源２２によりＮ９バッファ層とＰ
４ ドレインのＰＮ接合部に逆方向になるように数ない
し数十Ｖの電圧を印加することにより実現する。これに
より、Ｐｌ ドレイン層８からＮ層１への正孔３１の注
入は著しく制限されるばかりでなく、Ｎ−層１からＰ３
ドレ、イン層８へ排出してゆく電子３２も著しく制限
され、この結果スイッチング時間も極めて短くすること
が可能となる。
例えば、直流電源２１．２２の双方を接続すれば、オン
電圧が同じＩＱＢＴにおいてスイッチング損失が半分に
なる。しかし、直流電源２１．２２の一方のみを接続し
、一方の効果のみを利用することも可能である。
電圧が同じＩＱＢＴにおいてスイッチング損失が半分に
なる。しかし、直流電源２１．２２の一方のみを接続し
、一方の効果のみを利用することも可能である。
以上の実施例は横型のＮチャネルＩＧＢＴについて述べ
たが、各層の導電形を逆にしたＰチャネルＩ ＧＢＴに
も同様に実施できる。この場合オン状態およびオフへの
スイッチング状態でドレイン電極と引き出し電極の間に
印加する直流電圧の極性は上記の実施例と逆にする。
たが、各層の導電形を逆にしたＰチャネルＩ ＧＢＴに
も同様に実施できる。この場合オン状態およびオフへの
スイッチング状態でドレイン電極と引き出し電極の間に
印加する直流電圧の極性は上記の実施例と逆にする。
本発明によれば、たて型ＩＧＥＴでは電極引き出し不能
のバッファ層に引き出し電極を設け、ドレイン電極の間
にドレイン層、バッファ層間のＰＮ接合に対し順方向あ
るいは逆方向の電圧を印加することによりポテンシャル
バリアを制御し、オン状態ではキャリアの注入を容易に
し、オフへのスイッチング状態ではキャリアの注入ある
いは他のキャリアの排出を制限することにより、オン電
圧の低減あるいはスイッチング時間の短縮が可能になる
。しかも、このような効果は印加電圧の大きさのみによ
り任意の程度に制御でき、バッファ層の比抵抗の調整あ
るいはライフタイムキラー導大量の調整にくらべて極め
て容易に所望の特性のＩ ＧＥＴが得られるのでその効
果は極めて大きい。
のバッファ層に引き出し電極を設け、ドレイン電極の間
にドレイン層、バッファ層間のＰＮ接合に対し順方向あ
るいは逆方向の電圧を印加することによりポテンシャル
バリアを制御し、オン状態ではキャリアの注入を容易に
し、オフへのスイッチング状態ではキャリアの注入ある
いは他のキャリアの排出を制限することにより、オン電
圧の低減あるいはスイッチング時間の短縮が可能になる
。しかも、このような効果は印加電圧の大きさのみによ
り任意の程度に制御でき、バッファ層の比抵抗の調整あ
るいはライフタイムキラー導大量の調整にくらべて極め
て容易に所望の特性のＩ ＧＥＴが得られるのでその効
果は極めて大きい。
第１図は本発明の一実施例の横型ｒＧＢＴの要部断面図
、第２図は従来の横型ＩＧＥＴの要部断面図、第３図は
従来のＰ・ ドレイン層−Ｎ“バッファ層−Ｎ−層のポ
テンシャルバリア図、第４図（ａ）、（ｂｌは本発明の
一実施例による電圧印加によって第３図に示したポテン
シャルバリアが変化する状態を示す図である。
、第２図は従来の横型ＩＧＥＴの要部断面図、第３図は
従来のＰ・ ドレイン層−Ｎ“バッファ層−Ｎ−層のポ
テンシャルバリア図、第４図（ａ）、（ｂｌは本発明の
一実施例による電圧印加によって第３図に示したポテン
シャルバリアが変化する状態を示す図である。
Claims (3)
- （１）低不純物濃度の第一導電形の基板の表面部に選択
的に第二導電形の第一領域と第一導電形の第二領域とが
所定の間隔を介して位置し、第一領域の表面部にいずれ
も高不純物濃度の第二導電形の第三領域と第一導電形の
第四領域が選択的に形成され、第三領域と第四領域はソ
ース電極によって短絡され、第四領域と基板領域の間の
第一領域の表面には酸化膜を介してゲート電極が設けら
れ、かつ第二領域にはドレイン電極が接触する高不純物
濃度の第二導電形の第五領域が選択的に形成されるもの
において、第二領域に引き出し電極が接触することを特
徴とする横型伝導度変調型ＭＯＳＦＥＴ。 - （２）オン状態でドレイン電極と引き出し電極を介して
第二領域と第五領域の間のＰＮ接合に対して順方向とな
る電圧を印加することを特徴とする請求項１記載の横型
伝導度変調型ＭＯＳＦＥＴの制御方法。 - （３）オンよりオフへのスイッチング状態でドレイン電
極と引き出し電極を介して第二領域と第五領域の間のＰ
Ｎ接合に対して逆方向となる電圧を印加することを特徴
とする請求項１記載の横型伝導度変調型ＭＯＳＦＥＴの
制御方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1026944A JPH0812920B2 (ja) | 1989-02-06 | 1989-02-06 | 横型伝導度変調型ｍｏｓｆｅｔおよびその制御方法 |
| DE4003389A DE4003389A1 (de) | 1989-02-06 | 1990-02-05 | Horizontal-leitfaehigkeitsaenderungs-mosfet und verfahren zu seiner steuerung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1026944A JPH0812920B2 (ja) | 1989-02-06 | 1989-02-06 | 横型伝導度変調型ｍｏｓｆｅｔおよびその制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02206172A true JPH02206172A (ja) | 1990-08-15 |
| JPH0812920B2 JPH0812920B2 (ja) | 1996-02-07 |
Family
ID=12207265
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1026944A Expired - Fee Related JPH0812920B2 (ja) | 1989-02-06 | 1989-02-06 | 横型伝導度変調型ｍｏｓｆｅｔおよびその制御方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH0812920B2 (ja) |
| DE (1) | DE4003389A1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07307389A (ja) * | 1994-05-07 | 1995-11-21 | Samsung Electron Co Ltd | 半導体集積回路のヒューズ素子 |
| WO2013088544A1 (ja) * | 2011-12-15 | 2013-06-20 | 株式会社日立製作所 | 半導体装置および電力変換装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102005019157A1 (de) | 2005-04-25 | 2006-10-26 | Robert Bosch Gmbh | Anordnung von MOSFETs zur Steuerung von demselben |
-
1989
- 1989-02-06 JP JP1026944A patent/JPH0812920B2/ja not_active Expired - Fee Related
-
1990
- 1990-02-05 DE DE4003389A patent/DE4003389A1/de active Granted
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07307389A (ja) * | 1994-05-07 | 1995-11-21 | Samsung Electron Co Ltd | 半導体集積回路のヒューズ素子 |
| WO2013088544A1 (ja) * | 2011-12-15 | 2013-06-20 | 株式会社日立製作所 | 半導体装置および電力変換装置 |
| JPWO2013088544A1 (ja) * | 2011-12-15 | 2015-04-27 | 株式会社日立製作所 | 半導体装置および電力変換装置 |
| US9349847B2 (en) | 2011-12-15 | 2016-05-24 | Hitachi, Ltd. | Semiconductor device and power converter |
Also Published As
| Publication number | Publication date |
|---|---|
| DE4003389C2 (ja) | 1992-12-17 |
| JPH0812920B2 (ja) | 1996-02-07 |
| DE4003389A1 (de) | 1990-08-16 |
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