JPH07307731A - フレーム同期パターン検出回路 - Google Patents

Abstract

(57)【要約】 【目的】 回路規模が小さく、また消費電力も少ないフ
レーム同期パターン検出回路を提供すること。 【構成】 フレーム同期パターンを含むシリアル信号を
入力し、このシリアル信号をパラレル信号に変換するメ
モリ１０およびアドレスカウンタ１６と、これら回路で
変換されたパラレル信号がフレーム同期パターンと一致
するか否かを比較するパターン比較部１２と、この回路
よりフレーム同期パターンと一致するか否かの比較結果
を入力し、この比較結果がフレーム同期パターンである
旨の場合にはこれを保持し、フレーム同期パターンでな
い旨の比較結果を入力すると保持した内容をリセット
し、フレーム同期パターンである旨の比較結果を連続し
て所定の回数入力した場合にはフレーム同期パターン一
致の検出出力を行う判定回路１４とにより構成される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はフレーム同期パターン検
出回路、とくに１次群インタフェースを有する装置に有
利に適用されるフレーム同期パターン検出回路に関す
る。

【０００２】

【従来の技術】たとえば、シリアルで入力される１次群
のマルチフレームの同期パターンを検出する場合、回路
構成が簡単となり、またコスト的にも安価で行えるＲＡ
Ｍなどの記憶素子を使用した回路が用いられている。

【０００３】図３はこのような１次群インタフェースに
おけるフレーム同期パターン検出回路の従来技術を示し
たブロック図であり、ここでは１次群の２４マルチフレ
ームの同期パターンを検出する検出回路が示されてい
る。２４マルチフレームの場合、４フレーム（１フレー
ム１９３ｂｉｔ）毎に順番に“００１０１１”の同期パ
ターンがフレームビット位置に挿入されている。また、
２４マルチフレームの同期パターンの検出には上記パタ
ーンを２回連続一致の検出が必要となる。

【０００４】このように、２回連続して６ｂｉｔの同期
パターンを検出する場合、２×６（＝１２）ｂｉｔのパ
ラレルデータのパターン比較を行えば、同期パターン一
致／不一致の検出を行うことができる。このため、フレ
ーム同期パターン検出回路は、入力ポートおよび出力ポ
ートをそれぞれ１１ポート備えた少なくとも１１ｂｉｔ
×７７２（１９３×４）ワードのメモリが必要となる。
したがって、図３では、シリアル信号として入力した１
次群信号をパラレル信号に変換する８ビットのメモリ
（ＲＡＭなど）２０Ａ，２０Ｂおよび７７２進のアドレ
スカウンタ１６と、同期パターン一致／不一致の検出を
行うパターン比較回路２２により構成されている。

【０００５】なお、図３では１１ｂｉｔ×７７２（１９
３×４）ワードのメモリが必要なため、８ｂｉｔ×１０
２４ワードの一般的なＲＡＭを２個使用している。ここ
で、１１ｂｉｔとしたのは、メモリ２０Ａの入力ポート
Ｉ１に入力される１次群信号は直接パターン比較回路２
２にも入力されるからである。

【０００６】

【発明が解決しようとする課題】しかしながらこのよう
な従来技術では、同期パターンを１２ビット同時に監視
していたため、１１ｂｉｔ×７７２ワード以上のメモリ
が必要となる。したがって、図３に示すように、たとえ
ば８ｂｉｔＩ／Ｏを備えたＲＡＭでは２個必要となり、
回路規模が大きくなるとともに消費電力も多くなるとい
う問題点があった。

【０００７】本発明はこのような従来技術の欠点を解消
し、回路規模が小さく、また消費電力も少ないフレーム
同期パターン検出回路を提供することを目的とする。

【０００８】

【課題を解決するための手段】本発明は上述の課題を解
決するために、フレーム同期パターンを含むシリアル信
号を入力し、このシリアル信号をパラレル信号に変換す
るシリアル／パラレル変換手段と、シリアル／パラレル
変換手段で変換されたパラレル信号がフレーム同期パタ
ーンと一致するか否かを比較する比較手段と、比較手段
よりフレーム同期パターンと一致するか否かの比較結果
を入力し、この比較結果がフレーム同期パターンである
旨の場合にはこれを保持し、フレーム同期パターンでな
い旨の比較結果を入力すると保持した内容をリセット
し、フレーム同期パターンである旨の比較結果を連続し
て所定の回数入力した場合にはフレーム同期パターン一
致の検出出力を行う判定手段とを有する。

【０００９】

【作用】本発明によれば、フレーム同期パターンを含む
シリアル信号はシリアル／パラレル変換手段によりパラ
レル信号に変換されて比較手段に入力される。比較手段
は、入力したパラレル信号がフレーム同期パターンであ
るか否かを比較し、フレーム同期パターンの場合には
“一致信号”を、そうでない場合には“不一致信号”を
判定手段に出力する。判定手段は、“一致信号”を入力
すると“不一致信号”を入力するまでこれを保持し、所
定の回数連続して“一致信号”を入力した場合にフレー
ム同期パターン一致の検出出力を行う。

【００１０】

【実施例】次に添付図面を参照して本発明によるフレー
ム同期パターン検出回路の実施例を詳細に説明する。

【００１１】図１は本発明によるフレーム同期パターン
検出回路を、１次群２４マルチフレームの同期パターン
を検出する回路に適用した場合の実施例を示すブロック
図である。本実施例の場合も、４フレーム（１フレーム
１９３ｂｉｔ）毎に順番に“００１０１１”の同期パタ
ーンがフレームｂｉｔ位置の挿入され、フレーム同期パ
ターン検出回路はこのパターンを２回連続して検出した
場合に同期パターン一致の検出出力を行うものとする。

【００１２】図１において、ＲＡＭなどのメモリ１０と
アドレスカウンタ１６は、シリアル信号である１次群信
号をパラレル信号に変換するシリアル／パラレル変換部
を構成している。メモリ１０は６ｂｉｔのＩ／Ｏ（Ｉ１
〜Ｉ６，Ｏ１〜Ｏ６）を備えた記憶素子であり、各出力
ポートＯ１〜Ｏ５はそれぞれ同期パターンの比較検出を
行うパターン比較部１２に接続されるとともに、各出力
ポートＯ１〜Ｏ４は入力ポートＩ２〜Ｉ５にそれぞれ接
続されている。

【００１３】このように出力ポートと入力ポートを結線
し、アドレスカウンタ１６で７７２進のアドレスをメモ
リ１０に出力することにより、４フレーム毎に順番に挿
入された“００１０１１”の同期パターンをパターン比
較部１２で検出することができる。本実施例では、同期
パターンの特性を考慮し、同期パターンを１２ｂｉｔ同
時ではなく６ｂｉｔのパターンを検出してその結果を保
持し、２回連続して同期パターンが検出されたかどうか
を判断することで、１２ｂｉｔ同時に同期パターンを検
出する場合と実質的に同様の処理を行うものである。な
お、本実施例ではメモリ１２の入力ポートＩ６と出力ポ
ートＯ６により、６ｂｉｔの同期パターンの検出結果を
保持している。

【００１４】パターン比較部１２は、１次群信号よりパ
ラレル変換した際の最上位ビット（ＭＳＢ）を入力する
とともに、それ以下のビットをメモリ１０の出力ポート
Ｏ１〜Ｏ５より入力することにより、６ｂｉｔのパラレ
ルデータの比較を行っている。メモリ１０は前記したよ
うな結線が施されているため、出力ポートの番号が大き
いものほど下位ビットとなり、出力ポートＯ５より入力
したビットが最下位ビット（ＬＳＢ）となる。パターン
比較部１２は、パラレル変換された６ｂｉｔのビット列
を入力した場合、フレーム同期信号の場合には“１”
を、フレーム同期信号でない場合には“０”を判定回路
１４に出力する。

【００１５】パターン比較部１２はまた、始めに入力さ
れるフレーム同期信号とこれに続く第２のフレーム同期
信号の過程で入力されるパターンを入力した場合、判定
回路１４には何も出力しない。具体的には、１次群信号
はシリアル信号であるため、パターン比較部１２は“０
０１０１１”（Ａ）の同期パターンを検出した後、これ
に続く“００１０１１”の同期パターンを入力するまで
に、“０１０１１０”（Ｂ），“１０１１００”
（Ｃ），“０１１００１”（Ｄ），“１１００１０”
（Ｅ），“１００１０１”（Ｆ）のパラレルデータを実
際には入力する。このためパターン比較部１２は、これ
ら（Ｂ）〜（Ｆ）のパラレルデータを入力した場合には
何も出力しない。

【００１６】判定回路１４は、パターン比較部１２より
入力した比較結果に基づいて同期パターン一致／不一致
の判定結果を出力する回路であり、メモリ１０の入力ポ
ートＩ６に接続されているとともに出力ポートＯ６と接
続されている。。すなわち、判定回路１２は、“１”の
比較結果をパターン比較部１２より入力すると、メモリ
１０の入力ポートＩ６に“１”を出力し、出力ポートＯ
６より出力されるＳｂｉｔ“１”を次にタイミングより
入力する。また、判定回路１２は、“０”の比較結果を
パターン比較部１２より入力すると、メモリ１０の入力
ポートＩ６に“０”を出力し、出力ポートＯ６より出力
されるＳｂｉｔを“０”とする。判定回路１４は、
“１”のＳｂｉｔを入力しているときに、パターン比較
部１４より“１”を入力すると同期パターン一致の検出
出力を行う。また、判定回路１４は、“１”のＳｂｉｔ
を入力しているときに、パターン比較部１４より“０”
を入力すると入力ポートＩ６に“０”を出力し、出力ポ
ートＯ６より出力されるＳｂｉｔを“０”にリセットす
る。

【００１７】図２は図１の実施例の動作を示すフローチ
ャートであり、これら図を用いて本実施例の動作を説明
する。なお、図２において、符号ＳはＳｂｉｔを、符号
Ｐはパターン比較部１２に入力されるパターンをそれぞ
れ示している。初期状態でＳｂｉｔを“０”とする（Ｓ
１００）。Ｓｂｉｔ＝“０”の状態で、“００１０１
１”（Ａ）の同期パターンが検出されると（Ｓ１０
２）、パターン比較部１２は判定回路１４に“１”の出
力を行う。

【００１８】判定回路１４は、パターン比較部１２より
“１”を入力すると、メモリ１０の入力ポートＩ６に
“１”を出力してＳｂｉｔを“１”にする（Ｓ１０
４）。この後、パターン比較部１２が“０１０１１０”
（Ｂ），“１０１１００”（Ｃ），“０１１００１”
（Ｄ），“１１００１０”（Ｅ），“１００１０１”
（Ｆ）のパラレルデータを入力すると（Ｓ１０６，Ｓ１
０８）、パターン比較部１２は何も出力しないため、Ｓ
ｂｉｔが“１”に保持される（Ｓ１０４）。

【００１９】パターン比較部１２は、“１００１０１”
（Ｆ）の後に“００１０１１”（Ａ）の同期パターンを
検出すると、判定回路１４に“１”を出力する（Ｓ１０
６）。判定回路は、Ｓｂｉｔが“１”の状態でパターン
比較部１２より“１”を入力すると、同期パターン一致
の検出出力を行う（Ｓ１１０）。

【００２０】なお、本実施例では１次群フレームの同期
パターン検出に本発明を適用したが、本発明はとくにこ
れに限定されるものではなく、多点同時監視の必要なフ
レームの同期パターン検出回路に適用可能である。

【００２１】

【発明の効果】このように本発明のフレーム同期パター
ン検出回路によれば、記憶素子の数を半減することが可
能となるため、回路規模を小さくできるとともに、消費
電力も少なくできる。

【図面の簡単な説明】

【図１】本発明によるフレーム同期パターン検出回路の
実施例を示すブロック図。

【図２】図１の実施例の動作を示す動作フロー。

【図３】従来技術におけるフレーム同期パターン検出回
路のブロック図。

【符号の説明】

１０ メモリ １２ パターン比較部 １４ 判定回路 １６ アドレスカウンタ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 フレーム同期パターンを含むシリアル信
   号を入力し、このシリアル信号をパラレル信号に変換す
   るシリアル／パラレル変換手段と、 前記シリアル／パラレル変換手段で変換されたパラレル
   信号が前記フレーム同期パターンと一致するか否かを比
   較する比較手段と、 前記比較手段より前記フレーム同期パターンと一致する
   か否かの比較結果を入力し、この比較結果が前記フレー
   ム同期パターンである旨の場合にはこれを保持し、前記
   フレーム同期パターンでない旨の比較結果を入力すると
   前記保持した内容をリセットし、前記フレーム同期パタ
   ーンである旨の比較結果を連続して所定の回数入力した
   場合にはフレーム同期パターン一致の検出出力を行う判
   定手段とを有することを特徴とするフレーム同期パター
   ン検出回路。
2. 【請求項２】 請求項１に記載の検出回路において、前
   記シリアル／パラレル変換手段は、 複数の入力端子および出力端子を備え、パラレル変換出
   力を行う各出力端子が前記比較手段の入力側に接続され
   るとともに、ｎ番目（ｎ＝１，２，３，．．．）の出力
   端子が（ｎ＋１）番目の入力端子にそれぞれ接続される
   記憶素子と、 前記記憶素子にアドレス信号を出力することにより一定
   周期ごとに挿入された前記フレーム同期パターンを前記
   比較手段に出力するアドレスカウンタとを有することを
   特徴とするフレーム同期パターン検出回路。
3. 【請求項３】 請求項２に記載の検出回路において、前
   記比較手段は第１のフレーム同期信号とこれに続く第２
   のフレーム同期信号の過程で入力されるパターンを入力
   した場合、前記判定手段に比較結果を出力しないことを
   特徴とするフレーム同期パターン検出回路。