JPH07312078A - Ｒａｍベースのｆｉｆｏメモリを直列から並列へおよび並列から直列へ変換する構造 - Google Patents
Ｒａｍベースのｆｉｆｏメモリを直列から並列へおよび並列から直列へ変換する構造Info
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- JPH07312078A JPH07312078A JP6294056A JP29405694A JPH07312078A JP H07312078 A JPH07312078 A JP H07312078A JP 6294056 A JP6294056 A JP 6294056A JP 29405694 A JP29405694 A JP 29405694A JP H07312078 A JPH07312078 A JP H07312078A
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- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
- G06F5/10—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor having a sequence of storage locations each being individually accessible for both enqueue and dequeue operations, e.g. using random access memory
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Abstract
(57)【要約】 （修正有）
【目的】 先入れ先出しメモリの動作周波数を増加させ
てデータ出力速度を速くし、またビット毎にアドレスし
ないようにしてチップの面積を減らす手段を開示する。 【構成】 直列から並列へまた並列から直列へのデータ
変換を行うＦＩＦＯメモリ。直列入力データを、ｎビッ
ト幅の固定幅の書込みフレーム（３０）に一時的に記憶
し、次に全ｎビット幅フレームをＲＡＭ配列（２２）に
一度に並列に書き込む。ＲＡＭ配列（２２）からの並列
のデータを読取りフレーム（４０）に一時的に記憶した
後、ＦＩＦＯ出力（５３）に直列に与える。これにより
必要なポインタの数が減るので、全体のチップの大きさ
が減る。読取りフレーム（４０）を書込みフレーム（３
０）と前記直列入力データに結合することにより、ＦＩ
ＦＯに書き込んだデータはすぐに利用可能になり、読取
りフレーム（４０）は書込みフレーム（３０）から埋め
戻しデータを受けることができる。
てデータ出力速度を速くし、またビット毎にアドレスし
ないようにしてチップの面積を減らす手段を開示する。 【構成】 直列から並列へまた並列から直列へのデータ
変換を行うＦＩＦＯメモリ。直列入力データを、ｎビッ
ト幅の固定幅の書込みフレーム（３０）に一時的に記憶
し、次に全ｎビット幅フレームをＲＡＭ配列（２２）に
一度に並列に書き込む。ＲＡＭ配列（２２）からの並列
のデータを読取りフレーム（４０）に一時的に記憶した
後、ＦＩＦＯ出力（５３）に直列に与える。これにより
必要なポインタの数が減るので、全体のチップの大きさ
が減る。読取りフレーム（４０）を書込みフレーム（３
０）と前記直列入力データに結合することにより、ＦＩ
ＦＯに書き込んだデータはすぐに利用可能になり、読取
りフレーム（４０）は書込みフレーム（３０）から埋め
戻しデータを受けることができる。
Description
【０００１】
【産業上の利用分野】本発明はメモリ装置に関する集積
回路の分野であり、より詳しくは先入れ先出し（ＦＩＦ
Ｏ）メモリに関する。
回路の分野であり、より詳しくは先入れ先出し（ＦＩＦ
Ｏ）メモリに関する。
【０００２】
【従来の技術】先入れ先出し（ＦＩＦＯ）メモリは一般
に、比較的高速で動作する計算機プロセッサと比較的低
速で動作する周辺装置の間のデータの転送に用いられ
る。ＦＩＦＯメモリおよび関連する制御回路の例は、テ
キサス・インスツルメンツ社に譲渡されたウオード・ヘ
ライン（Ｗａｒｄ，ｈｅｒｅｉｎ）およびケネス・Ｌ・
ウイリアムスの以下の米国特許に含まれている。すなわ
ち、第５，０９７，４４２号、「プログラム可能な深さ
の先入れ先出しメモリ」、１９９２年３月１７日発行、
第５，０８４，８４１号、「グレーコードを用いたプロ
グラム可能な状態フラグ発生器ＦＩＦＯ」、１９９２年
１月２８日発行、第４，８６４，５４３号、「多重メモ
リ状態フラグ発生のためのカウンタアドレスポインタを
備える先入れ先出しメモリ」、１９８９年９月５日発
行、第４，８２９，４７５号、「同時アドレス増分およ
びメモリ書込み操作のための方法と装置」、１９８９年
５月９日発行、第４，８３９，８６６号、「カスケード
可能な先入れ先出しメモリ」、１９８９年６月１３日発
行。
に、比較的高速で動作する計算機プロセッサと比較的低
速で動作する周辺装置の間のデータの転送に用いられ
る。ＦＩＦＯメモリおよび関連する制御回路の例は、テ
キサス・インスツルメンツ社に譲渡されたウオード・ヘ
ライン（Ｗａｒｄ，ｈｅｒｅｉｎ）およびケネス・Ｌ・
ウイリアムスの以下の米国特許に含まれている。すなわ
ち、第５，０９７，４４２号、「プログラム可能な深さ
の先入れ先出しメモリ」、１９９２年３月１７日発行、
第５，０８４，８４１号、「グレーコードを用いたプロ
グラム可能な状態フラグ発生器ＦＩＦＯ」、１９９２年
１月２８日発行、第４，８６４，５４３号、「多重メモ
リ状態フラグ発生のためのカウンタアドレスポインタを
備える先入れ先出しメモリ」、１９８９年９月５日発
行、第４，８２９，４７５号、「同時アドレス増分およ
びメモリ書込み操作のための方法と装置」、１９８９年
５月９日発行、第４，８３９，８６６号、「カスケード
可能な先入れ先出しメモリ」、１９８９年６月１３日発
行。
【０００３】ＦＩＦＯメモリおよび関連回路の他の例
は、テキサス・インスツルメンツ社に譲渡された次の米
国特許にも含まれている。すなわち、第５，１１７，３
９５号、ハシモトの「多段階メモリの付加メモリ段階に
共通制御信号を与えるための拡張可能なＦＩＦＯメモ
リ」、１９９２年５月２６日発行、第４，９３３，９０
１号、タイ（Ｔａｉ）とチウ（Ｃｈｉｕ）の「時間的に
接近して受信した読取りおよび書込み要求に優先度を与
える方法」、１９９０年６月１２日発行、第４，８１
５，０３９号、タイとチウの「高速実時間アービタ
ー」、１９８９年３月２１日発行、第４，８８２，７１
０号、ハシモト他の「ダイナミックメモリ要素を含むＦ
ＩＦＯメモリ」、１９８９年１１月２１日発行、更にテ
キサス・インスツルメンツ社に譲渡された米国特許第
４，８６８，７８４号、マーシャル他の「単一ポートア
ドレスを備える多チャンネル直列ポートを持つマイクロ
コンピュータ」、１９８９年８月１９日発行は、データ
送信を容易にするためにマイクロコンピュータの直列ポ
ートにＦＩＦＯメモリを組み込んでいる。
は、テキサス・インスツルメンツ社に譲渡された次の米
国特許にも含まれている。すなわち、第５，１１７，３
９５号、ハシモトの「多段階メモリの付加メモリ段階に
共通制御信号を与えるための拡張可能なＦＩＦＯメモ
リ」、１９９２年５月２６日発行、第４，９３３，９０
１号、タイ（Ｔａｉ）とチウ（Ｃｈｉｕ）の「時間的に
接近して受信した読取りおよび書込み要求に優先度を与
える方法」、１９９０年６月１２日発行、第４，８１
５，０３９号、タイとチウの「高速実時間アービタ
ー」、１９８９年３月２１日発行、第４，８８２，７１
０号、ハシモト他の「ダイナミックメモリ要素を含むＦ
ＩＦＯメモリ」、１９８９年１１月２１日発行、更にテ
キサス・インスツルメンツ社に譲渡された米国特許第
４，８６８，７８４号、マーシャル他の「単一ポートア
ドレスを備える多チャンネル直列ポートを持つマイクロ
コンピュータ」、１９８９年８月１９日発行は、データ
送信を容易にするためにマイクロコンピュータの直列ポ
ートにＦＩＦＯメモリを組み込んでいる。
【０００４】
【発明が解決しようとする課題】上記の諸特許はＦＩＦ
Ｏメモリに重要な貢献をしているが、更に改善が望まれ
る。例えば、ＦＩＦＯの動作周波数が増加すれば有益で
ある。これによりＦＩＦＯメモリからのデータ出力がよ
り速くなる。書込み／読取り動作を行うときは、各ビッ
トにアドレスする必要がないことが望ましい。これによ
りＦＩＦＯのアドレスポインタの数が減り、チップの面
積が節約になる。
Ｏメモリに重要な貢献をしているが、更に改善が望まれ
る。例えば、ＦＩＦＯの動作周波数が増加すれば有益で
ある。これによりＦＩＦＯメモリからのデータ出力がよ
り速くなる。書込み／読取り動作を行うときは、各ビッ
トにアドレスする必要がないことが望ましい。これによ
りＦＩＦＯのアドレスポインタの数が減り、チップの面
積が節約になる。
【０００５】本発明によりこれらの利点が得られる。他
の利点は、以下の説明と図面を参照すれば、この分野の
技術者には明らかである。
の利点は、以下の説明と図面を参照すれば、この分野の
技術者には明らかである。
【０００６】
【課題を解決するための手段】ＦＩＦＯメモリを組織化
して、メモリ配列に読取りフレームバッファと書込みフ
レームバッファを備えることにより、直列から並列へ、
また並列から直列へのデータ変換を行う。直列入力デー
タを、ｎビットの固定幅の書込みフレームに一時的に記
憶する。次に記憶された直列入力データの全ｎビット幅
のフレームを一度に並列にＲＡＭに書き込む。ＲＡＭか
ら並列に読み出されるデータを読取りフレームに一時的
に記憶し、その後でＦＩＦＯ出力に直列に出す。この構
造により、ｎクロックサイクルに１度しかＲＡＭにアク
セスしないので動作の周波数が速くなり、ＦＩＦＯの入
力と出力にそれぞれ書込みおよび読取りを直列に行って
いる間にＲＡＭに並列にアクセスすることができる。
して、メモリ配列に読取りフレームバッファと書込みフ
レームバッファを備えることにより、直列から並列へ、
また並列から直列へのデータ変換を行う。直列入力デー
タを、ｎビットの固定幅の書込みフレームに一時的に記
憶する。次に記憶された直列入力データの全ｎビット幅
のフレームを一度に並列にＲＡＭに書き込む。ＲＡＭか
ら並列に読み出されるデータを読取りフレームに一時的
に記憶し、その後でＦＩＦＯ出力に直列に出す。この構
造により、ｎクロックサイクルに１度しかＲＡＭにアク
セスしないので動作の周波数が速くなり、ＦＩＦＯの入
力と出力にそれぞれ書込みおよび読取りを直列に行って
いる間にＲＡＭに並列にアクセスすることができる。
【０００７】本発明の構造により、ポインタの数が減る
ので全体のチップ面積が減る。直列入力を並列入力に変
換することにより、ＲＡＭにデータを直列に書き込む場
合とは異なり、ＲＡＭに個々にアドレスする必要がな
い。この構造により、１語が単に１ビット幅である１ビ
ット幅ＦＩＦＯを得ることができる。読取りフレームバ
ッファが直列データ入力に結合されるので、ＦＩＦＯに
書き込まれるデータを直ちに出力することができる。従
って読取りフレームバッファはキャッシュとして機能
し、メモリをバイパスする。更に、読取りフレームバッ
フアは書込みフレームバッファに結合しているので、改
善された読取り／書込みフローコントローラにより、読
取りフレームは書込みフレームから埋め戻したデータを
受けることができる。
ので全体のチップ面積が減る。直列入力を並列入力に変
換することにより、ＲＡＭにデータを直列に書き込む場
合とは異なり、ＲＡＭに個々にアドレスする必要がな
い。この構造により、１語が単に１ビット幅である１ビ
ット幅ＦＩＦＯを得ることができる。読取りフレームバ
ッファが直列データ入力に結合されるので、ＦＩＦＯに
書き込まれるデータを直ちに出力することができる。従
って読取りフレームバッファはキャッシュとして機能
し、メモリをバイパスする。更に、読取りフレームバッ
フアは書込みフレームバッファに結合しているので、改
善された読取り／書込みフローコントローラにより、読
取りフレームは書込みフレームから埋め戻したデータを
受けることができる。
【０００８】
【実施例】図２に示す本発明の望ましい実施態様を詳細
に説明する前に、まず本発明を適用できるデータ送信シ
ステムの例を図１に示す。データ送信システム２は、第
１送信装置６を第２送信装置８に結合するユニークなメ
モリバッファ４を備える。以下により詳細に説明するよ
うに、メモリバッファ４は、直列から並列へまた並列か
ら直列への変換を実現できる新規な、ランダムアクセス
メモリ（ＲＡＭ）ベースの先入れ先出し（ＦＩＦＯ）メ
モリ構造を備える。
に説明する前に、まず本発明を適用できるデータ送信シ
ステムの例を図１に示す。データ送信システム２は、第
１送信装置６を第２送信装置８に結合するユニークなメ
モリバッファ４を備える。以下により詳細に説明するよ
うに、メモリバッファ４は、直列から並列へまた並列か
ら直列への変換を実現できる新規な、ランダムアクセス
メモリ（ＲＡＭ）ベースの先入れ先出し（ＦＩＦＯ）メ
モリ構造を備える。
【０００９】メモリバッファに書き込むときは、データ
ビットを書込みフレームバッファに直列に入力し、バッ
ファが一杯になるまでデータをデータラッチに一時的に
記憶する。バッファが一杯になると各ビットをメモリ配
列に並列に書き込むので、直列から並列に変換される。
メモリバッファ４から読み取るときは、メモリ配列の、
ある数のビットに並列にアクセスして読取りフレームバ
ッファに入力し、その後直列にクロックアウトするまで
データラッチに一時的に記憶する。このようにして、並
列から直列への変換を行う。このような構造は、データ
語が単に１ビット幅の１ビット幅ＦＩＦＯを提供する。
ビットを書込みフレームバッファに直列に入力し、バッ
ファが一杯になるまでデータをデータラッチに一時的に
記憶する。バッファが一杯になると各ビットをメモリ配
列に並列に書き込むので、直列から並列に変換される。
メモリバッファ４から読み取るときは、メモリ配列の、
ある数のビットに並列にアクセスして読取りフレームバ
ッファに入力し、その後直列にクロックアウトするまで
データラッチに一時的に記憶する。このようにして、並
列から直列への変換を行う。このような構造は、データ
語が単に１ビット幅の１ビット幅ＦＩＦＯを提供する。
【００１０】図１において、データ送信装置６はデータ
プロセッサなどの高速の装置でよく、データ送信装置８
はブラウン管（ＣＲＴ）などの低速の装置でよい。デー
タ送信は、高速装置６から低速装置８に向かって行われ
る。データプロセッサ６は、ＣＲＴ端末８が読み取る速
度よりはるかに高速でメモリバッファ４にデータを書き
込むことができる。データプロセッサの送信速度は毎秒
約９６００ビットであり、ＣＲＴ８などの代表的な周辺
要素の送信速度はわずかに毎秒約１２００ビットであ
る。
プロセッサなどの高速の装置でよく、データ送信装置８
はブラウン管（ＣＲＴ）などの低速の装置でよい。デー
タ送信は、高速装置６から低速装置８に向かって行われ
る。データプロセッサ６は、ＣＲＴ端末８が読み取る速
度よりはるかに高速でメモリバッファ４にデータを書き
込むことができる。データプロセッサの送信速度は毎秒
約９６００ビットであり、ＣＲＴ８などの代表的な周辺
要素の送信速度はわずかに毎秒約１２００ビットであ
る。
【００１１】図１において、データ入力１０とＷＲＩＴ
Ｅ ＣＬＫ信号線１２は、送信装置６をメモリバッファ
４に接続する。データ入力１０は１ビット幅で、送信装
置６からメモリバッファ４内の記憶場所にデータを直列
に送信する。送信装置６からの書込み命令は、ＷＲＩＴ
Ｅ ＣＬＫ信号線１２に現れ、データ入力１０で送信さ
れる各語に同伴する。データ出力１６とＲＥＡＤ ＣＬ
Ｋ信号線１８は、送信装置８をメモリバッファ４に接続
する。データ出力１６は１ビット幅で、ＲＥＡＤ ＣＬ
Ｋ信号線１８に現れる読取り命令に従って、メモリバッ
ファ４内の記億場所からデータ送信装置８にデータを直
列に送信する。
Ｅ ＣＬＫ信号線１２は、送信装置６をメモリバッファ
４に接続する。データ入力１０は１ビット幅で、送信装
置６からメモリバッファ４内の記憶場所にデータを直列
に送信する。送信装置６からの書込み命令は、ＷＲＩＴ
Ｅ ＣＬＫ信号線１２に現れ、データ入力１０で送信さ
れる各語に同伴する。データ出力１６とＲＥＡＤ ＣＬ
Ｋ信号線１８は、送信装置８をメモリバッファ４に接続
する。データ出力１６は１ビット幅で、ＲＥＡＤ ＣＬ
Ｋ信号線１８に現れる読取り命令に従って、メモリバッ
ファ４内の記億場所からデータ送信装置８にデータを直
列に送信する。
【００１２】図１は、ＲＥＳＥＴやＷＲＩＴＥ ＳＴＡ
ＴＵＳ／ＦやＲＥＡＤ ＳＴＡＴＵＳ／Ｅなどの、デー
タ送信システムに含まれる一般的な他の信号線を示す。
望ましい実施態様では、メモリバッファ４は先入れ先出
しＦＩＦＯメモリである。この型のメモリは、使えるメ
モリ空間がどのくらい、例えば一杯、空、半分など、残
っているかを示すフラグを一般に含む。
ＴＵＳ／ＦやＲＥＡＤ ＳＴＡＴＵＳ／Ｅなどの、デー
タ送信システムに含まれる一般的な他の信号線を示す。
望ましい実施態様では、メモリバッファ４は先入れ先出
しＦＩＦＯメモリである。この型のメモリは、使えるメ
モリ空間がどのくらい、例えば一杯、空、半分など、残
っているかを示すフラグを一般に含む。
【００１３】次に図２は、ＦＩＦＯメモリバッファ４の
構造の望ましい実施態様を示す。以下に詳細に説明する
ように、図２に示す基本構造は、１６ビット幅の書込み
フレームセル３０と１６ビット幅の読取りフレームセル
４０を備える、８ビット幅のメモリ構成２２を示す。こ
の構造により、メモリ４は２５６ｘ１すなわち１ビット
幅ＦＩＦＯとして機能することができる。図２は「高水
準」図であって、ＦＩＦＯメモリの全ての電気的略図を
示すものではないことに注意されたい。ＦＩＦＯ内にあ
るいくつかの装置、例えばフラグ回路や読取り／書込み
制御回路などは、簡単のために図２には示していない。
構造の望ましい実施態様を示す。以下に詳細に説明する
ように、図２に示す基本構造は、１６ビット幅の書込み
フレームセル３０と１６ビット幅の読取りフレームセル
４０を備える、８ビット幅のメモリ構成２２を示す。こ
の構造により、メモリ４は２５６ｘ１すなわち１ビット
幅ＦＩＦＯとして機能することができる。図２は「高水
準」図であって、ＦＩＦＯメモリの全ての電気的略図を
示すものではないことに注意されたい。ＦＩＦＯ内にあ
るいくつかの装置、例えばフラグ回路や読取り／書込み
制御回路などは、簡単のために図２には示していない。
【００１４】図２において、メモリバッファ４の本発明
の構造をまず説明し、次に図２に示す各種の装置の構造
／機能を説明する。その次に、構造の重要な操作の特徴
を機能的に説明する。
の構造をまず説明し、次に図２に示す各種の装置の構造
／機能を説明する。その次に、構造の重要な操作の特徴
を機能的に説明する。
【００１５】図２において、読取りアドレスバス１５と
書込みアドレスバス１７はＲＡＭ２２に接続される。こ
の分野の技術者にはすぐ分かるように、読取りおよび書
込みシーケンシャルアドレスは、従来からＦＩＦＯ内の
フラグから内部で発生する。ＲＡＭ２２は、この例では
８ビット幅のＮ語の深さのスタティック・ランダムアク
セスメモリ配列であって、従って８ビットのデータ入力
ＤＩＮ２４と８ビットのデータ出力ＱＯＵＴ２６を備え
る。データ入力ＤＩＮ２４は、マルチプレクサ２８を通
して書込みフレームセル３０に接続する。データ出力Ｑ
ＯＵＴ２６は読取りフレームセル４０に接続する。デー
タは書込みフレームセル３０からＲＡＭ２２に入力し
（書き込み）、データはＲＡＭ２２から読取りフレーム
セル４０に出力する（読み取る）。
書込みアドレスバス１７はＲＡＭ２２に接続される。こ
の分野の技術者にはすぐ分かるように、読取りおよび書
込みシーケンシャルアドレスは、従来からＦＩＦＯ内の
フラグから内部で発生する。ＲＡＭ２２は、この例では
８ビット幅のＮ語の深さのスタティック・ランダムアク
セスメモリ配列であって、従って８ビットのデータ入力
ＤＩＮ２４と８ビットのデータ出力ＱＯＵＴ２６を備え
る。データ入力ＤＩＮ２４は、マルチプレクサ２８を通
して書込みフレームセル３０に接続する。データ出力Ｑ
ＯＵＴ２６は読取りフレームセル４０に接続する。デー
タは書込みフレームセル３０からＲＡＭ２２に入力し
（書き込み）、データはＲＡＭ２２から読取りフレーム
セル４０に出力する（読み取る）。
【００１６】図２の書込みフレームセル３０に特に注目
する。書込みフレームセル３０は、書込みトグル制御３
２、書込みアドレスデコーダ３４、書込みフレーム３０
Ａ、書込みフレーム３０Ｂを備える。書込みクロック信
号ＷＲＩＴＥ ＣＬＫ１２０は書込みトグル制御３２に
入力し、また書込みフレーム３０Ａと３２Ｂに入力す
る。ＷＲＩＴＥ ＣＬＫ信号１２０は、図１のＷＲＩＴ
Ｅ ＣＬＫ信号１２から得られる。ＷＲＩＴＥ ＣＬＫ
信号１２０は（図２を簡単にし明確にするために）、図
３−図７に示す読取り／書込みフロー制御回路により生
成される各種の信号の複合信号を表す。（米国出願番号
０７／９６６，１２２のウオード・ヘラインの同時継続
および同時譲渡出願も、ＷＲＩＴＥ ＣＬＫ信号１２０
を発生するのに適した別の読取り／書込み制御回路を開
示している。）書込みアドレスバス１７は書込みアドレ
スデコーダ３４に入る。直列データ入力１０は書込みフ
レーム３０Ａと３０Ｂに入力する。
する。書込みフレームセル３０は、書込みトグル制御３
２、書込みアドレスデコーダ３４、書込みフレーム３０
Ａ、書込みフレーム３０Ｂを備える。書込みクロック信
号ＷＲＩＴＥ ＣＬＫ１２０は書込みトグル制御３２に
入力し、また書込みフレーム３０Ａと３２Ｂに入力す
る。ＷＲＩＴＥ ＣＬＫ信号１２０は、図１のＷＲＩＴ
Ｅ ＣＬＫ信号１２から得られる。ＷＲＩＴＥ ＣＬＫ
信号１２０は（図２を簡単にし明確にするために）、図
３−図７に示す読取り／書込みフロー制御回路により生
成される各種の信号の複合信号を表す。（米国出願番号
０７／９６６，１２２のウオード・ヘラインの同時継続
および同時譲渡出願も、ＷＲＩＴＥ ＣＬＫ信号１２０
を発生するのに適した別の読取り／書込み制御回路を開
示している。）書込みアドレスバス１７は書込みアドレ
スデコーダ３４に入る。直列データ入力１０は書込みフ
レーム３０Ａと３０Ｂに入力する。
【００１７】更に図２の書込みフレームセル３０に関し
て、書込みアドレスデコーダ３４はバス３６により書込
みフレーム３０Ａに接続し、バス３８により書込みフレ
ーム３０Ｂに接続する。バス３６と３８は読取りフレー
ムセル４０に接続する。更にバス３６とバス３８からの
１ビットは、書込みトグル制御３２に接続する。書込み
トグル制御３２は、書込みフレーム３０Ａのための書込
み可能信号ＷＥＮＡと、書込みフレーム３０Ｂのための
書込み可能信号ＷＥＮＢを発生する。書込み可能信号Ｗ
ＥＮＡとＷＥＮＢは、更に読取りフレームセル４０に入
力する。データは書込みフレーム３０Ａからバス３１を
通してマルチプレクサ２８に出力する。同様にデータは
書込みフレーム３０Ｂからバス３３を通してマルチプレ
クサ２８に出力する。バス３１と３３は、更に読取りフ
レームセル４０に接続する。マルチプレクサ２８はデー
タ入力端子ＤＩＮ２４を通してデータをＲＡＭ２２に入
力する。
て、書込みアドレスデコーダ３４はバス３６により書込
みフレーム３０Ａに接続し、バス３８により書込みフレ
ーム３０Ｂに接続する。バス３６と３８は読取りフレー
ムセル４０に接続する。更にバス３６とバス３８からの
１ビットは、書込みトグル制御３２に接続する。書込み
トグル制御３２は、書込みフレーム３０Ａのための書込
み可能信号ＷＥＮＡと、書込みフレーム３０Ｂのための
書込み可能信号ＷＥＮＢを発生する。書込み可能信号Ｗ
ＥＮＡとＷＥＮＢは、更に読取りフレームセル４０に入
力する。データは書込みフレーム３０Ａからバス３１を
通してマルチプレクサ２８に出力する。同様にデータは
書込みフレーム３０Ｂからバス３３を通してマルチプレ
クサ２８に出力する。バス３１と３３は、更に読取りフ
レームセル４０に接続する。マルチプレクサ２８はデー
タ入力端子ＤＩＮ２４を通してデータをＲＡＭ２２に入
力する。
【００１８】次に図２の読取りフレームセル４０に関し
て、読取りフレームセル４０は読取りトグル制御４２、
読取りアドレスデコーダ４４、読取りフレーム４０Ａ、
読取りフレーム４０Ｂ、マルチプレクサ４６Ａ、マルチ
プレクサ４６Ｂ、マルチプレクサ４８を備える。読取り
クロック信号ＲＥＡＤ ＣＬＫ１８０は読取りトグル制
御４２に入力し、更に読取りフレーム４０Ａと４０Ｂに
入力する。ＷＲＩＴＥＣＬＫ信号１２０と同様に、ＲＥ
ＡＤ ＣＬＫ信号１８０は図１のＲＥＡＤＣＬＫ１８か
ら得られ、図３−図７に示す読取り／書込みフロー制御
回路により生成される各種の信号の複合信号を表す。Ｗ
ＲＩＴＥ ＣＬＫ１２０は更に読取りフレーム４０Ａと
４０Ｂに入力する。読取りアドレスバス１５は読取りア
ドレスデコーダ４４に入力する。直列データ入力１０は
読取りフレーム４０Ａと４０Ｂに接続する。
て、読取りフレームセル４０は読取りトグル制御４２、
読取りアドレスデコーダ４４、読取りフレーム４０Ａ、
読取りフレーム４０Ｂ、マルチプレクサ４６Ａ、マルチ
プレクサ４６Ｂ、マルチプレクサ４８を備える。読取り
クロック信号ＲＥＡＤ ＣＬＫ１８０は読取りトグル制
御４２に入力し、更に読取りフレーム４０Ａと４０Ｂに
入力する。ＷＲＩＴＥＣＬＫ信号１２０と同様に、ＲＥ
ＡＤ ＣＬＫ信号１８０は図１のＲＥＡＤＣＬＫ１８か
ら得られ、図３−図７に示す読取り／書込みフロー制御
回路により生成される各種の信号の複合信号を表す。Ｗ
ＲＩＴＥ ＣＬＫ１２０は更に読取りフレーム４０Ａと
４０Ｂに入力する。読取りアドレスバス１５は読取りア
ドレスデコーダ４４に入力する。直列データ入力１０は
読取りフレーム４０Ａと４０Ｂに接続する。
【００１９】図２の読取りフレームセル４０では、読取
りトグル制御４２は、読取りフレーム４０Ａのための読
取り可能信号ＲＥＮＡと、読取りフレーム４０Ｂのため
の読取り可能信号ＲＥＮＢを発生する。読取りフレーム
４０Ａは書込みフレームセル３０の書込みトグル制御３
２から書込み可能信号ＷＥＮＡを受ける。更に読取りフ
レーム４０Ａは、それぞれ書込みフレーム３０Ａと書込
みアドレスデコーダ３４からのバス３１と３６に接続す
る。データは読取りフレーム４０Ａからバス４１を通し
てマルチプレクサ４６Ａに読み取る。読取りフレーム４
０Ｂは、書込みフレームセル３０の書込みトグル制御３
２から書込み可能信号ＷＥＮＢを受ける。更に読取りフ
レーム４０Ｂは、それぞれ書込みフレームセル３０Ｂと
書込みアドレスデコーダ３４からのバス３３と３８に接
続する。データは読取りフレーム４０Ｂからバス４３を
通してマルチプレクサ４６Ｂに読み取る。データはＲＡ
Ｍ２２からデータ出力端子ＱＯＵＴ２６を通して読取り
フレーム４０Ａと４０Ｂに読み取る。
りトグル制御４２は、読取りフレーム４０Ａのための読
取り可能信号ＲＥＮＡと、読取りフレーム４０Ｂのため
の読取り可能信号ＲＥＮＢを発生する。読取りフレーム
４０Ａは書込みフレームセル３０の書込みトグル制御３
２から書込み可能信号ＷＥＮＡを受ける。更に読取りフ
レーム４０Ａは、それぞれ書込みフレーム３０Ａと書込
みアドレスデコーダ３４からのバス３１と３６に接続す
る。データは読取りフレーム４０Ａからバス４１を通し
てマルチプレクサ４６Ａに読み取る。読取りフレーム４
０Ｂは、書込みフレームセル３０の書込みトグル制御３
２から書込み可能信号ＷＥＮＢを受ける。更に読取りフ
レーム４０Ｂは、それぞれ書込みフレームセル３０Ｂと
書込みアドレスデコーダ３４からのバス３３と３８に接
続する。データは読取りフレーム４０Ｂからバス４３を
通してマルチプレクサ４６Ｂに読み取る。データはＲＡ
Ｍ２２からデータ出力端子ＱＯＵＴ２６を通して読取り
フレーム４０Ａと４０Ｂに読み取る。
【００２０】更に図２の読取りフレームセル４０に関し
て、読取りアドレスデコーダ４４はバス４５によりマル
チプレクサ４６Ａに接続し、バス４７によりマルチプレ
クサ４６Ｂに接続する。更にバス４５とバス４７からの
１ビットは、読取りトグル制御４２に接続する。バス５
０は、マルチプレクサ４６Ａの出力をマルチプレクサ４
８に接続する。バス５１は、マルチプレクサ４６Ｂの出
力をマルチプレクサ４８に接続する。マルチプレクサ４
８の出力はバス５２によりデータラッチ５３に接続す
る。ＦＩＦＯメモリバッファ４の直列データ出力１６は
データラッチ５３から取る。
て、読取りアドレスデコーダ４４はバス４５によりマル
チプレクサ４６Ａに接続し、バス４７によりマルチプレ
クサ４６Ｂに接続する。更にバス４５とバス４７からの
１ビットは、読取りトグル制御４２に接続する。バス５
０は、マルチプレクサ４６Ａの出力をマルチプレクサ４
８に接続する。バス５１は、マルチプレクサ４６Ｂの出
力をマルチプレクサ４８に接続する。マルチプレクサ４
８の出力はバス５２によりデータラッチ５３に接続す
る。ＦＩＦＯメモリバッファ４の直列データ出力１６は
データラッチ５３から取る。
【００２１】図２に示す個々の装置を説明する前に、図
１の複合信号ＷＲＩＴＥ ＣＬＫ１２０とＲＥＡＤ Ｃ
ＬＫ１８０を発生する読取り／書込みフローコントロー
ラ（簡単のために図２には図示せず）を、図３−図７を
参照してまず説明する。読取り／書込みフローコントロ
ーラの以下の説明において、同様なフローコントローラ
の詳細な説明が発明者ウオード他の、これもテキサス・
インスツルメンツ社に譲渡された米国特許第５，２４
９，１５４号にあるので、メモリバッファ４に含まれる
読取り／書込みフローコントローラ１３の詳細な説明は
省く。しかし読取り／書込みフローコントローラ１３
は、米国特許第５，２４９，１５４号に記述されている
フローコントローラよりも優れていることに注目された
い。これは、回路１３０を追加したために、後で説明す
るように、メモリバッファ４は「埋め戻し」と呼ぶ動作
によりデータの部分フレームを取り扱うことができるか
らである。
１の複合信号ＷＲＩＴＥ ＣＬＫ１２０とＲＥＡＤ Ｃ
ＬＫ１８０を発生する読取り／書込みフローコントロー
ラ（簡単のために図２には図示せず）を、図３−図７を
参照してまず説明する。読取り／書込みフローコントロ
ーラの以下の説明において、同様なフローコントローラ
の詳細な説明が発明者ウオード他の、これもテキサス・
インスツルメンツ社に譲渡された米国特許第５，２４
９，１５４号にあるので、メモリバッファ４に含まれる
読取り／書込みフローコントローラ１３の詳細な説明は
省く。しかし読取り／書込みフローコントローラ１３
は、米国特許第５，２４９，１５４号に記述されている
フローコントローラよりも優れていることに注目された
い。これは、回路１３０を追加したために、後で説明す
るように、メモリバッファ４は「埋め戻し」と呼ぶ動作
によりデータの部分フレームを取り扱うことができるか
らである。
【００２２】図３−図７は、ＦＩＦＯ４の読取り／書込
み制御回路の一部である読取り／書込みフローコントロ
ーラ１３の部分的な詳細図である。フローコントローラ
１３は、外部ＲＥＡＤ ＣＬＫ１８、外部ＷＲＩＴＥ
ＣＬＫ１２、各種の内部で発生する状態フラグ信号を受
ける。これらの信号に応答して、フローコントローラ１
３はメモリバッファ内のタイミングを管理する信号Ｗ
Ｂ、ＲＢＰ、ＲＣＫ、ＲＢ、Ｐ１、ＦＡＬＬＡ、ＦＡＬ
Ｌ＿Ｆを生成する。信号ＲＢは、全８ビット語をＲＡＭ
２２から読み取ったかどうかを示す。信号ＲＢＰは、フ
ラグを増分する読取りクロックである。信号ＲＣＫは遅
れたＲＢＰ信号で、アドレス指定を増分するのに用いら
れる。
み制御回路の一部である読取り／書込みフローコントロ
ーラ１３の部分的な詳細図である。フローコントローラ
１３は、外部ＲＥＡＤ ＣＬＫ１８、外部ＷＲＩＴＥ
ＣＬＫ１２、各種の内部で発生する状態フラグ信号を受
ける。これらの信号に応答して、フローコントローラ１
３はメモリバッファ内のタイミングを管理する信号Ｗ
Ｂ、ＲＢＰ、ＲＣＫ、ＲＢ、Ｐ１、ＦＡＬＬＡ、ＦＡＬ
Ｌ＿Ｆを生成する。信号ＲＢは、全８ビット語をＲＡＭ
２２から読み取ったかどうかを示す。信号ＲＢＰは、フ
ラグを増分する読取りクロックである。信号ＲＣＫは遅
れたＲＢＰ信号で、アドレス指定を増分するのに用いら
れる。
【００２３】信号ＷＢはデータを書込みフレーム３０に
ロードし、ＲＡＭ２２へのアドレス指定を増分する。信
号Ｐ１は、フォールスルー信号ＦＡＬＬＡを妨げる。信
号ＦＡＬＬＡはラッチング信号で、直列入力１０のデー
タを読取りフレーム４０内のセルにラッチする。信号Ｆ
ＡＬＬ＿Ｆは後で説明する「埋め戻し」操作に用いる。
図１にこれらの信号を個々に示すと非常に複雑になるの
で、これらの信号を適当にグループ化して、図１では二
つの複合信号ＲＥＡＤ ＣＬＫ１８とＷＲＩＴＥ ＣＬ
Ｋ１２として示した。しかし、フローコントローラ１３
が生成する個々の信号は、図９、１０−１１に図示し
た。
ロードし、ＲＡＭ２２へのアドレス指定を増分する。信
号Ｐ１は、フォールスルー信号ＦＡＬＬＡを妨げる。信
号ＦＡＬＬＡはラッチング信号で、直列入力１０のデー
タを読取りフレーム４０内のセルにラッチする。信号Ｆ
ＡＬＬ＿Ｆは後で説明する「埋め戻し」操作に用いる。
図１にこれらの信号を個々に示すと非常に複雑になるの
で、これらの信号を適当にグループ化して、図１では二
つの複合信号ＲＥＡＤ ＣＬＫ１８とＷＲＩＴＥ ＣＬ
Ｋ１２として示した。しかし、フローコントローラ１３
が生成する個々の信号は、図９、１０−１１に図示し
た。
【００２４】更に図３−図７に示すフローコントローラ
１３に関して、読取り／書込みフローコントローラ１３
は、データが一般にどこから来るか、データが一般にど
こに行くかを基本的に決定する。ＷＲＩＴＥ ＣＬＫ１
２にＷＲＩＴＥが発生すると、フローコントローラ１３
はそのままＷＲＩＴＥ ＣＬＫ１２０を発生する。これ
により書込みトグル制御３２は受けた第８クロック信号
でトグルし、フローコントローラ１３は書込みアドレス
バス１７にアドレス増分を発生する。同様に、ＲＥＡＤ
ＣＬＫ１８にＲＥＡＤが発生すると、フローコントロ
ーラはＲＥＡＤＣＬＫ１８０を出し、これにより読取り
トグル制御４２は受けた第８クロック信号でトグルし、
フローコントローラ１３は読取りアドレスバス１５にア
ドレス増分を発生する。
１３に関して、読取り／書込みフローコントローラ１３
は、データが一般にどこから来るか、データが一般にど
こに行くかを基本的に決定する。ＷＲＩＴＥ ＣＬＫ１
２にＷＲＩＴＥが発生すると、フローコントローラ１３
はそのままＷＲＩＴＥ ＣＬＫ１２０を発生する。これ
により書込みトグル制御３２は受けた第８クロック信号
でトグルし、フローコントローラ１３は書込みアドレス
バス１７にアドレス増分を発生する。同様に、ＲＥＡＤ
ＣＬＫ１８にＲＥＡＤが発生すると、フローコントロ
ーラはＲＥＡＤＣＬＫ１８０を出し、これにより読取り
トグル制御４２は受けた第８クロック信号でトグルし、
フローコントローラ１３は読取りアドレスバス１５にア
ドレス増分を発生する。
【００２５】次に図２に示す個々の装置の詳細について
説明する。図８は、読取りトグル制御回路４２を示す。
読取りトグル制御回路４２は、交差結合Ｓ，Ｒラッチ４
１０と、１対のＤ型フリップフロップ４２０と４３０を
備える。交差結合ラッチ４１０は、バス４５とバス４７
からそれぞれ１ビットを入力として受ける。ＲＥＡＤＣ
ＬＫ１８０はフリップフロップ４２０と４３０をクロッ
クする。この回路は、読取りフレームセル４０が読取り
フレーム４０Ａと読取りフレーム４０Ｂの間を飛ぶすな
わちトグルするための二つの読取り可能信号ＲＥＮＡと
ＲＥＮＢを生成する。例えば、読取りフレーム４０Ａに
すでに８ビットがあり、ＲＡＭ２２に全８ビット語があ
る場合、ビット１−８が読取りフレーム４０Ａから直列
に読み出される。第８ＲＥＡＤ ＣＬＫ１８０で、ＲＡ
Ｍ２２から全８ビット語が読取りフレーム４０Ｂに並列
に読み取られ、このフレームは出力へのデータの読み取
りが可能になり、データは次のクロックで直列に読み出
される。
説明する。図８は、読取りトグル制御回路４２を示す。
読取りトグル制御回路４２は、交差結合Ｓ，Ｒラッチ４
１０と、１対のＤ型フリップフロップ４２０と４３０を
備える。交差結合ラッチ４１０は、バス４５とバス４７
からそれぞれ１ビットを入力として受ける。ＲＥＡＤＣ
ＬＫ１８０はフリップフロップ４２０と４３０をクロッ
クする。この回路は、読取りフレームセル４０が読取り
フレーム４０Ａと読取りフレーム４０Ｂの間を飛ぶすな
わちトグルするための二つの読取り可能信号ＲＥＮＡと
ＲＥＮＢを生成する。例えば、読取りフレーム４０Ａに
すでに８ビットがあり、ＲＡＭ２２に全８ビット語があ
る場合、ビット１−８が読取りフレーム４０Ａから直列
に読み出される。第８ＲＥＡＤ ＣＬＫ１８０で、ＲＡ
Ｍ２２から全８ビット語が読取りフレーム４０Ｂに並列
に読み取られ、このフレームは出力へのデータの読み取
りが可能になり、データは次のクロックで直列に読み出
される。
【００２６】同様に、このフレームの最後の（第８の）
読取りクロックでＲＡＭ２２に全語があれば、反対側の
フレーム４０Ａに並列に読み取られ、直列読取り制御が
これにトグルする。この操作は、メモリＲＡＭ２２に全
８ビット語がある間続く。８ビットより少ない部分語で
は、メモリＲＡＭ２２からの書込みも読取りも起こらな
い。ＲＡＭ２２に全８ビット語が存在しないと、ＦＩＦ
Ｏは空であるかまたは部分フレームを（書込みフレーム
３０Ａまたは３０Ｂに）書き込み中であり、これらのビ
ットはバス３３と３１を使って１つずつ転送される。
読取りクロックでＲＡＭ２２に全語があれば、反対側の
フレーム４０Ａに並列に読み取られ、直列読取り制御が
これにトグルする。この操作は、メモリＲＡＭ２２に全
８ビット語がある間続く。８ビットより少ない部分語で
は、メモリＲＡＭ２２からの書込みも読取りも起こらな
い。ＲＡＭ２２に全８ビット語が存在しないと、ＦＩＦ
Ｏは空であるかまたは部分フレームを（書込みフレーム
３０Ａまたは３０Ｂに）書き込み中であり、これらのビ
ットはバス３３と３１を使って１つずつ転送される。
【００２７】図２の書込みトグル制御回路３２は読取り
トグル制御回路４２と同じ構造なので、論理の詳細は示
さない。しかし回路３２はＷＲＩＴＥ ＣＬＫ信号１２
０でクロックされ、それそれ１ビットとしてバス３６と
バス３８から受ける。この回路は、書込みフレーム３０
を書込みフレーム３０Ａと書込みフレーム３０Ｂの間で
飛ばしてすなわちトグルして、いくつかのビットをＲＡ
Ｍ２２に書き込むまで記憶するための、二つの書込み可
能信号ＷＥＮＡとＷＥＮＢを生成する。データをＲＡＭ
２２に書き込むとき、ＷＥＮＡは書込みフレーム３０Ａ
を使用可能にして、８ビットを書込みフレーム３０Ａに
順次に書き込む。第８ビットを書込みフレーム３０Ａに
書き込むと、書込みトグル制御３２はＷＥＮＡを使用不
能にし、信号ＷＥＮＢを使用可能にする。その結果書込
みフレーム３０Ｂは次の８ビットを受けることができ
る。
トグル制御回路４２と同じ構造なので、論理の詳細は示
さない。しかし回路３２はＷＲＩＴＥ ＣＬＫ信号１２
０でクロックされ、それそれ１ビットとしてバス３６と
バス３８から受ける。この回路は、書込みフレーム３０
を書込みフレーム３０Ａと書込みフレーム３０Ｂの間で
飛ばしてすなわちトグルして、いくつかのビットをＲＡ
Ｍ２２に書き込むまで記憶するための、二つの書込み可
能信号ＷＥＮＡとＷＥＮＢを生成する。データをＲＡＭ
２２に書き込むとき、ＷＥＮＡは書込みフレーム３０Ａ
を使用可能にして、８ビットを書込みフレーム３０Ａに
順次に書き込む。第８ビットを書込みフレーム３０Ａに
書き込むと、書込みトグル制御３２はＷＥＮＡを使用不
能にし、信号ＷＥＮＢを使用可能にする。その結果書込
みフレーム３０Ｂは次の８ビットを受けることができ
る。
【００２８】図９は、読取りフレーム４０Ａの論理の詳
細を示す。（読取りフレーム４０Ｂは同じ構造なので図
は省略する。）読取りフレーム４０Ａは一連の０から７
のデータラッチ、レジスタである。これらのラッチは動
作条件に従って、三つの異なる入力源からデータを得て
よい。フローコントローラ１３からの信号ＲＢ、ＦＡＬ
ＬＡ、ＦＡＬＬ＿Ｆと、書込みトグル制御３２および読
取りトグル制御４２からのそれぞれの信号ＷＥＮＡおよ
びＲＥＮＡにより、データラッチは使用可能になり、適
当にクロックされて適当な入力からデータを受ける。
細を示す。（読取りフレーム４０Ｂは同じ構造なので図
は省略する。）読取りフレーム４０Ａは一連の０から７
のデータラッチ、レジスタである。これらのラッチは動
作条件に従って、三つの異なる入力源からデータを得て
よい。フローコントローラ１３からの信号ＲＢ、ＦＡＬ
ＬＡ、ＦＡＬＬ＿Ｆと、書込みトグル制御３２および読
取りトグル制御４２からのそれぞれの信号ＷＥＮＡおよ
びＲＥＮＡにより、データラッチは使用可能になり、適
当にクロックされて適当な入力からデータを受ける。
【００２９】図９において、直列データ入力１０はデー
タラッチのデータ入力Ｄ２に接続する。メモリバッファ
４が空に近いときは、読取りフレーム４０Ａは直列デー
タ入力１０を通してバッファの入力パッドから直接デー
タを得てよい。この型の条件では、直列に受ける最初の
１６ビット（８ビットは読取りフレーム４０Ａが受け、
８ビットは読取りフレーム４０Ｂが受ける）は、データ
ラッチ５３の出力レジスタにプレロードされるので、各
ビットはすぐ出力することができる。従って直列データ
出力ポートが与えられる。
タラッチのデータ入力Ｄ２に接続する。メモリバッファ
４が空に近いときは、読取りフレーム４０Ａは直列デー
タ入力１０を通してバッファの入力パッドから直接デー
タを得てよい。この型の条件では、直列に受ける最初の
１６ビット（８ビットは読取りフレーム４０Ａが受け、
８ビットは読取りフレーム４０Ｂが受ける）は、データ
ラッチ５３の出力レジスタにプレロードされるので、各
ビットはすぐ出力することができる。従って直列データ
出力ポートが与えられる。
【００３０】読取りフレーム４０Ａへの第２の入力は、
データラッチのデータ入力Ｄ１に接続するバス２６を通
してＲＡＭ２２から来るデータである。これは全８ビッ
ト並列入力を読取りフレーム４０Ａに与える。読取りフ
レーム４０Ａへの第３の入力は、データラッチのデータ
入力Ｄ３に接続するバス３１を通して書込みフレーム３
０Ａから来るデータである。（書込みフレーム３０Ａも
８ビット幅である。）ラッチ０−７のデータ出力Ｑはバ
ス４１に接続しているので、出力データはマルチプレク
サ４６Ａに与えられる。
データラッチのデータ入力Ｄ１に接続するバス２６を通
してＲＡＭ２２から来るデータである。これは全８ビッ
ト並列入力を読取りフレーム４０Ａに与える。読取りフ
レーム４０Ａへの第３の入力は、データラッチのデータ
入力Ｄ３に接続するバス３１を通して書込みフレーム３
０Ａから来るデータである。（書込みフレーム３０Ａも
８ビット幅である。）ラッチ０−７のデータ出力Ｑはバ
ス４１に接続しているので、出力データはマルチプレク
サ４６Ａに与えられる。
【００３１】図１０は書込みフレーム３０Ａの論理的詳
細を示す。（書込みフレーム３０Ｂは同じ構造なので図
は省略する。）書込みフレーム３０Ａは一組の０から７
のデータラッチ、レジスタを備える。直列データは、直
列データ入力１０からＤラッチ入力への接続によりラッ
チに書き込まれる。フローコントローラ１３からの信号
ＷＢと書込みコントローラ３２からの信号ＷＥＮＡはラ
ッチからバス３１へのデータをクロックし、バス３６は
書込みアドレスデコーダ３４によりデコーダされるアド
レスから適当な選択を行う。
細を示す。（書込みフレーム３０Ｂは同じ構造なので図
は省略する。）書込みフレーム３０Ａは一組の０から７
のデータラッチ、レジスタを備える。直列データは、直
列データ入力１０からＤラッチ入力への接続によりラッ
チに書き込まれる。フローコントローラ１３からの信号
ＷＢと書込みコントローラ３２からの信号ＷＥＮＡはラ
ッチからバス３１へのデータをクロックし、バス３６は
書込みアドレスデコーダ３４によりデコーダされるアド
レスから適当な選択を行う。
【００３２】図１１は書込みアドレスデコーダ、ポイン
タ３４の諭理図である。（ＦＩＦＯ設計者はデコーダを
一般に「ポインタ」と呼ぶ。）３個のＤフリップフロッ
プは「グレーコード」ビット情報を受けて、図示した別
の論理と共に３入力グレーコードデータを８ポインタ情
報の中の１つに変換する。この情報はバス３６を通して
書込みフレーム３０Ａと読取りフレーム４０Ａに与えら
れ、バス３８を通して書込みフレーム３０Ｂと読取りフ
レーム４０Ｂに与えられる。１９９２年１月２８日発行
の、テキサス・インスツルメンツ社に譲渡された米国特
許第５，０８４，８４１号、発明者ウオード他の「グレ
ーコードを用いたプログラム可能な状態フラグ発生器Ｆ
ＩＦＯ」は、グレーコードの発生に関して詳細に説明し
ている。
タ３４の諭理図である。（ＦＩＦＯ設計者はデコーダを
一般に「ポインタ」と呼ぶ。）３個のＤフリップフロッ
プは「グレーコード」ビット情報を受けて、図示した別
の論理と共に３入力グレーコードデータを８ポインタ情
報の中の１つに変換する。この情報はバス３６を通して
書込みフレーム３０Ａと読取りフレーム４０Ａに与えら
れ、バス３８を通して書込みフレーム３０Ｂと読取りフ
レーム４０Ｂに与えられる。１９９２年１月２８日発行
の、テキサス・インスツルメンツ社に譲渡された米国特
許第５，０８４，８４１号、発明者ウオード他の「グレ
ーコードを用いたプログラム可能な状態フラグ発生器Ｆ
ＩＦＯ」は、グレーコードの発生に関して詳細に説明し
ている。
【００３３】読取りアドレスデコーダ回路４４は図示し
ない。これは書込みアドレスデコーダ回路３４と同様な
構造である。
ない。これは書込みアドレスデコーダ回路３４と同様な
構造である。
【００３４】図１２はマルチプレクサ回路２８を示す。
マルチプレクサ２８は、７個のセルを備える２対１マル
チプレクサである。各セルは、図１３に示すＡＯＩ（ア
ンド、オア、反転）標準データパイプラインである。バ
ス３１と３３は、書込みフレーム３０Ａと３０Ｂからそ
れぞれマルチプレクサ２８に８ビットを与える。書込み
動作中は書込みトグル制御３２は信号ＷＥＮＡを使用可
能にし、これによりマルチプレクサ２８は書込みフレー
ム３０Ａから最初の７ビットを与える。書込みフレーム
３０Ａからの第８ビットがバス３１に来ると「フォール
スルー」するので、これと最初の７ビットがＲＡＭ２２
にパイプされる（書き込まれる）。第８ビットは必ずし
も記憶する必要がないので、この方式はＲＡＭ２２にデ
ータを速く入力することができる。データを書込みフレ
ーム３０ＡからＲＡＭ２２に書き込んだ後、書込みトグ
ル制御３２は信号ＷＥＮＡを使用不能にし、信号ＷＥＮ
Ｂをトグルするすなわち使用可能にするので書込みフレ
ーム３０Ｂが使用可能になり、そのデータは同様にマル
チプレクサ２８に与えられ、ＲＡＭ２２に書き込まれ
る。
マルチプレクサ２８は、７個のセルを備える２対１マル
チプレクサである。各セルは、図１３に示すＡＯＩ（ア
ンド、オア、反転）標準データパイプラインである。バ
ス３１と３３は、書込みフレーム３０Ａと３０Ｂからそ
れぞれマルチプレクサ２８に８ビットを与える。書込み
動作中は書込みトグル制御３２は信号ＷＥＮＡを使用可
能にし、これによりマルチプレクサ２８は書込みフレー
ム３０Ａから最初の７ビットを与える。書込みフレーム
３０Ａからの第８ビットがバス３１に来ると「フォール
スルー」するので、これと最初の７ビットがＲＡＭ２２
にパイプされる（書き込まれる）。第８ビットは必ずし
も記憶する必要がないので、この方式はＲＡＭ２２にデ
ータを速く入力することができる。データを書込みフレ
ーム３０ＡからＲＡＭ２２に書き込んだ後、書込みトグ
ル制御３２は信号ＷＥＮＡを使用不能にし、信号ＷＥＮ
Ｂをトグルするすなわち使用可能にするので書込みフレ
ーム３０Ｂが使用可能になり、そのデータは同様にマル
チプレクサ２８に与えられ、ＲＡＭ２２に書き込まれ
る。
【００３５】マルチプレクサ４６Ａと４６Ｂは標準の８
対１マルチプレクサなので、詳細は図示しない。マルチ
プレクサ４８は、図１３に示すようにアンド、オア、反
転方式に作った１セルを備える２対１マルチプレクサな
ので、詳細は図示しない。マルチプレクサ４８は１出力
を出してデータラッチ５３に記憶する。データラッチ５
３は標準のデータパイプラインなので、これも詳細には
図示しない。
対１マルチプレクサなので、詳細は図示しない。マルチ
プレクサ４８は、図１３に示すようにアンド、オア、反
転方式に作った１セルを備える２対１マルチプレクサな
ので、詳細は図示しない。マルチプレクサ４８は１出力
を出してデータラッチ５３に記憶する。データラッチ５
３は標準のデータパイプラインなので、これも詳細には
図示しない。
【００３６】図２に示す本発明のＦＩＦＯ構造の機能的
動作を以下に説明する。
動作を以下に説明する。
【００３７】一般に図２に示すように、基本的構造は８
ビット幅のメモリ構成である。（もちろん、メモリ構成
はより広くてもよい。）この構造は、１６ビット幅の書
込みフレームセル３０と、１６ビット幅の読取りフレー
ムセル４０を備える。１６ビット幅の書込みフレームセ
ル３０は２個の８ビット幅のフレーム３０Ａと３０Ｂを
備える。書込みフレーム３０Ａと３０Ｂは書込みアドレ
スデコーダ３４からの１デコード信号によりアドレス
し、書込みトグル制御３２からのトグル制御信号により
切り替える。全ての書込みフレームラッチに接続する直
列データ入力バス１０を通して１ビットデータを書込み
フレーム３０に直列に入力する。ＷＲＩＴＥ ＣＬＫ１
２０にＷＲＩＴＥが発生したときに、１ビットを書き込
むために、書込みフレーム３０Ａと３０Ｂデータセルの
どちらかを選択する。
ビット幅のメモリ構成である。（もちろん、メモリ構成
はより広くてもよい。）この構造は、１６ビット幅の書
込みフレームセル３０と、１６ビット幅の読取りフレー
ムセル４０を備える。１６ビット幅の書込みフレームセ
ル３０は２個の８ビット幅のフレーム３０Ａと３０Ｂを
備える。書込みフレーム３０Ａと３０Ｂは書込みアドレ
スデコーダ３４からの１デコード信号によりアドレス
し、書込みトグル制御３２からのトグル制御信号により
切り替える。全ての書込みフレームラッチに接続する直
列データ入力バス１０を通して１ビットデータを書込み
フレーム３０に直列に入力する。ＷＲＩＴＥ ＣＬＫ１
２０にＷＲＩＴＥが発生したときに、１ビットを書き込
むために、書込みフレーム３０Ａと３０Ｂデータセルの
どちらかを選択する。
【００３８】書込みフレーム３０Ａまたは３０Ｂの全８
ビットをマルチプレクサ２８で２対１に多重送信し、書
込みトグル制御３２の選択に従って、書込みフレーム３
０Ａまたは３０ＢからＲＡＭ２２に並列に書き込む。１
６ビット幅の読取りフレームセル４０は、フレームの数
と大きさに関しては書込みフレーム３０と同様である。
しかし、データはＲＡＭ２２から読取りフレーム４０に
８ビット幅の語で並列に与える。読取りフレーム４０Ａ
と４０Ｂの出力は、読取りアドレスデコーダ４４からの
デコードにより選択したマルチプレクサ４６Ａと４６Ｂ
で８対１に多重送信する。更に読取りフレームの出力
は、読取りトグル制御４２により選択したマルチプレク
サ４８で２対１に多重送信し、その後データラッチ５３
を通して直列に出力する。書込みフレームポインタ３４
により選択したときは、データは更に直列データ入力１
０から読取りフレーム４０に直列に書き込むことができ
る。また書込みフレームセル４０は、読取りフレームポ
インタ４４により選択した直列の「フォールスルー」を
行うことができる。
ビットをマルチプレクサ２８で２対１に多重送信し、書
込みトグル制御３２の選択に従って、書込みフレーム３
０Ａまたは３０ＢからＲＡＭ２２に並列に書き込む。１
６ビット幅の読取りフレームセル４０は、フレームの数
と大きさに関しては書込みフレーム３０と同様である。
しかし、データはＲＡＭ２２から読取りフレーム４０に
８ビット幅の語で並列に与える。読取りフレーム４０Ａ
と４０Ｂの出力は、読取りアドレスデコーダ４４からの
デコードにより選択したマルチプレクサ４６Ａと４６Ｂ
で８対１に多重送信する。更に読取りフレームの出力
は、読取りトグル制御４２により選択したマルチプレク
サ４８で２対１に多重送信し、その後データラッチ５３
を通して直列に出力する。書込みフレームポインタ３４
により選択したときは、データは更に直列データ入力１
０から読取りフレーム４０に直列に書き込むことができ
る。また書込みフレームセル４０は、読取りフレームポ
インタ４４により選択した直列の「フォールスルー」を
行うことができる。
【００３９】図２のメモリバッファ４の動作について、
特にＷＲＩＴＥ動作に関連して説明する。
特にＷＲＩＴＥ動作に関連して説明する。
【００４０】メモリバッファの構造としては、データは
最初書込みフレーム３０に直列に書き込まれ、その後メ
モリ２２に並列に書き込まれる。ＷＲＩＴＥ ＣＬＫ１
２に外部のＷＲＩＴＥ命令を受けると、フローコントロ
ーラ１３はＷＲＩＴＥ ＣＬＫ１２０と書込みアドレス
バス１７に書込みアドレス情報を発生する。ＷＲＩＴＥ
ＣＬＫ１２０にバス３６またはバス３８からの１ビッ
トを加えることにより、書込みトグル制御３２は使用可
能信号ＷＥＮＡまたはＷＥＮＢを発生する。ＷＥＮＡを
発生したと仮定しよう。信号ＷＥＮＡは図１０に示す論
理を通して、書込みフレーム３０Ａを形成するデータラ
ッチのクロック入力に接続する。
最初書込みフレーム３０に直列に書き込まれ、その後メ
モリ２２に並列に書き込まれる。ＷＲＩＴＥ ＣＬＫ１
２に外部のＷＲＩＴＥ命令を受けると、フローコントロ
ーラ１３はＷＲＩＴＥ ＣＬＫ１２０と書込みアドレス
バス１７に書込みアドレス情報を発生する。ＷＲＩＴＥ
ＣＬＫ１２０にバス３６またはバス３８からの１ビッ
トを加えることにより、書込みトグル制御３２は使用可
能信号ＷＥＮＡまたはＷＥＮＢを発生する。ＷＥＮＡを
発生したと仮定しよう。信号ＷＥＮＡは図１０に示す論
理を通して、書込みフレーム３０Ａを形成するデータラ
ッチのクロック入力に接続する。
【００４１】書込みアドレスデコーダ３４はバス１７の
書込みアドレス情報をデコードして、この情報を書込み
フレーム３０Ａ内のデータラッチのクロック入力に入力
する。従って、ＷＲＩＴＥ ＣＬＫ１２０信号毎にＲＥ
ＡＤとＷＲＩＴＥの間に１６ビットより小さい差がある
と（すなわちほとんど空の条件）、直列入力データ１０
にある入力ビットを書込みフレーム３０Ａの１つのフリ
ップフロップにロードする。深さの状態に従って、各ビ
ットを書込みフレーム３０Ａに順次ロードする。第８Ｗ
ＲＩＴＥ ＣＬＫ１２０信号で、フレーム内にラッチさ
れた前の７ビットを、直列入力データ１０の第８ビット
と共に、バス３１を通してＲＡＭ２２に並列に転送す
る。
書込みアドレス情報をデコードして、この情報を書込み
フレーム３０Ａ内のデータラッチのクロック入力に入力
する。従って、ＷＲＩＴＥ ＣＬＫ１２０信号毎にＲＥ
ＡＤとＷＲＩＴＥの間に１６ビットより小さい差がある
と（すなわちほとんど空の条件）、直列入力データ１０
にある入力ビットを書込みフレーム３０Ａの１つのフリ
ップフロップにロードする。深さの状態に従って、各ビ
ットを書込みフレーム３０Ａに順次ロードする。第８Ｗ
ＲＩＴＥ ＣＬＫ１２０信号で、フレーム内にラッチさ
れた前の７ビットを、直列入力データ１０の第８ビット
と共に、バス３１を通してＲＡＭ２２に並列に転送す
る。
【００４２】第８ＷＲＩＴＥ ＣＬＫ１２０信号に続い
て、書込みフレーム３０のための書込みアドレスデコー
ダ３４からのアドレス情報を、書込みトグル制御３２に
より、書込みフレーム３０Ａから使用可能信号ＷＥＮＢ
を介して書込みフレーム３０Ｂにトグルするので、デー
タ入力１０のデータを引き続き書込みフレーム３０Ｂ内
のデータラッチに直列に書き込む。書込みフレーム３０
Ｂが一杯になると（８個のＷＲＩＴＥ ＣＬＫ１２０信
号の後）、書込みフレーム３０Ｂ内のデータを８ビット
同時に（並列に）ＲＡＭ２２に書き込み、書込みトグル
制御３２は信号ＷＥＮＢを使用不能にしまた信号ＷＥＮ
Ａを使用可能にして、制御を書込みフレーム３０Ａに戻
す。従ってＷＲＩＴＥでは、ＲＡＭ２２に書き込むのは
全８ビット語だけである。部分フレーム（８有効語より
少ない）は書き込まない。
て、書込みフレーム３０のための書込みアドレスデコー
ダ３４からのアドレス情報を、書込みトグル制御３２に
より、書込みフレーム３０Ａから使用可能信号ＷＥＮＢ
を介して書込みフレーム３０Ｂにトグルするので、デー
タ入力１０のデータを引き続き書込みフレーム３０Ｂ内
のデータラッチに直列に書き込む。書込みフレーム３０
Ｂが一杯になると（８個のＷＲＩＴＥ ＣＬＫ１２０信
号の後）、書込みフレーム３０Ｂ内のデータを８ビット
同時に（並列に）ＲＡＭ２２に書き込み、書込みトグル
制御３２は信号ＷＥＮＢを使用不能にしまた信号ＷＥＮ
Ａを使用可能にして、制御を書込みフレーム３０Ａに戻
す。従ってＷＲＩＴＥでは、ＲＡＭ２２に書き込むのは
全８ビット語だけである。部分フレーム（８有効語より
少ない）は書き込まない。
【００４３】図２のＦＩＦＯメモリ４の動作について、
特に読取り動作に関連して以下に説明する。
特に読取り動作に関連して以下に説明する。
【００４４】以下の説明では、読取りトグル制御４２は
書込みトグル制御３２と同様に機能して、読取りフレー
ム４０Ａと４０Ｂがデータを出力できるようにする読取
り可能信号ＲＥＮＡとＲＥＮＢを出す。従って以下の説
明では、図８を参照すればこの分野の技術者に容易に理
解できるような切替えの詳細は省略することを承知され
たい。
書込みトグル制御３２と同様に機能して、読取りフレー
ム４０Ａと４０Ｂがデータを出力できるようにする読取
り可能信号ＲＥＮＡとＲＥＮＢを出す。従って以下の説
明では、図８を参照すればこの分野の技術者に容易に理
解できるような切替えの詳細は省略することを承知され
たい。
【００４５】ＲＡＭ２２にアクセスできるのは全８ビッ
ト語だけである。ＦＩＦＯメモリ４の状態に従って、デ
ータは読取りフレーム４０Ａと４０Ｂに３入力の中の１
つから与えられる。第１は直列データ入力１０からの直
列データ入力、第２はＲＡＭ２２からの並列データ入
力、第３は書込みフレーム３０からバス３３と３１を通
って入る並列データ入力である。
ト語だけである。ＦＩＦＯメモリ４の状態に従って、デ
ータは読取りフレーム４０Ａと４０Ｂに３入力の中の１
つから与えられる。第１は直列データ入力１０からの直
列データ入力、第２はＲＡＭ２２からの並列データ入
力、第３は書込みフレーム３０からバス３３と３１を通
って入る並列データ入力である。
【００４６】直列データ入力１０から読取りフレーム４
０へのデータ入力に関しては、この操作は本質的には書
込みフレーム３０に情報を書き込む操作と同じであっ
て、書込みフレーム回路により制御される。書込みトグ
ル制御信号ＷＥＮＡおよびＷＥＮＢと、バス３６および
３８を通る書込みアドレスデコーダ３４からの情報と共
に、ＷＲＩＴＥ ＣＬＫ信号１２０を読取りフレームセ
ル４０に接続する。最初の１６個のＷＲＩＴＥ ＣＬＫ
で、書込みフレーム３０に書き込む直列データ入力１０
からのデータビットを、読取りフレームバッファ４０に
も直接書き込む。
０へのデータ入力に関しては、この操作は本質的には書
込みフレーム３０に情報を書き込む操作と同じであっ
て、書込みフレーム回路により制御される。書込みトグ
ル制御信号ＷＥＮＡおよびＷＥＮＢと、バス３６および
３８を通る書込みアドレスデコーダ３４からの情報と共
に、ＷＲＩＴＥ ＣＬＫ信号１２０を読取りフレームセ
ル４０に接続する。最初の１６個のＷＲＩＴＥ ＣＬＫ
で、書込みフレーム３０に書き込む直列データ入力１０
からのデータビットを、読取りフレームバッファ４０に
も直接書き込む。
【００４７】１６個の書込みが終わった後、例えば１７
個目の書込みでは、読取りフレーム４０が一杯なので、
メモリバッファ４は直列データ入力１０から読取りフレ
ーム４０にそれ以上データを書き込まない。従って、図
１の装置８からの読取り要求と図１の装置６からの書込
み要求が１６個のＷＲＩＴＥ ＣＬＫ１２０信号より大
きく離れていて、更に読取りフレーム４０が一杯であれ
ば、メモリバッファ４は書込みフレーム４０にそれ以上
書き込むことができない。しかし、読取りフレーム４０
が記憶しているビット数が１６より小さくてＷＲＩＴＥ
命令が発生すると、そのビットを書込みポインタ３４を
用いて読み取りフレーム４０に直接書き込む。これによ
り、３０Ａ／３０Ｂに書き込まれている部分フレーム
（例えば４ビットだけが書き込まれた後読取りが始まっ
た）はデータラッチ５３に出力できる。ＲＥＳＥＴ信号
を受けると、書込みアドレスポインタ３４と書込みトグ
ル制御３２を用いて、直列データ入力１０にある最初の
１６ビットを読取りフレーム４０Ａ／４０Ｂに同様にし
て書き込む。
個目の書込みでは、読取りフレーム４０が一杯なので、
メモリバッファ４は直列データ入力１０から読取りフレ
ーム４０にそれ以上データを書き込まない。従って、図
１の装置８からの読取り要求と図１の装置６からの書込
み要求が１６個のＷＲＩＴＥ ＣＬＫ１２０信号より大
きく離れていて、更に読取りフレーム４０が一杯であれ
ば、メモリバッファ４は書込みフレーム４０にそれ以上
書き込むことができない。しかし、読取りフレーム４０
が記憶しているビット数が１６より小さくてＷＲＩＴＥ
命令が発生すると、そのビットを書込みポインタ３４を
用いて読み取りフレーム４０に直接書き込む。これによ
り、３０Ａ／３０Ｂに書き込まれている部分フレーム
（例えば４ビットだけが書き込まれた後読取りが始まっ
た）はデータラッチ５３に出力できる。ＲＥＳＥＴ信号
を受けると、書込みアドレスポインタ３４と書込みトグ
ル制御３２を用いて、直列データ入力１０にある最初の
１６ビットを読取りフレーム４０Ａ／４０Ｂに同様にし
て書き込む。
【００４８】書込みフレーム３０から読取りフレーム４
０へのデータ入力に関しては、書込みフレーム３０は読
取りフレーム４０が一杯のときにオーバーフローバッフ
ァとして機能し、またＲＥＡＤが発生しかつ読取りフレ
ーム４０が一杯でないときは読取りフレーム４０にデー
タを与える機能を持つ。読取りフレーム４０が一杯でな
くすなわち読取りフレーム４０が１６ビットより少な
く、かつ図１の装置８がＲＥＡＤを発すると、書込みフ
レームセル３０から十分なビットが読取りフレームの最
後の（空の）場所に「フォールスルーする」ので、これ
らの場所は出力することのできるデータで満たされる。
（データはメモリバッファ４から全８ビット語で出力さ
れることを思い出していただきたい。）追加のビットを
置くためのデータラッチが読取りフレーム４０内になく
（読取りフレーム４０が一杯）、かつメモリ２２に送る
一杯になった書込みフレームもないという条件が起こっ
た場合は、書込みフレーム３０は読取りフレーム４０向
けのビットを保持する。
０へのデータ入力に関しては、書込みフレーム３０は読
取りフレーム４０が一杯のときにオーバーフローバッフ
ァとして機能し、またＲＥＡＤが発生しかつ読取りフレ
ーム４０が一杯でないときは読取りフレーム４０にデー
タを与える機能を持つ。読取りフレーム４０が一杯でな
くすなわち読取りフレーム４０が１６ビットより少な
く、かつ図１の装置８がＲＥＡＤを発すると、書込みフ
レームセル３０から十分なビットが読取りフレームの最
後の（空の）場所に「フォールスルーする」ので、これ
らの場所は出力することのできるデータで満たされる。
（データはメモリバッファ４から全８ビット語で出力さ
れることを思い出していただきたい。）追加のビットを
置くためのデータラッチが読取りフレーム４０内になく
（読取りフレーム４０が一杯）、かつメモリ２２に送る
一杯になった書込みフレームもないという条件が起こっ
た場合は、書込みフレーム３０は読取りフレーム４０向
けのビットを保持する。
【００４９】例えばＲＥＳＥＴの後では、読取りフレー
ム４０も書込みフレーム３０も共に空の場合がある。１
６個のＷＲＩＴＥ ＣＬＫが起こると、上に説明したよ
うに１６ビットを書込みフレーム３０に書き込んだよう
に、読取りフレーム４０に書き込むかも知れない。しか
し間にＲＥＡＤ ＣＬＫがなくて更に４個のＷＲＩＴＥ
ＣＬＫが発生すると（全部で２０個のＷＲＩＴＥ Ｃ
ＬＫ）、読取りフレーム４０は一杯になっているので、
直列データ入力バス１０からの次のデータビットを書き
込むことができない。この４データビットは書込みフレ
ームセル３０だけに存在し、読取りフレーム４０のオー
バーフローとして機能する。しかし場所が空いたらこれ
らのビットを出力できるように、読取りフレームセル４
０に転送する必要がある。以下の説明では、「埋め戻
し」操作によりこのようなオーバーフローデータビット
を利用できるようにする方法を述べる。
ム４０も書込みフレーム３０も共に空の場合がある。１
６個のＷＲＩＴＥ ＣＬＫが起こると、上に説明したよ
うに１６ビットを書込みフレーム３０に書き込んだよう
に、読取りフレーム４０に書き込むかも知れない。しか
し間にＲＥＡＤ ＣＬＫがなくて更に４個のＷＲＩＴＥ
ＣＬＫが発生すると（全部で２０個のＷＲＩＴＥ Ｃ
ＬＫ）、読取りフレーム４０は一杯になっているので、
直列データ入力バス１０からの次のデータビットを書き
込むことができない。この４データビットは書込みフレ
ームセル３０だけに存在し、読取りフレーム４０のオー
バーフローとして機能する。しかし場所が空いたらこれ
らのビットを出力できるように、読取りフレームセル４
０に転送する必要がある。以下の説明では、「埋め戻
し」操作によりこのようなオーバーフローデータビット
を利用できるようにする方法を述べる。
【００５０】メモリバッファ４が１７回のＷＲＩＴＥを
行った後でＲＥＡＤが発生したと仮定する。メモリバッ
ファ４は読取りフレーム４０内の空の場所をクロックア
ウトした、すなわち読取りフレーム４０内の１つの場所
を空にした。しかし、読取りフレーム４０の空のデータ
ラッチに戻さなければならない１ビットが存在する。す
なわち第１７ビットを戻さなければならない。第１７ビ
ットは二つの異なる場所、すなわち直列データ入力１０
からまたは書込みフレーム３０から来る可能性がある。
最後のＷＲＩＴＥとＲＥＡＤが近ければ、直列データ入
力１０から来る可能性がある。最後のＷＲＩＴＥとＲＥ
ＡＤが近ければ、書込みフレーム３０に行く直列データ
入力１０のデータは、上に説明したように、読取りフレ
ーム４０の空の場所に直接書き込まれる。しかし最後の
ＷＲＩＴＥとＲＥＡＤがかなり、例えば約１０から１５
ナノ秒離れていれば、読取りフレーム４０の空の場所
は、書込みフレーム３０からのデータで「埋め戻し」操
作により満たすことができる。
行った後でＲＥＡＤが発生したと仮定する。メモリバッ
ファ４は読取りフレーム４０内の空の場所をクロックア
ウトした、すなわち読取りフレーム４０内の１つの場所
を空にした。しかし、読取りフレーム４０の空のデータ
ラッチに戻さなければならない１ビットが存在する。す
なわち第１７ビットを戻さなければならない。第１７ビ
ットは二つの異なる場所、すなわち直列データ入力１０
からまたは書込みフレーム３０から来る可能性がある。
最後のＷＲＩＴＥとＲＥＡＤが近ければ、直列データ入
力１０から来る可能性がある。最後のＷＲＩＴＥとＲＥ
ＡＤが近ければ、書込みフレーム３０に行く直列データ
入力１０のデータは、上に説明したように、読取りフレ
ーム４０の空の場所に直接書き込まれる。しかし最後の
ＷＲＩＴＥとＲＥＡＤがかなり、例えば約１０から１５
ナノ秒離れていれば、読取りフレーム４０の空の場所
は、書込みフレーム３０からのデータで「埋め戻し」操
作により満たすことができる。
【００５１】ＲＡＭ２２に１６ビットより多く含まれて
いてＲＥＡＤが発生した場合はいつでも、それがよいデ
ータであってもなくても、読取りフレーム４０は書込み
フレーム３０からデータビットを得る。ＲＡＭ２２メモ
リＲＥＡＤが発生すると、メモリバッファ４はこのフレ
ーム（読取りフレーム）を正確なデータで置換する。そ
の差が３２より大きければ、書込みフレーム３０に書き
込み中のデータは埋め戻しに必要なデータではない。１
７から３２の間であればデータはよいデータであるが、
３２より大きいと埋め戻し中のデータはよいデータでは
ない（すなわちシーケンス外）。その理由は、差が３２
すなわち２語より大きいと、ＲＥＡＤはＲＡＭ２２から
とにかくデータを得ようとし、従って何らかの不正確な
埋め戻しデータを重ね書きしようとする。
いてＲＥＡＤが発生した場合はいつでも、それがよいデ
ータであってもなくても、読取りフレーム４０は書込み
フレーム３０からデータビットを得る。ＲＡＭ２２メモ
リＲＥＡＤが発生すると、メモリバッファ４はこのフレ
ーム（読取りフレーム）を正確なデータで置換する。そ
の差が３２より大きければ、書込みフレーム３０に書き
込み中のデータは埋め戻しに必要なデータではない。１
７から３２の間であればデータはよいデータであるが、
３２より大きいと埋め戻し中のデータはよいデータでは
ない（すなわちシーケンス外）。その理由は、差が３２
すなわち２語より大きいと、ＲＥＡＤはＲＡＭ２２から
とにかくデータを得ようとし、従って何らかの不正確な
埋め戻しデータを重ね書きしようとする。
【００５２】ＲＡＭ２２から読取りフレーム４０にデー
タを入力することに関して、ＦＩＦＯ４に１６より大き
い語が存在する場合は、ＲＡＭ２２から並列に全８ビッ
ト語をロードすることができる。読取りフレーム４０は
書込みフレーム３０と同じ原理で動作する。すなわち３
０Ａ／４０Ａまたは３０Ｂ／４０Ｂの最後のビットが読
み取られると、全８ビットのメモリ語（利用可能であれ
ば）が反対側のフレームに入力される。８ビット語は次
のクロックの前に出力に行かなければならないが、読取
りビット線を次のクロックの前に完全に回復する必要は
ない。メモリ２２は、少なくとも次の８クロック間は再
びアクセスされない。
タを入力することに関して、ＦＩＦＯ４に１６より大き
い語が存在する場合は、ＲＡＭ２２から並列に全８ビッ
ト語をロードすることができる。読取りフレーム４０は
書込みフレーム３０と同じ原理で動作する。すなわち３
０Ａ／４０Ａまたは３０Ｂ／４０Ｂの最後のビットが読
み取られると、全８ビットのメモリ語（利用可能であれ
ば）が反対側のフレームに入力される。８ビット語は次
のクロックの前に出力に行かなければならないが、読取
りビット線を次のクロックの前に完全に回復する必要は
ない。メモリ２２は、少なくとも次の８クロック間は再
びアクセスされない。
【００５３】次に、図３−図７に論理の詳細を部分的に
示す読取り／書込みフローコントローラ１３に関して説
明する。フローコントローラ１３は、ＷＲＩＴＥ ＣＬ
Ｋ１２０、ＲＥＡＤ ＣＬＫ１８０、読取りアドレスバ
ス１５の読取りアドレス情報、書込みアドレスバス１７
の書込みアドレス情報を与える他に、メモリバッファ４
の状態フラグを与える。
示す読取り／書込みフローコントローラ１３に関して説
明する。フローコントローラ１３は、ＷＲＩＴＥ ＣＬ
Ｋ１２０、ＲＥＡＤ ＣＬＫ１８０、読取りアドレスバ
ス１５の読取りアドレス情報、書込みアドレスバス１７
の書込みアドレス情報を与える他に、メモリバッファ４
の状態フラグを与える。
【００５４】図７の信号ＥＰ８すなわち空プラス８が高
で、メモリバッファ４が読取りフレームの終わりに達し
たときは、次の８ビットをメモリから得るためのＲＥＡ
Ｄが発生する。フローコントローラ１３は、フレームの
最後のビットが書き込まれた（これにより語をメモリ２
２にロードする）後でその語のＲＥＡＤが発生する場合
を処理する。フローコントローラ１３は、メモリ２２に
全語が存在するかどうか、存在すればその語をメモリ２
２から取り出して出力５３にロードするかどうかを、相
対的なタイミングに従って決定する。フローコントロー
ラ１３は、メモリ２２から全語を取り出さない場合は最
後のビットを出力にフォールスルーするので、この最後
のビットは読取りフレーム４０で使用可能になる。
で、メモリバッファ４が読取りフレームの終わりに達し
たときは、次の８ビットをメモリから得るためのＲＥＡ
Ｄが発生する。フローコントローラ１３は、フレームの
最後のビットが書き込まれた（これにより語をメモリ２
２にロードする）後でその語のＲＥＡＤが発生する場合
を処理する。フローコントローラ１３は、メモリ２２に
全語が存在するかどうか、存在すればその語をメモリ２
２から取り出して出力５３にロードするかどうかを、相
対的なタイミングに従って決定する。フローコントロー
ラ１３は、メモリ２２から全語を取り出さない場合は最
後のビットを出力にフォールスルーするので、この最後
のビットは読取りフレーム４０で使用可能になる。
【００５５】読取りフレーム４０に直接書き込んでいて
８ビットの中７ビットを読取りフレーム４０にロードし
たときに、ＷＲＩＴＥ／ＲＥＡＤがほとんど同時に発生
した場合は、ＲＥＡＤとＷＲＩＴＥの相対的タイミング
に従って、フローコントローラ１３は、ＷＲＩＴＥの方
が先に発生した場合はメモリ２２から全語を取り出して
読取りフレーム４０にロードするか（すなわち、最初の
８ビットをメモリ内のデータで重ね書きするので同じデ
ータになる）、またはフローコントローラ１３は、最後
のビットをデータ入力１０から読取りフレーム４０にフ
ォールスルーする。信号ＦＡＬＬＡはメモリバッファ４
に、フォールスルーを行って直列データ入力から読取り
フレーム４０にロードするよう指示する。フレームの最
後のビットを書き込んだ直後にＲＥＡＤが発生した場合
は、これは効果的である。データがまだメモリ２２にな
い場合は、フローコントローラ１３は直列データ入力１
０から読取りフレーム４０にフォールスルーさせる。
８ビットの中７ビットを読取りフレーム４０にロードし
たときに、ＷＲＩＴＥ／ＲＥＡＤがほとんど同時に発生
した場合は、ＲＥＡＤとＷＲＩＴＥの相対的タイミング
に従って、フローコントローラ１３は、ＷＲＩＴＥの方
が先に発生した場合はメモリ２２から全語を取り出して
読取りフレーム４０にロードするか（すなわち、最初の
８ビットをメモリ内のデータで重ね書きするので同じデ
ータになる）、またはフローコントローラ１３は、最後
のビットをデータ入力１０から読取りフレーム４０にフ
ォールスルーする。信号ＦＡＬＬＡはメモリバッファ４
に、フォールスルーを行って直列データ入力から読取り
フレーム４０にロードするよう指示する。フレームの最
後のビットを書き込んだ直後にＲＥＡＤが発生した場合
は、これは効果的である。データがまだメモリ２２にな
い場合は、フローコントローラ１３は直列データ入力１
０から読取りフレーム４０にフォールスルーさせる。
【００５６】前に説明したように、読取り／書込みフロ
ーコントローラ１３には図７に示す回路１３０を追加し
ているので、米国特許第５，２４９，１５４号に記述さ
れているフローコントローラより改善されている。回路
１３０により、メモリバッファ４は前に説明した埋め戻
し操作を行って部分フレームのデータを処理することが
できる。回路１３０には２入力が入る。１つは空プラス
１６を表すフラグＥＰ１６であり、他の１つはシステム
パッドクロック入力ＲＤ＿ＳＹＳ＿ＥＮである。回路１
３０はシステムパッドクロック端をスキューさせる準安
定減少方式部分１３１を含み、埋め戻しラッチング信号
ＦＡＬＬ＿Ｆを発生する部分１３２を含む。この回路は
ＷＲＩＴＥが１６回より多く発生するのを検出し、第１
７ビットをＷＲＴＥまたはＲＥＡＤするときＦＡＬＬ＿
Ｆを発生する。ＲＥＡＤが発生しかつ１６ビットより大
きいときＦＡＬＬ＿Ｆを発生する。
ーコントローラ１３には図７に示す回路１３０を追加し
ているので、米国特許第５，２４９，１５４号に記述さ
れているフローコントローラより改善されている。回路
１３０により、メモリバッファ４は前に説明した埋め戻
し操作を行って部分フレームのデータを処理することが
できる。回路１３０には２入力が入る。１つは空プラス
１６を表すフラグＥＰ１６であり、他の１つはシステム
パッドクロック入力ＲＤ＿ＳＹＳ＿ＥＮである。回路１
３０はシステムパッドクロック端をスキューさせる準安
定減少方式部分１３１を含み、埋め戻しラッチング信号
ＦＡＬＬ＿Ｆを発生する部分１３２を含む。この回路は
ＷＲＩＴＥが１６回より多く発生するのを検出し、第１
７ビットをＷＲＴＥまたはＲＥＡＤするときＦＡＬＬ＿
Ｆを発生する。ＲＥＡＤが発生しかつ１６ビットより大
きいときＦＡＬＬ＿Ｆを発生する。
【００５７】図１に示すＦＩＦＯ構造により、ｎビット
幅の固定幅（フレーム）を持つ一時記憶要素に直列に入
力し、次にＲＡＭから全ｎビット幅のフレームで書込み
および読取りを行うことができる。ＲＡＭから並列に読
み取ったデータを、出力に直列に与える。これにより、
ＲＡＭはｎクロックサイクルに一度だけアクセスされる
ので操作の周波数を速くすることができ、またＦＩＦＯ
内のＲＡＭは並列にアクセスし、ＦＩＦＯの入力と出力
は直列にそれそれ書込みおよび読取りを行うことができ
る。
幅の固定幅（フレーム）を持つ一時記憶要素に直列に入
力し、次にＲＡＭから全ｎビット幅のフレームで書込み
および読取りを行うことができる。ＲＡＭから並列に読
み取ったデータを、出力に直列に与える。これにより、
ＲＡＭはｎクロックサイクルに一度だけアクセスされる
ので操作の周波数を速くすることができ、またＦＩＦＯ
内のＲＡＭは並列にアクセスし、ＦＩＦＯの入力と出力
は直列にそれそれ書込みおよび読取りを行うことができ
る。
【００５８】本発明の構造により、全体のチップ面積を
減らすことができる。従来のＦＩＦＯとは異なり、デー
タを直列に書込み中にＲＡＭメモリ２２にいちいちアド
レスする必要がない。このようにアドレスすると多数の
ポインタ（デコーダ）を必要とする。本発明の構造は、
直列入力を並列入力に変換することにより、アドレスの
回数を８分の１に減らす。
減らすことができる。従来のＦＩＦＯとは異なり、デー
タを直列に書込み中にＲＡＭメモリ２２にいちいちアド
レスする必要がない。このようにアドレスすると多数の
ポインタ（デコーダ）を必要とする。本発明の構造は、
直列入力を並列入力に変換することにより、アドレスの
回数を８分の１に減らす。
【００５９】本発明の構造は、１ビット幅のＦＩＦＯを
得ることを可能にする。メモリバッファ４は、語が単に
１ビット幅の実質的に２５６ｘ１のＦＩＦＯである。
得ることを可能にする。メモリバッファ４は、語が単に
１ビット幅の実質的に２５６ｘ１のＦＩＦＯである。
【００６０】本発明について例示の実施態様に関連して
説明したが、この説明は制限的な意味に解釈してはなら
ない。この説明を参照すれば、この分野の技術者には本
発明には各種の他の実施態様が可能なことは明らかであ
る。従って特許請求の範囲は、本発明の真の範囲と精神
内にある実施態様のいかなる変形も含むものである。
説明したが、この説明は制限的な意味に解釈してはなら
ない。この説明を参照すれば、この分野の技術者には本
発明には各種の他の実施態様が可能なことは明らかであ
る。従って特許請求の範囲は、本発明の真の範囲と精神
内にある実施態様のいかなる変形も含むものである。
【００６１】以上の説明に関して更に以下の項を開示す
る。 （１） 先入れ先出しメモリ装置であって、メモリ配列
と、前記メモリ配列に結合する読取りフレームバッファ
と、前記メモリ配列に結合し、また前記読取りフレーム
バッファに結合する書込みフレームバッファと、を備え
る先入れ先出しメモリ装置。
る。 （１） 先入れ先出しメモリ装置であって、メモリ配列
と、前記メモリ配列に結合する読取りフレームバッファ
と、前記メモリ配列に結合し、また前記読取りフレーム
バッファに結合する書込みフレームバッファと、を備え
る先入れ先出しメモリ装置。
【００６２】（２） 前記書込みフレームバッファは、
第１組のデータラッチと、第２組のデータラッチと、前
記第１組のデータラッチと前記第２組のデータラッチに
結合する書込みトグル制御回路と、を備える第１項記載
の先入れ先出しメモリ装置。 （３） 前記書込みフレームバッファは、前記第１組の
データラッチと前記第２組のデータラッチと前記書込み
トグル制御回路に結合する書込みアドレスデコーダを更
に備える、第２項記載の先入れ先出しメモリ装置。
第１組のデータラッチと、第２組のデータラッチと、前
記第１組のデータラッチと前記第２組のデータラッチに
結合する書込みトグル制御回路と、を備える第１項記載
の先入れ先出しメモリ装置。 （３） 前記書込みフレームバッファは、前記第１組の
データラッチと前記第２組のデータラッチと前記書込み
トグル制御回路に結合する書込みアドレスデコーダを更
に備える、第２項記載の先入れ先出しメモリ装置。
【００６３】（４） 直列から並列へまた並列から直列
へのデータ変換を行う先入れ先出し（ＦＩＦＯ）メモリ
装置であって、データを記憶するメモリ配列と、直列デ
ータ入力を受け、また前記受けた直列データ入力を前記
メモリ配列に並列に書き込むための書込みフレームバッ
ファと、前記メモリ配列から並列にデータ出力を受け、
また前記メモリ配列から受けた前記データ出力を直列に
出力し、また直列入力データを受けるための読取りフレ
ームバッファと、を備える先入れ先出しメモリ装置。 （５） 前記読取りフレームバッファは前記書込みフレ
ームバッファから埋め戻しデータを更に受ける、第４項
記載のＦＩＦＯメモリ装置。
へのデータ変換を行う先入れ先出し（ＦＩＦＯ）メモリ
装置であって、データを記憶するメモリ配列と、直列デ
ータ入力を受け、また前記受けた直列データ入力を前記
メモリ配列に並列に書き込むための書込みフレームバッ
ファと、前記メモリ配列から並列にデータ出力を受け、
また前記メモリ配列から受けた前記データ出力を直列に
出力し、また直列入力データを受けるための読取りフレ
ームバッファと、を備える先入れ先出しメモリ装置。 （５） 前記読取りフレームバッファは前記書込みフレ
ームバッファから埋め戻しデータを更に受ける、第４項
記載のＦＩＦＯメモリ装置。
【００６４】（６） キャッシュ直列先入れ先出し（Ｆ
ＩＦＯ）であって、データをＦＩＦＯに転送するための
直列データ入力と、前記直列データ入力に結合して前記
転送されたデータを記憶するためのメモリと、前記メモ
リに結合して前記ＦＩＦＯからデータを転送するための
直列データ出力とを備えるＦＩＦＯと、前記直列データ
入力と前記直列データ出力に結合し、前記メモリをバイ
パスすることにより前記ＦＩＦＯを通して直列データを
転送するための記億装置と、を備えるキャッシュ直列Ｆ
ＩＦＯ。 （７） 前記記憶装置はまた、前記メモリからデータを
転送するためのものである、第６項記載のキャッシュ直
列ＦＩＦＯ。
ＩＦＯ）であって、データをＦＩＦＯに転送するための
直列データ入力と、前記直列データ入力に結合して前記
転送されたデータを記憶するためのメモリと、前記メモ
リに結合して前記ＦＩＦＯからデータを転送するための
直列データ出力とを備えるＦＩＦＯと、前記直列データ
入力と前記直列データ出力に結合し、前記メモリをバイ
パスすることにより前記ＦＩＦＯを通して直列データを
転送するための記億装置と、を備えるキャッシュ直列Ｆ
ＩＦＯ。 （７） 前記記憶装置はまた、前記メモリからデータを
転送するためのものである、第６項記載のキャッシュ直
列ＦＩＦＯ。
【００６５】（８） 前記記憶装置は、前記直列データ
入力に結合しまた前記メモリに結合する書込みフレーム
バッファと、前記直列データ入力と、前記直列データ出
力と、前記メモリと、前記書込みフレームバッファに接
続し、更に前記書込みフレームバッファから埋め戻しデ
ータを受けるための読取りフレームバッファと、を備え
る第７項記載のキャッシュ直列ＦＩＦＯ。
入力に結合しまた前記メモリに結合する書込みフレーム
バッファと、前記直列データ入力と、前記直列データ出
力と、前記メモリと、前記書込みフレームバッファに接
続し、更に前記書込みフレームバッファから埋め戻しデ
ータを受けるための読取りフレームバッファと、を備え
る第７項記載のキャッシュ直列ＦＩＦＯ。
【００６６】（９） 直列から並列へまた並列から直列
へのデータ変換を行うＦＩＦＯメモリ（４）。読取りフ
レームバッファ（４０）と書込みフレームバッファ（３
０）は、ＲＡＭ配列（２２）に結合する。直列入力デー
タを、ｎビット幅の固定幅の書込みフレーム（３０）に
一時的に記憶する。次に記憶した直列入力データの全ｎ
ビット幅フレームを、ＲＡＭ配列（２２）に一度に並列
に書き込む。ＲＡＭ配列（２２）から並列に読み取った
データを、読取りフレーム（４０）に一時的に記憶した
後、ＦＩＦＯ出力（５３）に直列に与える。直列入力を
並列入力に変換することにより必要なポインタの数が減
るので、全体のチップの大きさが減る。これは、データ
をＲＡＭに直列に書き込むときにいちいちアドレスする
必要がないからである。読取りフレーム（４０）は、書
込みフレーム（３０）と前記直列入力データに結合す
る。これにより、ＦＩＦＯに書き込んだデータはすぐに
利用可能になり、読取りフレーム（４０）は書込みフレ
ーム（３０）から埋め戻しデータを受けることができ
る。
へのデータ変換を行うＦＩＦＯメモリ（４）。読取りフ
レームバッファ（４０）と書込みフレームバッファ（３
０）は、ＲＡＭ配列（２２）に結合する。直列入力デー
タを、ｎビット幅の固定幅の書込みフレーム（３０）に
一時的に記憶する。次に記憶した直列入力データの全ｎ
ビット幅フレームを、ＲＡＭ配列（２２）に一度に並列
に書き込む。ＲＡＭ配列（２２）から並列に読み取った
データを、読取りフレーム（４０）に一時的に記憶した
後、ＦＩＦＯ出力（５３）に直列に与える。直列入力を
並列入力に変換することにより必要なポインタの数が減
るので、全体のチップの大きさが減る。これは、データ
をＲＡＭに直列に書き込むときにいちいちアドレスする
必要がないからである。読取りフレーム（４０）は、書
込みフレーム（３０）と前記直列入力データに結合す
る。これにより、ＦＩＦＯに書き込んだデータはすぐに
利用可能になり、読取りフレーム（４０）は書込みフレ
ーム（３０）から埋め戻しデータを受けることができ
る。
【図１】本発明のＦＩＦＯを用いるデータ送信システム
のブロック図。
のブロック図。
【図２】本発明の望ましい実施態様のＦＩＦＯ構造を示
すブロック図。
すブロック図。
【図３】図２のＦＩＦＯに含まれるフローコントローラ
の要部を示す論理図。
の要部を示す論理図。
【図４】図２のＦＩＦＯに含まれるフローコントローラ
の要部を示す論理図。
の要部を示す論理図。
【図５】図２のＦＩＦＯに含まれるフローコントローラ
の要部を示す論理図。
の要部を示す論理図。
【図６】図２のＦＩＦＯに含まれるフローコントローラ
の要部を示す論理図。
の要部を示す論理図。
【図７】図２のＦＩＦＯに含まれるフローコントローラ
の要部を示す論理図。
の要部を示す論理図。
【図８】図２のＦＩＦＯの読取りトグル制御回路４２を
示す論理図。
示す論理図。
【図９】図２のＦＩＦＯの読取りフレームセル４０Ａを
示す論理図。
示す論理図。
【図１０】図２のＦＩＦＯの書込みフレームセル３０Ａ
を示す論理図。
を示す論理図。
【図１１】図２のＦＩＦＯの書込みアドレスデコーダ
（ポインタ）３４を示す論理図。
（ポインタ）３４を示す論理図。
【図１２】図２のＦＩＦＯのマルチプレクサ２８を示す
論理図。
論理図。
【図１３】図１２のマルチプレクサ２８内に形成される
アンド、オア、反転装置を示す電気的略図。
アンド、オア、反転装置を示す電気的略図。
２ データ送信システム ４ メモリバッファ ６ 第１送信装置 ８ 第２送信装置 １０ データ入力 １２ ＷＲＩＴＥ ＣＬＫ信号線 １３ フローコントローラ １４ 一般的な信号線 １５ 読取りアドレスバス １６ データ出力 １７ 書込みアドレスバス １８ ＲＥＡＤ ＣＬＫ信号線 ２２ ＲＡＭ ２４ ＲＡＭのデータ入力ＤＩＮ ２６ ＲＡＭのデータ出力ＱＯＵＴ ２８ ２対１マルチプレクサ ３０ 書込みフレームセル ３０Ａ，３０Ｂ 書込みフレーム ３１，３３ バス ３２ 書込みトグル制御 ３４ 書込みアドレスデコーダ ３６，３８ バス ４０ 読取りフレームセル ４０Ａ，４０Ｂ 読取りフレーム ４１，４３ バス ４２ 読取りトグル制御 ４４ 読取りアドレスデコーダ ４５，４７ バス ４６Ａ，４６Ｂ ８対１マルチプレクサ ４８ ２対１マルチプレクサ ５０，５１ バス ５３ データラッチ １２０ ＷＲＩＴＥ ＣＬＫ １８０ ＲＥＡＤ ＣＬＫ ４１０ ラッチ ４２０，４３０ フリップフロップ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成７年２月１７日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正内容】
【書類名】 明細書
【発明の名称】 ＲＡＭベースのＦＩＦＯメモリを直列
から並列へおよび並列から直列へ変換する構造
から並列へおよび並列から直列へ変換する構造
【特許請求の範囲】
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はメモリ装置に関する集積
回路の分野であり、より詳しくは先入れ先出し（ＦＩＦ
Ｏ）メモリに関する。
回路の分野であり、より詳しくは先入れ先出し（ＦＩＦ
Ｏ）メモリに関する。
【０００２】
【従来の技術】先入れ先出し（ＦＩＦＯ）メモリは一般
に、比較的高速で動作する計算機プロセッサと比較的低
速で動作する周辺装置の間のデータの転送に用いられ
る。ＦＩＦＯメモリおよび関連する制御回路の例は、テ
キサス・インスツルメンツ社に譲渡されたウオード・ヘ
ライン（Ｗａｒｄ，ｈｅｒｅｉｎ）およびケネス・Ｌ・
ウイリアムスの以下の米国特許に含まれている。すなわ
ち、第５，０９７，４４２号、「プログラム可能な深さ
の先入れ先出しメモリ」、１９９２年３月１７日発行、
第５，０８４，８４１号、「グレーコードを用いたプロ
グラム可能な状態フラグ発生器ＦＩＦＯ」、１９９２年
１月２８日発行、第４，８６４，５４３号、「多重メモ
リ状態フラグ発生のためのカウンタアドレスポインタを
備える先入れ先出しメモリ」、１９８９年９月５日発
行、第４，８２９，４７５号、「同時アドレス増分およ
びメモリ書込み操作のための方法と装置」、１９８９年
５月９日発行、第４，８３９，８６６号、「カスケード
可能な先入れ先出しメモリ」、１９８９年６月１３日発
行。
に、比較的高速で動作する計算機プロセッサと比較的低
速で動作する周辺装置の間のデータの転送に用いられ
る。ＦＩＦＯメモリおよび関連する制御回路の例は、テ
キサス・インスツルメンツ社に譲渡されたウオード・ヘ
ライン（Ｗａｒｄ，ｈｅｒｅｉｎ）およびケネス・Ｌ・
ウイリアムスの以下の米国特許に含まれている。すなわ
ち、第５，０９７，４４２号、「プログラム可能な深さ
の先入れ先出しメモリ」、１９９２年３月１７日発行、
第５，０８４，８４１号、「グレーコードを用いたプロ
グラム可能な状態フラグ発生器ＦＩＦＯ」、１９９２年
１月２８日発行、第４，８６４，５４３号、「多重メモ
リ状態フラグ発生のためのカウンタアドレスポインタを
備える先入れ先出しメモリ」、１９８９年９月５日発
行、第４，８２９，４７５号、「同時アドレス増分およ
びメモリ書込み操作のための方法と装置」、１９８９年
５月９日発行、第４，８３９，８６６号、「カスケード
可能な先入れ先出しメモリ」、１９８９年６月１３日発
行。
【０００３】ＦＩＦＯメモリおよび関連回路の他の例
は、テキサス・インスツルメンツ社に譲渡された次の米
国特許にも含まれている。すなわち、第５，１１７，３
９５号、ハシモトの「多段階メモリの付加メモリ段階に
共通制御信号を与えるための拡張可能なＦＩＦＯメモ
リ」、１９９２年５月２６日発行、第４，９３３，９０
１号、タイ（Ｔａｉ）とチウ（Ｃｈｉｕ）の「時間的に
接近して受信した読取りおよび書込み要求に優先度を与
える方法」、１９９０年６月１２日発行、第４，８１
５，０３９号、タイとチウの「高速実時間アービタ
ー」、１９８９年３月２１日発行、第４，８８２，７１
０号、ハシモト他の「ダイナミックメモリ要素を含むＦ
ＩＦＯメモリ」、１９８９年１１月２１日発行。更にテ
キサス・インスツルメンツ社に譲渡された米国特許第
４，８６８，７８４号、マーシャル他の「単一ポートア
ドレスを備える多チャンネル直列ポートを持つマイクロ
コンピュータ」、１９８９年８月１９日発行は、データ
送信を容易にするためにマイクロコンピュータの直列ポ
ートにＦＩＦＯメモリを組み込んでいる。
は、テキサス・インスツルメンツ社に譲渡された次の米
国特許にも含まれている。すなわち、第５，１１７，３
９５号、ハシモトの「多段階メモリの付加メモリ段階に
共通制御信号を与えるための拡張可能なＦＩＦＯメモ
リ」、１９９２年５月２６日発行、第４，９３３，９０
１号、タイ（Ｔａｉ）とチウ（Ｃｈｉｕ）の「時間的に
接近して受信した読取りおよび書込み要求に優先度を与
える方法」、１９９０年６月１２日発行、第４，８１
５，０３９号、タイとチウの「高速実時間アービタ
ー」、１９８９年３月２１日発行、第４，８８２，７１
０号、ハシモト他の「ダイナミックメモリ要素を含むＦ
ＩＦＯメモリ」、１９８９年１１月２１日発行。更にテ
キサス・インスツルメンツ社に譲渡された米国特許第
４，８６８，７８４号、マーシャル他の「単一ポートア
ドレスを備える多チャンネル直列ポートを持つマイクロ
コンピュータ」、１９８９年８月１９日発行は、データ
送信を容易にするためにマイクロコンピュータの直列ポ
ートにＦＩＦＯメモリを組み込んでいる。
【０００４】
【発明が解決しようとする課題】上記の諸特許はＦＩＦ
Ｏメモリに重要な貢献をしているが、更に改善が望まれ
る。例えば、ＦＩＦＯの動作周波数が増加すれば有益で
ある。これによりＦＩＦＯメモリからのデータ出力がよ
り速くなる。書込み／読取り動作を行うときは、各ビッ
トにアドレスする必要がないことが望ましい。これによ
りＦＩＦＯのアドレスポインタの数が減り、チップの面
積が節約になる。
Ｏメモリに重要な貢献をしているが、更に改善が望まれ
る。例えば、ＦＩＦＯの動作周波数が増加すれば有益で
ある。これによりＦＩＦＯメモリからのデータ出力がよ
り速くなる。書込み／読取り動作を行うときは、各ビッ
トにアドレスする必要がないことが望ましい。これによ
りＦＩＦＯのアドレスポインタの数が減り、チップの面
積が節約になる。
【０００５】本発明によりこれらの利点が得られる。他
の利点は、以下の説明と図面を参照すれば、この分野の
技術者には明らかである。
の利点は、以下の説明と図面を参照すれば、この分野の
技術者には明らかである。
【０００６】
【課題を解決するための手段】ＦＩＦＯメモリを組織化
して、メモリ配列に読取りフレームバッファと書込みフ
レームバッファを備えることにより、直列から並列へ、
また並列から直列へのデータ変換を行う。直列入力デー
タを、ｎビットの固定幅の書込みフレームに一時的に記
憶する。次に記憶された直列入力データの全ｎビット幅
のフレームを一度に並列にＲＡＭに書き込む。ＲＡＭか
ら並列に読み出されるデータを読取りフレームに一時的
に記憶し、その後でＦＩＦＯ出力に直列に出す。この構
造により、ｎクロックサイクルに１度しかＲＡＭにアク
セスしないので動作の周波数が速くなり、ＦＩＦＯの入
力と出力にそれぞれ書込みおよび読取りを直列に行って
いる間にＲＡＭに並列にアクセスすることができる。
して、メモリ配列に読取りフレームバッファと書込みフ
レームバッファを備えることにより、直列から並列へ、
また並列から直列へのデータ変換を行う。直列入力デー
タを、ｎビットの固定幅の書込みフレームに一時的に記
憶する。次に記憶された直列入力データの全ｎビット幅
のフレームを一度に並列にＲＡＭに書き込む。ＲＡＭか
ら並列に読み出されるデータを読取りフレームに一時的
に記憶し、その後でＦＩＦＯ出力に直列に出す。この構
造により、ｎクロックサイクルに１度しかＲＡＭにアク
セスしないので動作の周波数が速くなり、ＦＩＦＯの入
力と出力にそれぞれ書込みおよび読取りを直列に行って
いる間にＲＡＭに並列にアクセスすることができる。
【０００７】本発明の構造により、ポインタの数が減る
ので全体のチップ面積が減る。直列入力を並列入力に変
換することにより、ＲＡＭにデータを直列に書き込む場
合とは異なり、ＲＡＭに個々にアドレスする必要がな
い。この構造により、１語が単に１ビット幅である１ビ
ット幅ＦＩＦＯを得ることができる。読取りフレームバ
ッファが直列データ入力に結合されるので、ＦＩＦＯに
書き込まれるデータを直ちに出力することができる。従
って読取りフレームバッファはキャッシュとして機能
し、メモリをバイパスする。更に、読取りフレームバッ
ファは書込みフレームバッファに結合しているので、改
善された読取り／書込みフローコントローラにより、読
取りフレームは書込みフレームから埋め戻したデータを
受けることができる。
ので全体のチップ面積が減る。直列入力を並列入力に変
換することにより、ＲＡＭにデータを直列に書き込む場
合とは異なり、ＲＡＭに個々にアドレスする必要がな
い。この構造により、１語が単に１ビット幅である１ビ
ット幅ＦＩＦＯを得ることができる。読取りフレームバ
ッファが直列データ入力に結合されるので、ＦＩＦＯに
書き込まれるデータを直ちに出力することができる。従
って読取りフレームバッファはキャッシュとして機能
し、メモリをバイパスする。更に、読取りフレームバッ
ファは書込みフレームバッファに結合しているので、改
善された読取り／書込みフローコントローラにより、読
取りフレームは書込みフレームから埋め戻したデータを
受けることができる。
【０００８】
【実施例】図２に示す本発明の望ましい実施態様を詳細
に説明する前に、まず本発明を適用できるデータ送信シ
ステムの例を図１に示す。データ送信システム２は、第
１送信装置６を第２送信装置８に結合するユニークなメ
モリバッファ４を備える。以下により詳細に説明するよ
うに、メモリバッファ４は、直列から並列へまた並列か
ら直列への変換を実現できる新規な、ランダムアクセス
メモリ（ＲＡＭ）ベースの先入れ先出し（ＦＩＦＯ）メ
モリ構造を備える。
に説明する前に、まず本発明を適用できるデータ送信シ
ステムの例を図１に示す。データ送信システム２は、第
１送信装置６を第２送信装置８に結合するユニークなメ
モリバッファ４を備える。以下により詳細に説明するよ
うに、メモリバッファ４は、直列から並列へまた並列か
ら直列への変換を実現できる新規な、ランダムアクセス
メモリ（ＲＡＭ）ベースの先入れ先出し（ＦＩＦＯ）メ
モリ構造を備える。
【０００９】メモリバッファに書き込むときは、データ
ビットを書込みフレームバッファに直列に入力し、バッ
ファが一杯になるまでデータをデータラッチに一時的に
記憶する。バッファが一杯になると各ビットをメモリ配
列に並列に書き込むので、直列から並列に変換される。
メモリバッファ４から読み取るときは、メモリ配列の、
ある数のビットに並列にアクセスして読取りフレームバ
ッファに入力し、その後直列にクロックアウトするまで
データラッチに一時的に記憶する。このようにして、並
列から直列への変換を行う。このような構造は、データ
語が単に１ビット幅の１ビット幅ＦＩＦＯを提供する。
ビットを書込みフレームバッファに直列に入力し、バッ
ファが一杯になるまでデータをデータラッチに一時的に
記憶する。バッファが一杯になると各ビットをメモリ配
列に並列に書き込むので、直列から並列に変換される。
メモリバッファ４から読み取るときは、メモリ配列の、
ある数のビットに並列にアクセスして読取りフレームバ
ッファに入力し、その後直列にクロックアウトするまで
データラッチに一時的に記憶する。このようにして、並
列から直列への変換を行う。このような構造は、データ
語が単に１ビット幅の１ビット幅ＦＩＦＯを提供する。
【００１０】図１において、データ送信装置６はデータ
プロセッサなどの高速の装置でよく、データ送信装置８
はブラウン管（ＣＲＴ）などの低速の装置でよい。デー
タ送信は、高速装置６から低速装置８に向かって行われ
る。データプロセッサ６は、ＣＲＴ端末８が読み取る速
度よりはるかに高速でメモリバッファ４にデータを書き
込むことができる。データプロセッサの送信速度は毎秒
約９６００ビットであり、ＣＲＴ８などの代表的な周辺
要素の送信速度はわずかに毎秒約１２００ビットであ
る。
プロセッサなどの高速の装置でよく、データ送信装置８
はブラウン管（ＣＲＴ）などの低速の装置でよい。デー
タ送信は、高速装置６から低速装置８に向かって行われ
る。データプロセッサ６は、ＣＲＴ端末８が読み取る速
度よりはるかに高速でメモリバッファ４にデータを書き
込むことができる。データプロセッサの送信速度は毎秒
約９６００ビットであり、ＣＲＴ８などの代表的な周辺
要素の送信速度はわずかに毎秒約１２００ビットであ
る。
【００１１】図１において、データ入力１０とＷＲＩＴ
Ｅ ＣＬＫ信号線１２は、送信装置６をメモリバッファ
４に接続する。データ入力１０は１ビット幅で、送信装
置６からメモリバッファ４内の記憶場所にデータを直列
に送信する。送信装置６からの書込み命令は、ＷＲＩＴ
Ｅ ＣＬＫ信号線１２に現れ、データ入力１０で送信さ
れる各語に同伴する。データ出力１６とＲＥＡＤ ＣＬ
Ｋ信号線１８は、送信装置８をメモリバッファ４に接続
する。データ出力１６は１ビット幅で、ＲＥＡＤ ＣＬ
Ｋ信号線１８に現れる読取り命令に従って、メモリバッ
ファ４内の記憶場所からデータ送信装置８にデータを直
列に送信する。
Ｅ ＣＬＫ信号線１２は、送信装置６をメモリバッファ
４に接続する。データ入力１０は１ビット幅で、送信装
置６からメモリバッファ４内の記憶場所にデータを直列
に送信する。送信装置６からの書込み命令は、ＷＲＩＴ
Ｅ ＣＬＫ信号線１２に現れ、データ入力１０で送信さ
れる各語に同伴する。データ出力１６とＲＥＡＤ ＣＬ
Ｋ信号線１８は、送信装置８をメモリバッファ４に接続
する。データ出力１６は１ビット幅で、ＲＥＡＤ ＣＬ
Ｋ信号線１８に現れる読取り命令に従って、メモリバッ
ファ４内の記憶場所からデータ送信装置８にデータを直
列に送信する。
【００１２】図１は、ＲＥＳＥＴやＷＲＩＴＥ ＳＴＡ
ＴＵＳ／ＦやＲＥＡＤ ＳＴＡＴＵＳ／Ｅなどの、デー
タ送信システムに含まれる一般的な他の信号線を示す。
望ましい実施態様では、メモリバッファ４は先入れ先出
しＦＩＦＯメモリである。この型のメモリは、使えるメ
モリ空間がどのくらい、例えば一杯、空、半分など、残
っているかを示すフラグを一般に含む。
ＴＵＳ／ＦやＲＥＡＤ ＳＴＡＴＵＳ／Ｅなどの、デー
タ送信システムに含まれる一般的な他の信号線を示す。
望ましい実施態様では、メモリバッファ４は先入れ先出
しＦＩＦＯメモリである。この型のメモリは、使えるメ
モリ空間がどのくらい、例えば一杯、空、半分など、残
っているかを示すフラグを一般に含む。
【００１３】次に図２は、ＦＩＦＯメモリバッファ４の
構造の望ましい実施態様を示す。以下に詳細に説明する
ように、図２に示す基本構造は、１６ビット幅の書込み
フレームセル３０と１６ビット幅の読取りフレームセル
４０を備える、８ビット幅のメモリ構成２２を示す。こ
の構造により、メモリ４は２５６ｘ１すなわち１ビット
幅ＦＩＦＯとして機能することができる。図２は「高水
準」図であって、ＦＩＦＯメモリの全ての電気的略図を
示すものではないことに注意されたい。ＦＩＦＯ内にあ
るいくつかの装置、例えばフラグ回路や読取り／書込み
制御回路などは、簡単のために図２には示していない。
構造の望ましい実施態様を示す。以下に詳細に説明する
ように、図２に示す基本構造は、１６ビット幅の書込み
フレームセル３０と１６ビット幅の読取りフレームセル
４０を備える、８ビット幅のメモリ構成２２を示す。こ
の構造により、メモリ４は２５６ｘ１すなわち１ビット
幅ＦＩＦＯとして機能することができる。図２は「高水
準」図であって、ＦＩＦＯメモリの全ての電気的略図を
示すものではないことに注意されたい。ＦＩＦＯ内にあ
るいくつかの装置、例えばフラグ回路や読取り／書込み
制御回路などは、簡単のために図２には示していない。
【００１４】図２において、メモリバッファ４の本発明
の構造をまず説明し、次に図２に示す各種の装置の構造
／機能を説明する。その次に、構造の重要な操作の特徴
を機能的に説明する。
の構造をまず説明し、次に図２に示す各種の装置の構造
／機能を説明する。その次に、構造の重要な操作の特徴
を機能的に説明する。
【００１５】図２において、読取りアドレスバス１５と
書込みアドレスバス１７はＲＡＭ２２に接続される。こ
の分野の技術者にはすぐ分かるように、読取りおよび書
込みシーケンシャルアドレスは、従来からＦＩＦＯ内の
フラグから内部で発生する。ＲＡＭ２２は、この例では
８ビット幅のＮ語の深さのスタティック・ランダムアク
セスメモリ配列であって、従って８ビットのデータ入力
ＤＩＮ２４と８ビットのデータ出力ＱＯＵＴ２６を備え
る。データ入力ＤＩＮ２４は、マルチプレクサ２８を通
して書込みフレームゼル３０に接続する。データ出力Ｑ
ＯＵＴ２６は読取りフレームセル４０に接続する。デー
タは書込みフレームセル３０からＲＡＭ２２に入力し
（書き込み）、データはＲＡＭ２２から読取りフレーム
セル４０に出力する（読み取る）。
書込みアドレスバス１７はＲＡＭ２２に接続される。こ
の分野の技術者にはすぐ分かるように、読取りおよび書
込みシーケンシャルアドレスは、従来からＦＩＦＯ内の
フラグから内部で発生する。ＲＡＭ２２は、この例では
８ビット幅のＮ語の深さのスタティック・ランダムアク
セスメモリ配列であって、従って８ビットのデータ入力
ＤＩＮ２４と８ビットのデータ出力ＱＯＵＴ２６を備え
る。データ入力ＤＩＮ２４は、マルチプレクサ２８を通
して書込みフレームゼル３０に接続する。データ出力Ｑ
ＯＵＴ２６は読取りフレームセル４０に接続する。デー
タは書込みフレームセル３０からＲＡＭ２２に入力し
（書き込み）、データはＲＡＭ２２から読取りフレーム
セル４０に出力する（読み取る）。
【００１６】図２の書込みフレームセル３０に特に注目
する。書込みフレームセル３０は、書込みトグル制御３
２、書込みアドレスデコーダ３４、書込みフレーム３０
Ａ、書込みフレーム３０Ｂを備える。書込みクロック信
号ＷＲＩＴＥ ＣＬＫ１２０は書込みトグル制御３２に
入力し、また書込みフレーム３０Ａと３２Ｂに入力す
る。ＷＲＩＴＥ ＣＬＫ信号１２０は、図１のＷＲＩＴ
Ｅ ＣＬＫ信号１２から得られる。ＷＲＩＴＥ ＣＬＫ
信号１２０は（図２を簡単にし明確にするために）、図
３−図７に示す読取り／書込みフロー制御回路により生
成される各種の信号の複合信号を表す。（米国出願番号
０７／９６６，１２２のウオード・ヘラインの同時継続
および同時譲渡出願も、ＷＲＩＴＥ ＣＬＫ信号１２０
を発生するのに適した別の読取り／書込み制御回路を開
示している。）書込みアドレスバス１７は書込みアドレ
スデコーダ３４に入る。直列データ入力１０は書込みフ
レーム３０Ａと３０Ｂに入力する。
する。書込みフレームセル３０は、書込みトグル制御３
２、書込みアドレスデコーダ３４、書込みフレーム３０
Ａ、書込みフレーム３０Ｂを備える。書込みクロック信
号ＷＲＩＴＥ ＣＬＫ１２０は書込みトグル制御３２に
入力し、また書込みフレーム３０Ａと３２Ｂに入力す
る。ＷＲＩＴＥ ＣＬＫ信号１２０は、図１のＷＲＩＴ
Ｅ ＣＬＫ信号１２から得られる。ＷＲＩＴＥ ＣＬＫ
信号１２０は（図２を簡単にし明確にするために）、図
３−図７に示す読取り／書込みフロー制御回路により生
成される各種の信号の複合信号を表す。（米国出願番号
０７／９６６，１２２のウオード・ヘラインの同時継続
および同時譲渡出願も、ＷＲＩＴＥ ＣＬＫ信号１２０
を発生するのに適した別の読取り／書込み制御回路を開
示している。）書込みアドレスバス１７は書込みアドレ
スデコーダ３４に入る。直列データ入力１０は書込みフ
レーム３０Ａと３０Ｂに入力する。
【００１７】更に図２の書込みフレームセル３０に関し
て、書込みアドレスデコーダ３４はバス３６により書込
みフレーム３０Ａに接続し、バス３８により書込みフレ
ーム３０Ｂに接続する。バス３６と３８は読取りフレー
ムセル４０に接続する。更にバス３６とバス３８からの
１ビットは、書込みトグル制御３２に接続する。書込み
トグル制御３２は、書込みフレーム３０Ａのための書込
み可能信号ＷＥＮＡと、書込みフレーム３０Ｂのための
書込み可能信号ＷＥＮＢを発生する。書込み可能信号Ｗ
ＥＮＡとＷＥＮＢは、更に読取りフレームセル４０に入
力する。データは書込みフレーム３０Ａからバス３１を
通してマルチプレクサ２８に出力する。同様にデータは
書込みフレーム３０Ｂからバス３３を通してマルチプレ
クサ２８に出力する。バス３１と３３は、更に読取りフ
レームセル４０に接続する。マルチプレクサ２８はデー
タ入力端子ＤＩＮ２４を通してデータをＲＡＭ２２に入
力する。
て、書込みアドレスデコーダ３４はバス３６により書込
みフレーム３０Ａに接続し、バス３８により書込みフレ
ーム３０Ｂに接続する。バス３６と３８は読取りフレー
ムセル４０に接続する。更にバス３６とバス３８からの
１ビットは、書込みトグル制御３２に接続する。書込み
トグル制御３２は、書込みフレーム３０Ａのための書込
み可能信号ＷＥＮＡと、書込みフレーム３０Ｂのための
書込み可能信号ＷＥＮＢを発生する。書込み可能信号Ｗ
ＥＮＡとＷＥＮＢは、更に読取りフレームセル４０に入
力する。データは書込みフレーム３０Ａからバス３１を
通してマルチプレクサ２８に出力する。同様にデータは
書込みフレーム３０Ｂからバス３３を通してマルチプレ
クサ２８に出力する。バス３１と３３は、更に読取りフ
レームセル４０に接続する。マルチプレクサ２８はデー
タ入力端子ＤＩＮ２４を通してデータをＲＡＭ２２に入
力する。
【００１８】次に図２の読取りフレームセル４０に関し
て、読取りフレームセル４０は読取りトグル制御４２、
読取りアドレスデコーダ４４、読取りフレーム４０Ａ、
読取りフレーム４０Ｂ、マルチプレクサ４６Ａ、マルチ
プレクサ４６Ｂ、マルチプレクサ４８を備える。読取り
クロック信号ＲＥＡＤ ＣＬＫ１８０は読取りトグル制
御４２に入力し、更に読取りフレーム４０Ａと４０Ｂに
入力する。ＷＲＩＴＥＣＬＫ信号１２０と同様に、ＲＥ
ＡＤ ＣＬＫ信号１８０は図１のＲＥＡＤＣＬＫ１８か
ら得られ、図３−図７に示す読取り／書込みフロー制御
回路により生成される各種の信号の複合信号を表す。Ｗ
ＲＩＴＥ ＣＬＫ１２０は更に読取りフレーム４０Ａと
４０Ｂに入力する。読取りアドレスバス１５は読取りア
ドレスデコーダ４４に入力する。直列データ入力１０は
読取りフレーム４０Ａと４０Ｂに接続する。
て、読取りフレームセル４０は読取りトグル制御４２、
読取りアドレスデコーダ４４、読取りフレーム４０Ａ、
読取りフレーム４０Ｂ、マルチプレクサ４６Ａ、マルチ
プレクサ４６Ｂ、マルチプレクサ４８を備える。読取り
クロック信号ＲＥＡＤ ＣＬＫ１８０は読取りトグル制
御４２に入力し、更に読取りフレーム４０Ａと４０Ｂに
入力する。ＷＲＩＴＥＣＬＫ信号１２０と同様に、ＲＥ
ＡＤ ＣＬＫ信号１８０は図１のＲＥＡＤＣＬＫ１８か
ら得られ、図３−図７に示す読取り／書込みフロー制御
回路により生成される各種の信号の複合信号を表す。Ｗ
ＲＩＴＥ ＣＬＫ１２０は更に読取りフレーム４０Ａと
４０Ｂに入力する。読取りアドレスバス１５は読取りア
ドレスデコーダ４４に入力する。直列データ入力１０は
読取りフレーム４０Ａと４０Ｂに接続する。
【００１９】図２の読取りフレームセル４０では、読取
りトグル制御４２は、読取りフレーム４０Ａのための読
取り可能信号ＲＥＮＡと、読取りフレーム４０Ｂのため
の読取り可能信号ＲＥＮＢを発生する。読取りフレーム
４０Ａは書込みフレームセル３０の書込みトグル制御３
２から書込み可能信号ＷＥＮＡを受ける。更に読取りフ
レーム４０Ａは、それぞれ書込みフレーム３０Ａと書込
みアドレスデコーダ３４からのバス３１と３６に接続す
る。データは読取りフレーム４０Ａからバス４１を通し
てマルチプレクサ４６Ａに読み取る。読取りフレーム４
０Ｂは、書込みフレームセル３０の書込みトグル制御３
２から書込み可能信号ＷＥＮＢを受ける。更に読取りフ
レーム４０Ｂは、それぞれ書込みフレームセル３０Ｂと
書込みアドレスデコーダ３４からのバス３３と３８に接
続する。データは読取りフレーム４０Ｂからバス４３を
通してマルチプレクサ４６Ｂに読み取る。データはＲＡ
Ｍ２２からデータ出力端子ＱＯＵＴ２６を通して読取り
フレーム４０Ａと４０Ｂに読み取る。
りトグル制御４２は、読取りフレーム４０Ａのための読
取り可能信号ＲＥＮＡと、読取りフレーム４０Ｂのため
の読取り可能信号ＲＥＮＢを発生する。読取りフレーム
４０Ａは書込みフレームセル３０の書込みトグル制御３
２から書込み可能信号ＷＥＮＡを受ける。更に読取りフ
レーム４０Ａは、それぞれ書込みフレーム３０Ａと書込
みアドレスデコーダ３４からのバス３１と３６に接続す
る。データは読取りフレーム４０Ａからバス４１を通し
てマルチプレクサ４６Ａに読み取る。読取りフレーム４
０Ｂは、書込みフレームセル３０の書込みトグル制御３
２から書込み可能信号ＷＥＮＢを受ける。更に読取りフ
レーム４０Ｂは、それぞれ書込みフレームセル３０Ｂと
書込みアドレスデコーダ３４からのバス３３と３８に接
続する。データは読取りフレーム４０Ｂからバス４３を
通してマルチプレクサ４６Ｂに読み取る。データはＲＡ
Ｍ２２からデータ出力端子ＱＯＵＴ２６を通して読取り
フレーム４０Ａと４０Ｂに読み取る。
【００２０】更に図２の読取りフレームセル４０に関し
て、読取りアドレスデコーダ４４はバス４５によりマル
チプレクサ４６Ａに接続し、バス４７によりマルチプレ
クサ４６Ｂに接続する。更にバス４５とバス４７からの
１ビットは、読取りトグル制御４２に接続する。バス５
０は、マルチプレクサ４６Ａの出力をマルチプレクサ４
８に接続する。バス５１は、マルチプレクサ４６Ｂの出
力をマルチプレクサ４８に接続する。マルチプレクサ４
８の出力はバス５２によりデータラッチ５３に接続す
る。ＦＩＦＯメモリバッファ４の直列データ出力１６は
データラッチ５３から取る。
て、読取りアドレスデコーダ４４はバス４５によりマル
チプレクサ４６Ａに接続し、バス４７によりマルチプレ
クサ４６Ｂに接続する。更にバス４５とバス４７からの
１ビットは、読取りトグル制御４２に接続する。バス５
０は、マルチプレクサ４６Ａの出力をマルチプレクサ４
８に接続する。バス５１は、マルチプレクサ４６Ｂの出
力をマルチプレクサ４８に接続する。マルチプレクサ４
８の出力はバス５２によりデータラッチ５３に接続す
る。ＦＩＦＯメモリバッファ４の直列データ出力１６は
データラッチ５３から取る。
【００２１】図２に示す個々の装置を説明する前に、図
１の複合信号ＷＲＩＴＥ ＣＬＫ１２０とＲＥＡＤ Ｃ
ＬＫ１８０を発生する読取り／書込みフローコントロー
ラ（簡単のために図２には図示せず）を、図３−図７を
参照してまず説明する。読取り／書込みフローコントロ
ーラの以下の説明において、同様なフローコントローラ
の詳細な説明が発明者ウオード他の、これもテキサス・
インスツルメンツ社に譲渡された米国特許第５，２４
９，１５４号にあるので、メモリバッファ４に含まれる
読取り／書込みフローコントローラ１３の詳細な説明は
省く。しかし読取り／書込みフローコントローラ１３
は、米国特許第５，２４９，１５４号に記述されている
フローコントローラよりも優れていることに注目された
い。これは、回路１３０を追加したために、後で説明す
るように、メモリバッファ４は「埋め戻し」と呼ぶ動作
によりデータの部分フレームを取り扱うことができるか
らである。
１の複合信号ＷＲＩＴＥ ＣＬＫ１２０とＲＥＡＤ Ｃ
ＬＫ１８０を発生する読取り／書込みフローコントロー
ラ（簡単のために図２には図示せず）を、図３−図７を
参照してまず説明する。読取り／書込みフローコントロ
ーラの以下の説明において、同様なフローコントローラ
の詳細な説明が発明者ウオード他の、これもテキサス・
インスツルメンツ社に譲渡された米国特許第５，２４
９，１５４号にあるので、メモリバッファ４に含まれる
読取り／書込みフローコントローラ１３の詳細な説明は
省く。しかし読取り／書込みフローコントローラ１３
は、米国特許第５，２４９，１５４号に記述されている
フローコントローラよりも優れていることに注目された
い。これは、回路１３０を追加したために、後で説明す
るように、メモリバッファ４は「埋め戻し」と呼ぶ動作
によりデータの部分フレームを取り扱うことができるか
らである。
【００２２】図３−図７は、ＦＩＦＯ４の読取り／書込
み制御回路の一部である読取り／書込みフローコントロ
ーラ１３の部分的な詳細図である。フローコントローラ
１３は、外部ＲＥＡＤ ＣＬＫ１８、外部ＷＲＩＴＥ
ＣＬＫ１２、各種の内部で発生する状態フラグ信号を受
ける。これらの信号に応答して、フローコントローラ１
３はメモリバッファ内のタイミングを管理する信号Ｗ
Ｂ、ＲＢＰ、ＲＣＫ、ＲＢ、Ｐ１、ＦＡＬＬＡ、ＦＡＬ
Ｌ Ｆを生成する。信号ＲＢは、全８ビット語をＲＡＭ
２２から読み取ったかどうかを示す。信号ＲＢＰは、フ
ラグを増分する読取りクロックである。信号ＲＣＫは遅
れたＲＢＰ信号で、アドレス指定を増分するのに用いら
れる。
み制御回路の一部である読取り／書込みフローコントロ
ーラ１３の部分的な詳細図である。フローコントローラ
１３は、外部ＲＥＡＤ ＣＬＫ１８、外部ＷＲＩＴＥ
ＣＬＫ１２、各種の内部で発生する状態フラグ信号を受
ける。これらの信号に応答して、フローコントローラ１
３はメモリバッファ内のタイミングを管理する信号Ｗ
Ｂ、ＲＢＰ、ＲＣＫ、ＲＢ、Ｐ１、ＦＡＬＬＡ、ＦＡＬ
Ｌ Ｆを生成する。信号ＲＢは、全８ビット語をＲＡＭ
２２から読み取ったかどうかを示す。信号ＲＢＰは、フ
ラグを増分する読取りクロックである。信号ＲＣＫは遅
れたＲＢＰ信号で、アドレス指定を増分するのに用いら
れる。
【００２３】信号ＷＢはデータを書込みフレーム３０に
ロードし、ＲＡＭ２２へのアドレス指定を増分する。信
号Ｐ１は、フォールスルー信号ＦＡＬＬＡを妨げる。信
号ＦＡＬＬＡはラッチング信号で、直列入力１０のデー
タを読取りフレーム４０内のセルにラッチする。信号Ｆ
ＡＬＬ Ｆは後で説明する「埋め戻し」操作に用いる。
図１にこれらの信号を個々に示すと非常に複雑になるの
で、これらの信号を適当にグループ化して、図１では二
つの複合信号ＲＥＡＤ ＣＬＫ１８とＷＲＩＴＥ ＣＬ
Ｋ１２として示した。しかし、フローコントローラ１３
が生成する個々の信号は、図９、１０、１１に図示し
た。
ロードし、ＲＡＭ２２へのアドレス指定を増分する。信
号Ｐ１は、フォールスルー信号ＦＡＬＬＡを妨げる。信
号ＦＡＬＬＡはラッチング信号で、直列入力１０のデー
タを読取りフレーム４０内のセルにラッチする。信号Ｆ
ＡＬＬ Ｆは後で説明する「埋め戻し」操作に用いる。
図１にこれらの信号を個々に示すと非常に複雑になるの
で、これらの信号を適当にグループ化して、図１では二
つの複合信号ＲＥＡＤ ＣＬＫ１８とＷＲＩＴＥ ＣＬ
Ｋ１２として示した。しかし、フローコントローラ１３
が生成する個々の信号は、図９、１０、１１に図示し
た。
【００２４】更に図３−図７に示すフローコントローラ
１３に関して、読取り／書込みフローコントローラ１３
は、データが一般にどこから来るか、データが一般にど
こに行くかを基本的に決定する。ＷＲＩＴＥ ＣＬＫ１
２にＷＲＩＴＥが発生すると、フローコントローラ１３
はそのままＷＲＩＴＥ ＣＬＫ１２０を発生する。これ
により書込みトグル制御３２は受けた第８クロック信号
でトグルし、フローコントローラ１３は書込みアドレス
バス１７にアドレス増分を発生する。同様に、ＲＥＡＤ
ＣＬＫ１８にＲＥＡＤが発生すると、フローコントロ
ーラはＲＥＡＤＣＬＫ１８０を出し、これにより読取り
トグル制御４２は受けた第８クロック信号でトグルし、
フローコントローラ１３は読取りアドレスバス１５にア
ドレス増分を発生する。
１３に関して、読取り／書込みフローコントローラ１３
は、データが一般にどこから来るか、データが一般にど
こに行くかを基本的に決定する。ＷＲＩＴＥ ＣＬＫ１
２にＷＲＩＴＥが発生すると、フローコントローラ１３
はそのままＷＲＩＴＥ ＣＬＫ１２０を発生する。これ
により書込みトグル制御３２は受けた第８クロック信号
でトグルし、フローコントローラ１３は書込みアドレス
バス１７にアドレス増分を発生する。同様に、ＲＥＡＤ
ＣＬＫ１８にＲＥＡＤが発生すると、フローコントロ
ーラはＲＥＡＤＣＬＫ１８０を出し、これにより読取り
トグル制御４２は受けた第８クロック信号でトグルし、
フローコントローラ１３は読取りアドレスバス１５にア
ドレス増分を発生する。
【００２５】次に図２に示す個々の装置の詳細について
説明する。図８は、読取りトグル制御回路４２を示す。
読取りトグル制御回路４２は、交差結合Ｓ，Ｒラッチ４
１０と、１対のＤ型フリップフロップ４２０と４３０を
備える。交差結合ラッチ４１０は、バス４５とバス４７
からそれぞれ１ビットを入力として受ける。ＲＥＡＤＣ
ＬＫ１８０はフリップフロップ４２０と４３０をクロッ
クする。この回路は、読取りフレームセル４０が読取り
フレーム４０Ａと読取りフレーム４０Ｂの間を飛ぶすな
わちトグルするための二つの読取り可能信号ＲＥＮＡと
ＲＥＮＢを生成する。例えば、読取りフレーム４０Ａに
すでに８ビットがあり、ＲＡＭ２２に全８ビット語があ
る場合、ビット１−８が読取りフレーム４０Ａから直列
に読み出される。第８ＲＥＡＤ ＣＬＫ１８０で、ＲＡ
Ｍ２２から全８ビット語が読取りフレーム４０Ｂに並列
に読み取られ、このフレームは出力へのデータの読み取
りが可能になり、データは次のクロックで直列に読み出
される。
説明する。図８は、読取りトグル制御回路４２を示す。
読取りトグル制御回路４２は、交差結合Ｓ，Ｒラッチ４
１０と、１対のＤ型フリップフロップ４２０と４３０を
備える。交差結合ラッチ４１０は、バス４５とバス４７
からそれぞれ１ビットを入力として受ける。ＲＥＡＤＣ
ＬＫ１８０はフリップフロップ４２０と４３０をクロッ
クする。この回路は、読取りフレームセル４０が読取り
フレーム４０Ａと読取りフレーム４０Ｂの間を飛ぶすな
わちトグルするための二つの読取り可能信号ＲＥＮＡと
ＲＥＮＢを生成する。例えば、読取りフレーム４０Ａに
すでに８ビットがあり、ＲＡＭ２２に全８ビット語があ
る場合、ビット１−８が読取りフレーム４０Ａから直列
に読み出される。第８ＲＥＡＤ ＣＬＫ１８０で、ＲＡ
Ｍ２２から全８ビット語が読取りフレーム４０Ｂに並列
に読み取られ、このフレームは出力へのデータの読み取
りが可能になり、データは次のクロックで直列に読み出
される。
【００２６】同様に、このフレームの最後の（第８の）
読取りクロックでＲＡＭ２２に全語があれば、反対側の
フレーム４０Ａに並列に読み取られ、直列読取り制御が
これにトグルする。この操作は、メモリＲＡＭ２２に全
８ビット語がある間続く。８ビットより少ない部分語で
は、メモリＲＡＭ２２からの書込みも読取りも起こらな
い。ＲＡＭ２２に全８ビット語が存在しないと、ＦＩＦ
Ｏは空であるかまたは部分フレームを（書込みフレーム
３０Ａまたは３０Ｂに）書き込み中であり、これらのビ
ットはバス３３と３１を使って１つずつ転送される。
読取りクロックでＲＡＭ２２に全語があれば、反対側の
フレーム４０Ａに並列に読み取られ、直列読取り制御が
これにトグルする。この操作は、メモリＲＡＭ２２に全
８ビット語がある間続く。８ビットより少ない部分語で
は、メモリＲＡＭ２２からの書込みも読取りも起こらな
い。ＲＡＭ２２に全８ビット語が存在しないと、ＦＩＦ
Ｏは空であるかまたは部分フレームを（書込みフレーム
３０Ａまたは３０Ｂに）書き込み中であり、これらのビ
ットはバス３３と３１を使って１つずつ転送される。
【００２７】図２の書込みトグル制御回路３２は読取り
トグル制御回路４２と同じ構造なので、論理の詳細は示
さない。しかし回路３２はＷＲＩＴＥ ＣＬＫ信号１２
０でクロックされ、それぞれ１ビットとしてバス３６と
バス３８から受ける。この回路は、書込みフレーム３０
を書込みフレーム３０Ａと書込みフレーム３０Ｂの間で
飛ばしてすなわちトグルして、いくつかのビットをＲＡ
Ｍ２２に書き込むまで記憶するための、二つの書込み可
能信号ＷＥＮＡとＷＥＮＢを生成する。データをＲＡＭ
２２に書き込むとき、ＷＥＮＡは書込みフレーム３０Ａ
を使用可能にして、８ビットを書込みフレーム３０Ａに
順次に書き込む。第８ビットを書込みフレーム３０Ａに
書き込むと、書込みトグル制御３２はＷＥＮＡを使用不
能にし、信号ＷＥＮＢを使用可能にする。その結果書込
みフレーム３０Ｂは次の８ビットを受けることができ
る。
トグル制御回路４２と同じ構造なので、論理の詳細は示
さない。しかし回路３２はＷＲＩＴＥ ＣＬＫ信号１２
０でクロックされ、それぞれ１ビットとしてバス３６と
バス３８から受ける。この回路は、書込みフレーム３０
を書込みフレーム３０Ａと書込みフレーム３０Ｂの間で
飛ばしてすなわちトグルして、いくつかのビットをＲＡ
Ｍ２２に書き込むまで記憶するための、二つの書込み可
能信号ＷＥＮＡとＷＥＮＢを生成する。データをＲＡＭ
２２に書き込むとき、ＷＥＮＡは書込みフレーム３０Ａ
を使用可能にして、８ビットを書込みフレーム３０Ａに
順次に書き込む。第８ビットを書込みフレーム３０Ａに
書き込むと、書込みトグル制御３２はＷＥＮＡを使用不
能にし、信号ＷＥＮＢを使用可能にする。その結果書込
みフレーム３０Ｂは次の８ビットを受けることができ
る。
【００２８】図９は、読取りフレーム４０Ａの論理の詳
細を示す。（読取りフレーム４０Ｂは同じ構造なので図
は省略する。）読取りフレーム４０Ａは一連の０から７
のデータラッチ、レジスタである。これらのラッチは動
作条件に従って、三つの異なる入力源からデータを得て
よい。フローコントローラ１３からの信号ＲＢ、ＦＡＬ
ＬＡ、ＦＡＬＬ Ｆと、書込みトグル制御３２および読
取りトグル制御４２からのそれぞれの信号ＷＥＮＡおよ
びＲＥＮＡにより、データラッチは使用可能になり、適
当にクロックされて適当な入力からデータを受ける。
細を示す。（読取りフレーム４０Ｂは同じ構造なので図
は省略する。）読取りフレーム４０Ａは一連の０から７
のデータラッチ、レジスタである。これらのラッチは動
作条件に従って、三つの異なる入力源からデータを得て
よい。フローコントローラ１３からの信号ＲＢ、ＦＡＬ
ＬＡ、ＦＡＬＬ Ｆと、書込みトグル制御３２および読
取りトグル制御４２からのそれぞれの信号ＷＥＮＡおよ
びＲＥＮＡにより、データラッチは使用可能になり、適
当にクロックされて適当な入力からデータを受ける。
【００２９】図９において、直列データ入力１０はデー
タラッチのデータ入力Ｄ２に接続する。メモリバッファ
４が空に近いときは、読取りフレーム４０Ａは直列デー
タ入力１０を通してバッファの入力パッドから直接デー
タを得てよい。この型の条件では、直列に受ける最初の
１６ビット（８ビットは読取りフレーム４０Ａが受け、
８ビットは読取りフレーム４０Ｂが受ける）は、データ
ラッチ５３の出力レジスタにプレロードされるので、各
ビットはすぐ出力することができる。従って直列データ
出力ポートが与えられる。
タラッチのデータ入力Ｄ２に接続する。メモリバッファ
４が空に近いときは、読取りフレーム４０Ａは直列デー
タ入力１０を通してバッファの入力パッドから直接デー
タを得てよい。この型の条件では、直列に受ける最初の
１６ビット（８ビットは読取りフレーム４０Ａが受け、
８ビットは読取りフレーム４０Ｂが受ける）は、データ
ラッチ５３の出力レジスタにプレロードされるので、各
ビットはすぐ出力することができる。従って直列データ
出力ポートが与えられる。
【００３０】読取りフレーム４０Ａへの第２の入力は、
データラッチのデータ入力Ｄ１に接続するバス２６を通
してＲＡＭ２２から来るデータである。これは全８ビッ
ト並列入力を読取りフレーム４０Ａに与える。読取りフ
レーム４０Ａへの第３の入力は、データラッチのデータ
入力Ｄ３に接続するバス３１を通して書込みフレーム３
０Ａから来るデータである。（書込みフレーム３０Ａも
８ビット幅である。）ラッチ０−７のデータ出力Ｑはバ
ス４１に接続しているので、出力データはマルチプレク
サ４６Ａに与えられる。
データラッチのデータ入力Ｄ１に接続するバス２６を通
してＲＡＭ２２から来るデータである。これは全８ビッ
ト並列入力を読取りフレーム４０Ａに与える。読取りフ
レーム４０Ａへの第３の入力は、データラッチのデータ
入力Ｄ３に接続するバス３１を通して書込みフレーム３
０Ａから来るデータである。（書込みフレーム３０Ａも
８ビット幅である。）ラッチ０−７のデータ出力Ｑはバ
ス４１に接続しているので、出力データはマルチプレク
サ４６Ａに与えられる。
【００３１】図１０は書込みフレーム３０Ａの論理的詳
細を示す。（書込みフレーム３０Ｂは同じ構造なので図
は省略する。）書込みフレーム３０Ａは一組の０から７
のデータラッチ、レジスタを備える。直列データは、直
列データ入力１０からＤラッチ入力への接続によりラッ
チに書き込まれる。フローコントローラ１３からの信号
ＷＢと書込みコントローラ３２からの信号ＷＥＮＡはラ
ッチからバス３１へのデータをクロックし、バス３６は
書込みアドレスデコーダ３４によりデコーダされるアド
レスから適当な選択を行う。
細を示す。（書込みフレーム３０Ｂは同じ構造なので図
は省略する。）書込みフレーム３０Ａは一組の０から７
のデータラッチ、レジスタを備える。直列データは、直
列データ入力１０からＤラッチ入力への接続によりラッ
チに書き込まれる。フローコントローラ１３からの信号
ＷＢと書込みコントローラ３２からの信号ＷＥＮＡはラ
ッチからバス３１へのデータをクロックし、バス３６は
書込みアドレスデコーダ３４によりデコーダされるアド
レスから適当な選択を行う。
【００３２】図１１は、書込みアドレスデコーダ、ポイ
ンタ３４の論理図である。（ＦＩＦＯ設計者はデコーダ
を一般に「ポインタ」と呼ぶ。）３個のＤフリップフロ
ップは「グレーコード」ビット情報を受けて、図示した
別の論理と共に３入力グレーコードデータを８ポインタ
情報の中の１つに変換する。この情報はバス３６を通し
て書込みフレーム３０Ａと読取りフレーム４０Ａに与え
られ、バス３８を通して書込みフレーム３０Ｂと読取り
フレーム４０Ｂに与えられる。１９９２年１月２８日発
行の、テキサス・インスツルメンツ社に譲渡された米国
特許第５，０８４，８４１号、発明者ウオード他の「グ
レーコードを用いたプログラム可能な状態フラグ発生器
ＦＩＦＯ」は、グレーコードの発生に関して詳細に説明
している。
ンタ３４の論理図である。（ＦＩＦＯ設計者はデコーダ
を一般に「ポインタ」と呼ぶ。）３個のＤフリップフロ
ップは「グレーコード」ビット情報を受けて、図示した
別の論理と共に３入力グレーコードデータを８ポインタ
情報の中の１つに変換する。この情報はバス３６を通し
て書込みフレーム３０Ａと読取りフレーム４０Ａに与え
られ、バス３８を通して書込みフレーム３０Ｂと読取り
フレーム４０Ｂに与えられる。１９９２年１月２８日発
行の、テキサス・インスツルメンツ社に譲渡された米国
特許第５，０８４，８４１号、発明者ウオード他の「グ
レーコードを用いたプログラム可能な状態フラグ発生器
ＦＩＦＯ」は、グレーコードの発生に関して詳細に説明
している。
【００３３】読取りアドレスデコーダ回路４４は図示し
ない。これは書込みアドレスデコーダ回路３４と同様な
構造である。
ない。これは書込みアドレスデコーダ回路３４と同様な
構造である。
【００３４】図１２はマルチプレクサ回路２８を示す。
マルチプレクサ２８は、７個のセルを備える２対１マル
チプレクサである。各セルは、図１３に示すＡＯＩ（ア
ンド、オア、反転）標準データパイプラインである。バ
ス３１と３３は、書込みフレーム３０Ａと３０Ｂからそ
れぞれマルチプレクサ２８に８ビットを与える。書込み
動作中は書込みトグル制御３２は信号ＷＥＮＡを使用可
能にし、これによりマルチプレクサ２８は書込みフレー
ム３０Ａから最初の７ビットを与える。書込みフレーム
３０Ａからの第８ビットがバス３１に来ると「フォール
スルー」するので、これと最初の７ビットがＲＡＭ２２
にパイプされる（書き込まれる）。第８ビットは必ずし
も記憶する必要がないので、この方式はＲＡＭ２２にデ
ータを速く入力することができる。データを書込みフレ
ーム３０ＡからＲＡＭ２２に書き込んだ後、書込みトグ
ル制御３２は信号ＷＥＮＡを使用不能にし、信号ＷＥＮ
Ｂをトグルするすなわち使用可能にするので書込みフレ
ーム３０Ｂが使用可能になり、そのデータは同様にマル
チプレクサ２８に与えられ、ＲＡＭ２２に書き込まれ
る。
マルチプレクサ２８は、７個のセルを備える２対１マル
チプレクサである。各セルは、図１３に示すＡＯＩ（ア
ンド、オア、反転）標準データパイプラインである。バ
ス３１と３３は、書込みフレーム３０Ａと３０Ｂからそ
れぞれマルチプレクサ２８に８ビットを与える。書込み
動作中は書込みトグル制御３２は信号ＷＥＮＡを使用可
能にし、これによりマルチプレクサ２８は書込みフレー
ム３０Ａから最初の７ビットを与える。書込みフレーム
３０Ａからの第８ビットがバス３１に来ると「フォール
スルー」するので、これと最初の７ビットがＲＡＭ２２
にパイプされる（書き込まれる）。第８ビットは必ずし
も記憶する必要がないので、この方式はＲＡＭ２２にデ
ータを速く入力することができる。データを書込みフレ
ーム３０ＡからＲＡＭ２２に書き込んだ後、書込みトグ
ル制御３２は信号ＷＥＮＡを使用不能にし、信号ＷＥＮ
Ｂをトグルするすなわち使用可能にするので書込みフレ
ーム３０Ｂが使用可能になり、そのデータは同様にマル
チプレクサ２８に与えられ、ＲＡＭ２２に書き込まれ
る。
【００３５】マルチプレクサ４６Ａと４６Ｂは標準の８
対１マルチプレクサなので、詳細は図示しない。マルチ
プレクサ４８は、図１３に示すようにアンド、オア、反
転方式に作った１セルを備える２対１マルチプレクサな
ので、詳細は図示しない。マルチプレクサ４８は１出力
を出してデータラッチ５３に記憶する。データラッチ５
３は標準のデータパイプラインなので、これも詳細には
図示しない。
対１マルチプレクサなので、詳細は図示しない。マルチ
プレクサ４８は、図１３に示すようにアンド、オア、反
転方式に作った１セルを備える２対１マルチプレクサな
ので、詳細は図示しない。マルチプレクサ４８は１出力
を出してデータラッチ５３に記憶する。データラッチ５
３は標準のデータパイプラインなので、これも詳細には
図示しない。
【００３６】図２に示す本発明のＦＩＦＯ構造の機能的
動作を以下に説明する。
動作を以下に説明する。
【００３７】一般に図２に示すように、基本的構造は８
ビット幅のメモリ構成である。（もちろん、メモリ構成
はより広くてもよい。）この構造は、１６ビット幅の書
込みフレームセル３０と、１６ビット幅の読取りフレー
ムセル４０を備える。１６ビット幅の書込みフレームセ
ル３０は２個の８ビット幅のフレーム３０Ａと３０Ｂを
備える。書込みフレーム３０Ａと３０Ｂは書込みアドレ
スデコーダ３４からの１デコード信号によりアドレス
し、書込みトグル制御３２からのトグル制御信号により
切り替える。全ての書込みフレームラッチに接続する直
列データ入力バス１０を通して１ビットデータを書込み
フレーム３０に直列に入力する。ＷＲＩＴＥ ＣＬＫ１
２０にＷＲＩＴＥが発生したときに、１ビットを書き込
むために、書込みフレーム３０Ａと３０Ｂデータセルの
どちらかを選択する。
ビット幅のメモリ構成である。（もちろん、メモリ構成
はより広くてもよい。）この構造は、１６ビット幅の書
込みフレームセル３０と、１６ビット幅の読取りフレー
ムセル４０を備える。１６ビット幅の書込みフレームセ
ル３０は２個の８ビット幅のフレーム３０Ａと３０Ｂを
備える。書込みフレーム３０Ａと３０Ｂは書込みアドレ
スデコーダ３４からの１デコード信号によりアドレス
し、書込みトグル制御３２からのトグル制御信号により
切り替える。全ての書込みフレームラッチに接続する直
列データ入力バス１０を通して１ビットデータを書込み
フレーム３０に直列に入力する。ＷＲＩＴＥ ＣＬＫ１
２０にＷＲＩＴＥが発生したときに、１ビットを書き込
むために、書込みフレーム３０Ａと３０Ｂデータセルの
どちらかを選択する。
【００３８】書込みフレーム３０Ａまたは３０Ｂの全８
ビットをマルチプレクサ２８で２対１に多重送信し、書
込みトグル制御３２の選択に従って、書込みフレーム３
０Ａまたは３０ＢからＲＡＭ２２に並列に書き込む。１
６ビット幅の読取りフレームセル４０は、フレームの数
と大きさに関しては書込みフレーム３０と同様である。
しかし、データはＲＡＭ２２から読取りフレーム４０に
８ビット幅の語で並列に与える。読取りフレーム４０Ａ
と４０Ｂの出力は、読取りアドレスデコーダ４４からの
デコードにより選択したマルチプレクサ４６Ａと４６Ｂ
で８対１に多重送信する。更に読取りフレームの出力
は、読取りトグル制御４２により選択したマルチプレク
サ４８で２対１に多重送信し、その後データラッチ５３
を通して直列に出力する。書込みフレームポインタ３４
により選択したときは、データは更に直列データ入力１
０から読取りフレーム４０に直列に書き込むことができ
る。また書込みフレームセル４０は、読取りフレームポ
インタ４４により選択した直列の「フォールスルー」を
行うことができる。
ビットをマルチプレクサ２８で２対１に多重送信し、書
込みトグル制御３２の選択に従って、書込みフレーム３
０Ａまたは３０ＢからＲＡＭ２２に並列に書き込む。１
６ビット幅の読取りフレームセル４０は、フレームの数
と大きさに関しては書込みフレーム３０と同様である。
しかし、データはＲＡＭ２２から読取りフレーム４０に
８ビット幅の語で並列に与える。読取りフレーム４０Ａ
と４０Ｂの出力は、読取りアドレスデコーダ４４からの
デコードにより選択したマルチプレクサ４６Ａと４６Ｂ
で８対１に多重送信する。更に読取りフレームの出力
は、読取りトグル制御４２により選択したマルチプレク
サ４８で２対１に多重送信し、その後データラッチ５３
を通して直列に出力する。書込みフレームポインタ３４
により選択したときは、データは更に直列データ入力１
０から読取りフレーム４０に直列に書き込むことができ
る。また書込みフレームセル４０は、読取りフレームポ
インタ４４により選択した直列の「フォールスルー」を
行うことができる。
【００３９】図２のメモリバッファ４の動作について、
特にＷＲＩＴＥ動作に関連して説明する。
特にＷＲＩＴＥ動作に関連して説明する。
【００４０】メモリバッファの構造としては、データは
最初書込みフレーム３０に直列に書き込まれ、その後メ
モリ２２に並列に書き込まれる。ＷＲＩＴＥ ＣＬＫ１
２に外部のＷＲＩＴＥ命令を受けると、フローコントロ
ーラ１３はＷＲＩＴＥ ＣＬＫ１２０と書込みアドレス
バス１７に書込みアドレス情報を発生する。ＷＲＩＴＥ
ＣＬＫ１２０にバス３６またはバス３８からの１ビッ
トを加えることにより、書込みトグル制御３２は使用可
能信号ＷＥＮＡまたはＷＥＮＢを発生する。ＷＥＮＡを
発生したと仮定しよう。信号ＷＥＮＡは図１０に示す論
理を通して、書込みフレーム３０Ａを形成するデータラ
ッチのクロック入力に接続する。
最初書込みフレーム３０に直列に書き込まれ、その後メ
モリ２２に並列に書き込まれる。ＷＲＩＴＥ ＣＬＫ１
２に外部のＷＲＩＴＥ命令を受けると、フローコントロ
ーラ１３はＷＲＩＴＥ ＣＬＫ１２０と書込みアドレス
バス１７に書込みアドレス情報を発生する。ＷＲＩＴＥ
ＣＬＫ１２０にバス３６またはバス３８からの１ビッ
トを加えることにより、書込みトグル制御３２は使用可
能信号ＷＥＮＡまたはＷＥＮＢを発生する。ＷＥＮＡを
発生したと仮定しよう。信号ＷＥＮＡは図１０に示す論
理を通して、書込みフレーム３０Ａを形成するデータラ
ッチのクロック入力に接続する。
【００４１】書込みアドレスデコーダ３４はバス１７の
書込みアドレス情報をデコードして、この情報を書込み
フレーム３０Ａ内のデータラッチのクロック入力に入力
する。従って、ＷＲＩＴＥ ＣＬＫ１２０信号毎にＲＥ
ＡＤとＷＲＩＴＥの間に１６ビットより小さい差がある
と（すなわちほとんど空の条件）、直列入力データ１０
にある入力ビットを書込みフレーム３０Ａの１つのフリ
ップフロップにロードする。深さの状態に従って、各ビ
ットを書込みフレーム３０Ａに順次ロードする。第８Ｗ
ＲＩＴＥ ＣＬＫ１２０信号で、フレーム内にラッチさ
れた前の７ビットを、直列入力データ１０の第８ビット
と共に、バス３１を通してＲＡＭ２２に並列に転送す
る。
書込みアドレス情報をデコードして、この情報を書込み
フレーム３０Ａ内のデータラッチのクロック入力に入力
する。従って、ＷＲＩＴＥ ＣＬＫ１２０信号毎にＲＥ
ＡＤとＷＲＩＴＥの間に１６ビットより小さい差がある
と（すなわちほとんど空の条件）、直列入力データ１０
にある入力ビットを書込みフレーム３０Ａの１つのフリ
ップフロップにロードする。深さの状態に従って、各ビ
ットを書込みフレーム３０Ａに順次ロードする。第８Ｗ
ＲＩＴＥ ＣＬＫ１２０信号で、フレーム内にラッチさ
れた前の７ビットを、直列入力データ１０の第８ビット
と共に、バス３１を通してＲＡＭ２２に並列に転送す
る。
【００４２】第８ＷＲＩＴＥ ＣＬＫ１２０信号に続い
て、書込みフレーム３０のための書込みアドレスデコー
ダ３４からのアドレス情報を、書込みトグル制御３２に
より、書込みフレーム３０Ａから使用可能信号ＷＥＮＢ
を介して書込みフレーム３０Ｂにトグルするので、デー
タ入力１０のデータを引き続き書込みフレーム３０Ｂ内
のデータラッチに直列に書き込む。書込みフレーム３０
Ｂが一杯になると（８個のＷＲＩＴＥ ＣＬＫ１２０信
号の後）、書込みフレーム３０Ｂ内のデータを８ビット
同時に（並列に）ＲＡＭ２２に書き込み、書込みトグル
制御３２は信号ＷＥＮＢを使用不能にしまた信号ＷＥＮ
Ａを使用可能にして、制御を書込みフレーム３０Ａに戻
す。従ってＷＲＩＴＥでは、ＲＡＭ２２に書き込むのは
全８ビット語だけである。部分フレーム（８有効語より
少ない）は書き込まない。
て、書込みフレーム３０のための書込みアドレスデコー
ダ３４からのアドレス情報を、書込みトグル制御３２に
より、書込みフレーム３０Ａから使用可能信号ＷＥＮＢ
を介して書込みフレーム３０Ｂにトグルするので、デー
タ入力１０のデータを引き続き書込みフレーム３０Ｂ内
のデータラッチに直列に書き込む。書込みフレーム３０
Ｂが一杯になると（８個のＷＲＩＴＥ ＣＬＫ１２０信
号の後）、書込みフレーム３０Ｂ内のデータを８ビット
同時に（並列に）ＲＡＭ２２に書き込み、書込みトグル
制御３２は信号ＷＥＮＢを使用不能にしまた信号ＷＥＮ
Ａを使用可能にして、制御を書込みフレーム３０Ａに戻
す。従ってＷＲＩＴＥでは、ＲＡＭ２２に書き込むのは
全８ビット語だけである。部分フレーム（８有効語より
少ない）は書き込まない。
【００４３】図２のＦＩＦＯメモリ４の動作について、
特に読取り動作に関連して以下に説明する。
特に読取り動作に関連して以下に説明する。
【００４４】以下の説明では、読取りトグル制御４２は
書込みトグル制御３２と同様に機能して、読取りフレー
ム４０Ａと４０Ｂがデータを出力できるようにする読取
り可能信号ＲＥＮＡとＲＥＮＢを出す。従って以下の説
明では、図８を参照すればこの分野の技術者に容易に理
解できるような切替えの詳細は省略することを承知され
たい。
書込みトグル制御３２と同様に機能して、読取りフレー
ム４０Ａと４０Ｂがデータを出力できるようにする読取
り可能信号ＲＥＮＡとＲＥＮＢを出す。従って以下の説
明では、図８を参照すればこの分野の技術者に容易に理
解できるような切替えの詳細は省略することを承知され
たい。
【００４５】ＲＡＭ２２にアクセスできるのは全８ビッ
ト語だけである。ＦＩＦＯメモリ４の状態に従って、デ
ータは読取りフレーム４０Ａと４０Ｂに３入力の中の１
つから与えられる。第１は直列データ入力１０からの直
列データ入力、第２はＲＡＭ２２からの並列データ入
力、第３は書込みフレーム３０からバス３３と３１を通
って入る並列データ入力である。
ト語だけである。ＦＩＦＯメモリ４の状態に従って、デ
ータは読取りフレーム４０Ａと４０Ｂに３入力の中の１
つから与えられる。第１は直列データ入力１０からの直
列データ入力、第２はＲＡＭ２２からの並列データ入
力、第３は書込みフレーム３０からバス３３と３１を通
って入る並列データ入力である。
【００４６】直列データ入力１０から読取りフレーム４
０へのデータ入力に関しては、この操作は本質的には書
込みフレーム３０に情報を書き込む操作と同じであっ
て、書込みフレーム回路により制御される。書込みトグ
ル制御信号ＷＥＮＡおよびＷＥＮＢと、バス３６および
３８を通る書込みアドレスデコーダ３４からの情報と共
に、ＷＲＩＴＥ ＣＬＫ信号１２０を読取りフレームセ
ル４０に接続する。最初の１６個のＷＲＩＴＥ ＣＬＫ
で、書込みフレーム３０に書き込む直列データ入力１０
からのデータビットを、読取りフレームバッファ４０に
も直接書き込む。
０へのデータ入力に関しては、この操作は本質的には書
込みフレーム３０に情報を書き込む操作と同じであっ
て、書込みフレーム回路により制御される。書込みトグ
ル制御信号ＷＥＮＡおよびＷＥＮＢと、バス３６および
３８を通る書込みアドレスデコーダ３４からの情報と共
に、ＷＲＩＴＥ ＣＬＫ信号１２０を読取りフレームセ
ル４０に接続する。最初の１６個のＷＲＩＴＥ ＣＬＫ
で、書込みフレーム３０に書き込む直列データ入力１０
からのデータビットを、読取りフレームバッファ４０に
も直接書き込む。
【００４７】１６個の書込みが終わった後、例えば１７
個目の書込みでは、読取りフレーム４０が一杯なので、
メモリバッファ４は直列データ入力１０から読取りフレ
ーム４０にそれ以上データを書き込まない。従って、図
１の装置８からの読取り要求と図１の装置６からの書込
み要求が１６個のＷＲＩＴＥ ＣＬＫ１２０信号より大
きく離れていて、更に読取りフレーム４０が一杯であれ
ば、メモリバッファ４は書込みフレーム４０にそれ以上
書き込むことができない。しかし、読取りフレーム４０
が記憶しているビット数が１６より小さくてＷＲＩＴＥ
命令が発生すると、そのビットを書込みポインタ３４を
用いて読み取りフレーム４０に直接書き込む。これによ
り、３０Ａ／３０Ｂに書き込まれている部分フレーム
（例えば４ビットだけが書き込まれた後読取りが始まっ
た）はデータラッチ５３に出力できる。ＲＥＳＥＴ信号
を受けると、書込みアドレスポインタ３４と書込みトグ
ル制御３２を用いて、直列データ入力１０にある最初の
１６ビットを読取りフレーム４０Ａ／４０Ｂに同様にし
て書き込む。
個目の書込みでは、読取りフレーム４０が一杯なので、
メモリバッファ４は直列データ入力１０から読取りフレ
ーム４０にそれ以上データを書き込まない。従って、図
１の装置８からの読取り要求と図１の装置６からの書込
み要求が１６個のＷＲＩＴＥ ＣＬＫ１２０信号より大
きく離れていて、更に読取りフレーム４０が一杯であれ
ば、メモリバッファ４は書込みフレーム４０にそれ以上
書き込むことができない。しかし、読取りフレーム４０
が記憶しているビット数が１６より小さくてＷＲＩＴＥ
命令が発生すると、そのビットを書込みポインタ３４を
用いて読み取りフレーム４０に直接書き込む。これによ
り、３０Ａ／３０Ｂに書き込まれている部分フレーム
（例えば４ビットだけが書き込まれた後読取りが始まっ
た）はデータラッチ５３に出力できる。ＲＥＳＥＴ信号
を受けると、書込みアドレスポインタ３４と書込みトグ
ル制御３２を用いて、直列データ入力１０にある最初の
１６ビットを読取りフレーム４０Ａ／４０Ｂに同様にし
て書き込む。
【００４８】書込みフレーム３０から読取りフレーム４
０へのデータ入力に関しては、書込みフレーム３０は読
取りフレーム４０が一杯のときにオーバーフローバッフ
ァとして機能し、またＲＥＡＤが発生しかつ読取りフレ
ーム４０が一杯でないときは読取りフレーム４０にデー
タを与える機能を持つ。読取りフレーム４０が一杯でな
くすなわち読取りフレーム４０が１６ビットより少な
く、かつ図１の装置８がＲＥＡＤを発すると、書込みフ
レームセル３０から十分なビットが読取りフレームの最
後の（空の）場所に「フォールスルーする」ので、これ
らの場所は出力することのできるデータで満たされる。
（データはメモリバッファ４から全８ビット語で出力さ
れることを思い出していただきたい。）追加のビットを
置くためのデータラッチが読取りフレーム４０内になく
（読取りフレーム４０が一杯）、かつメモリ２２に送る
一杯になった書込みフレームもないという条件が起こっ
た場合は、書込みフレーム３０は読取りフレーム４０向
けのビットを保持する。
０へのデータ入力に関しては、書込みフレーム３０は読
取りフレーム４０が一杯のときにオーバーフローバッフ
ァとして機能し、またＲＥＡＤが発生しかつ読取りフレ
ーム４０が一杯でないときは読取りフレーム４０にデー
タを与える機能を持つ。読取りフレーム４０が一杯でな
くすなわち読取りフレーム４０が１６ビットより少な
く、かつ図１の装置８がＲＥＡＤを発すると、書込みフ
レームセル３０から十分なビットが読取りフレームの最
後の（空の）場所に「フォールスルーする」ので、これ
らの場所は出力することのできるデータで満たされる。
（データはメモリバッファ４から全８ビット語で出力さ
れることを思い出していただきたい。）追加のビットを
置くためのデータラッチが読取りフレーム４０内になく
（読取りフレーム４０が一杯）、かつメモリ２２に送る
一杯になった書込みフレームもないという条件が起こっ
た場合は、書込みフレーム３０は読取りフレーム４０向
けのビットを保持する。
【００４９】例えばＲＥＳＥＴの後では、読取りフレー
ム４０も書込みフレーム３０も共に空の場合がある。１
６個のＷＲＩＴＥ ＣＬＫが起こると、上に説明したよ
うに１６ビットを書込みフレーム３０に書き込んだよう
に、読取りフレーム４０に書き込むかも知れない。しか
し間にＲＥＡＤ ＣＬＫがなくて更に４個のＷＲＩＴＥ
ＣＬＫが発生すると（全部で２０個のＷＲＩＴＥ Ｃ
ＬＫ）、読取りフレーム４０は一杯になっているので、
直列データ入力バス１０からの次のデータビットを書き
込むことができない。この４データビットは書込みフレ
ームセル３０だけに存在し、読取りフレーム４０のオー
バーフローとして機能する。しかし場所が空いたらこれ
らのビットを出力できるように、読取りフレームセル４
０に転送する必要がある。以下の説明では、「埋め戻
し」操作によりこのようなオーバーフローデータビット
を利用できるようにする方法を述べる。
ム４０も書込みフレーム３０も共に空の場合がある。１
６個のＷＲＩＴＥ ＣＬＫが起こると、上に説明したよ
うに１６ビットを書込みフレーム３０に書き込んだよう
に、読取りフレーム４０に書き込むかも知れない。しか
し間にＲＥＡＤ ＣＬＫがなくて更に４個のＷＲＩＴＥ
ＣＬＫが発生すると（全部で２０個のＷＲＩＴＥ Ｃ
ＬＫ）、読取りフレーム４０は一杯になっているので、
直列データ入力バス１０からの次のデータビットを書き
込むことができない。この４データビットは書込みフレ
ームセル３０だけに存在し、読取りフレーム４０のオー
バーフローとして機能する。しかし場所が空いたらこれ
らのビットを出力できるように、読取りフレームセル４
０に転送する必要がある。以下の説明では、「埋め戻
し」操作によりこのようなオーバーフローデータビット
を利用できるようにする方法を述べる。
【００５０】メモリバッファ４が１７回のＷＲＩＴＥを
行った後でＲＥＡＤが発生したと仮定する。メモリバッ
ファ４は読取りフレーム４０内の空の場所をクロックア
ウトした、すなわち読取りフレーム４０内の１つの場所
を空にした。しかし、読取りフレーム４０の空のデータ
ラッチに戻さなければならない１ビットが存在する。す
なわち第１７ビットを戻さなければならない。第１７ビ
ットは二つの異なる場所、すなわち直列データ入力１０
からまたは書込みフレーム３０から来る可能性がある。
最後のＷＲＩＴＥとＲＥＡＤが近ければ、直列データ入
力１０から来る可能性がある。最後のＷＲＩＴＥとＲＥ
ＡＤが近ければ、書込みフレーム３０に行く直列データ
入力１０のデータは、上に説明したように、読取りフレ
ーム４０の空の場所に直接書き込まれる。しかし最後の
ＷＲＩＴＥとＲＥＡＤがかなり、例えば約１０から１５
ナノ秒離れていれば、読取りフレーム４０の空の場所
は、書込みフレーム３０からのデータで「埋め戻し」操
作により満たすことができる。
行った後でＲＥＡＤが発生したと仮定する。メモリバッ
ファ４は読取りフレーム４０内の空の場所をクロックア
ウトした、すなわち読取りフレーム４０内の１つの場所
を空にした。しかし、読取りフレーム４０の空のデータ
ラッチに戻さなければならない１ビットが存在する。す
なわち第１７ビットを戻さなければならない。第１７ビ
ットは二つの異なる場所、すなわち直列データ入力１０
からまたは書込みフレーム３０から来る可能性がある。
最後のＷＲＩＴＥとＲＥＡＤが近ければ、直列データ入
力１０から来る可能性がある。最後のＷＲＩＴＥとＲＥ
ＡＤが近ければ、書込みフレーム３０に行く直列データ
入力１０のデータは、上に説明したように、読取りフレ
ーム４０の空の場所に直接書き込まれる。しかし最後の
ＷＲＩＴＥとＲＥＡＤがかなり、例えば約１０から１５
ナノ秒離れていれば、読取りフレーム４０の空の場所
は、書込みフレーム３０からのデータで「埋め戻し」操
作により満たすことができる。
【００５１】ＲＡＭ２２に１６ビットより多く含まれて
いてＲＥＡＤが発生した場合はいつでも、それがよいデ
ータであってもなくても、読取りフレーム４０は書込み
フレーム３０からデータビットを得る。ＲＡＭ２２メモ
リＲＥＡＤが発生すると、メモリバッファ４はこのフレ
ーム（読取りフレーム）を正確なデータで置換する。そ
の差が３２より大きければ、書込みフレーム３０に書き
込み中のデータは埋め戻しに必要なデータではない。１
７から３２の間であればデータはよいデータであるが、
３２より大きいと埋め戻し中のデータはよいデータでは
ない（すなわちシーケンス外）。その理由は、差が３２
すなわち２語より大きいと、ＲＥＡＤはＲＡＭ２２から
とにかくデータを得ようとし、従って何らかの不正確な
埋め戻しデータを重ね書きしようとする。
いてＲＥＡＤが発生した場合はいつでも、それがよいデ
ータであってもなくても、読取りフレーム４０は書込み
フレーム３０からデータビットを得る。ＲＡＭ２２メモ
リＲＥＡＤが発生すると、メモリバッファ４はこのフレ
ーム（読取りフレーム）を正確なデータで置換する。そ
の差が３２より大きければ、書込みフレーム３０に書き
込み中のデータは埋め戻しに必要なデータではない。１
７から３２の間であればデータはよいデータであるが、
３２より大きいと埋め戻し中のデータはよいデータでは
ない（すなわちシーケンス外）。その理由は、差が３２
すなわち２語より大きいと、ＲＥＡＤはＲＡＭ２２から
とにかくデータを得ようとし、従って何らかの不正確な
埋め戻しデータを重ね書きしようとする。
【００５２】ＲＡＭ２２から読取りフレーム４０にデー
タを入力することに関して、ＦＩＦＯ４に１６より大き
い語が存在する場合は、ＲＡＭ２２から並列に全８ビッ
ト語をロードすることができる。読取りフレーム４０は
書込みフレーム３０と同じ原理で動作する。すなわち３
０Ａ／４０Ａまたは３０Ｂ／４０Ｂの最後のビットが読
み取られると、全８ビットのメモリ語（利用可能であれ
ば）が反対側のフレームに入力される。８ビット語は次
のクロックの前に出力に行かなければならないが、読取
りビット線を次のクロックの前に完全に回復する必要は
ない。メモリ２２は、少なくとも次の８クロック間は再
びアクセスされない。
タを入力することに関して、ＦＩＦＯ４に１６より大き
い語が存在する場合は、ＲＡＭ２２から並列に全８ビッ
ト語をロードすることができる。読取りフレーム４０は
書込みフレーム３０と同じ原理で動作する。すなわち３
０Ａ／４０Ａまたは３０Ｂ／４０Ｂの最後のビットが読
み取られると、全８ビットのメモリ語（利用可能であれ
ば）が反対側のフレームに入力される。８ビット語は次
のクロックの前に出力に行かなければならないが、読取
りビット線を次のクロックの前に完全に回復する必要は
ない。メモリ２２は、少なくとも次の８クロック間は再
びアクセスされない。
【００５３】次に、図３−図７に論理の詳細を部分的に
示す読取り／書込みフローコントローラ１３に関して説
明する。フローコントローラ１３は、ＷＲＩＴＥ ＣＬ
Ｋ１２０、ＲＥＡＤ ＣＬＫ１８０、読取りアドレスバ
ス１５の読取りアドレス情報、書込みアドレスバス１７
の書込みアドレス情報を与える他に、メモリバッファ４
の状態フラグを与える。
示す読取り／書込みフローコントローラ１３に関して説
明する。フローコントローラ１３は、ＷＲＩＴＥ ＣＬ
Ｋ１２０、ＲＥＡＤ ＣＬＫ１８０、読取りアドレスバ
ス１５の読取りアドレス情報、書込みアドレスバス１７
の書込みアドレス情報を与える他に、メモリバッファ４
の状態フラグを与える。
【００５４】図７の信号ＥＰ８すなわち空プラス８が高
で、メモリバッファ４が読取りフレームの終わりに達し
たときは、次の８ビットをメモリから得るためのＲＥＡ
Ｄが発生する。フローコントローラ１３は、フレームの
最後のビットが書き込まれた（これにより語をメモリ２
２にロードする）後でその語のＲＥＡＤが発生する場合
を処理する。フローコントローラ１３は、メモリ２２に
全語が存在するかどうか、存在すればその語をメモリ２
２から取り出して出力５３にロードするかどうかを、相
対的なタイミングに従って決定する。フローコントロー
ラ１３は、メモリ２２から全語を取り出さない場合は最
後のビットを出力にフォールスルーするので、この最後
のビットは読取りフレーム４０で使用可能になる。
で、メモリバッファ４が読取りフレームの終わりに達し
たときは、次の８ビットをメモリから得るためのＲＥＡ
Ｄが発生する。フローコントローラ１３は、フレームの
最後のビットが書き込まれた（これにより語をメモリ２
２にロードする）後でその語のＲＥＡＤが発生する場合
を処理する。フローコントローラ１３は、メモリ２２に
全語が存在するかどうか、存在すればその語をメモリ２
２から取り出して出力５３にロードするかどうかを、相
対的なタイミングに従って決定する。フローコントロー
ラ１３は、メモリ２２から全語を取り出さない場合は最
後のビットを出力にフォールスルーするので、この最後
のビットは読取りフレーム４０で使用可能になる。
【００５５】読取りフレーム４０に直接書き込んでいて
８ビットの中７ビットを読取りフレーム４０にロードし
たときに、ＷＲＩＴＥ／ＲＥＡＤがほとんど同時に発生
した場合は、ＲＥＡＤとＷＲＩＴＥの相対的タイミング
に従って、フローコントローラ１３は、ＷＲＩＴＥの方
が先に発生した場合はメモリ２２から全語を取り出して
読取りフレーム４０にロードするか（すなわち、最初の
８ビットをメモリ内のデータで重ね書きするので同じデ
ータになる）、またはフローコントローラ１３は、最後
のビットをデータ入力１０から読取りフレーム４０にフ
ォールスルーする。信号ＦＡＬＬＡはメモリバッファ４
に、フォールスルーを行って直列データ入力から読取り
フレーム４０にロードするよう指示する。フレームの最
後のビットを書き込んだ直後にＲＥＡＤが発生した場合
は、これは効果的である。データがまだメモリ２２にな
い場合は、フローコントローラ１３は直列データ入力１
０から読取りフレーム４０にフォールスルーさせる。
８ビットの中７ビットを読取りフレーム４０にロードし
たときに、ＷＲＩＴＥ／ＲＥＡＤがほとんど同時に発生
した場合は、ＲＥＡＤとＷＲＩＴＥの相対的タイミング
に従って、フローコントローラ１３は、ＷＲＩＴＥの方
が先に発生した場合はメモリ２２から全語を取り出して
読取りフレーム４０にロードするか（すなわち、最初の
８ビットをメモリ内のデータで重ね書きするので同じデ
ータになる）、またはフローコントローラ１３は、最後
のビットをデータ入力１０から読取りフレーム４０にフ
ォールスルーする。信号ＦＡＬＬＡはメモリバッファ４
に、フォールスルーを行って直列データ入力から読取り
フレーム４０にロードするよう指示する。フレームの最
後のビットを書き込んだ直後にＲＥＡＤが発生した場合
は、これは効果的である。データがまだメモリ２２にな
い場合は、フローコントローラ１３は直列データ入力１
０から読取りフレーム４０にフォールスルーさせる。
【００５６】前に説明したように、読取り／書込みフロ
ーコントローラ１３には図７に示す回路１３０を追加し
ているので、米国特許第５，２４９，１５４号に記述さ
れているフローコントローラより改善されている。回路
１３０により、メモリバッファ４は前に説明した埋め戻
し操作を行って部分フレームのデータを処理することが
できる。回路１３０には２入力が入る。１つは空プラス
１６を表すフラグＥＰ１６であり、他の１つはシステム
パッドクロック入力ＲＤ ＳＹＳ ＥＮである。回路１
３０はシステムパッドクロック端をスキューさせる準安
定減少方式部分１３１を含み、埋め戻しラッチング信号
ＦＡＬＬ Ｆを発生する部分１３２を含む。この回路は
ＷＲＩＴＥが１６回より多く発生するのを検出し、第１
７ビットをＷＲＴＥまたはＲＥＡＤするときＦＡＬＬ
Ｆを発生する。ＲＥＡＤが発生しかつ１６ビットより大
きいときＦＡＬＬ Ｆを発生する。
ーコントローラ１３には図７に示す回路１３０を追加し
ているので、米国特許第５，２４９，１５４号に記述さ
れているフローコントローラより改善されている。回路
１３０により、メモリバッファ４は前に説明した埋め戻
し操作を行って部分フレームのデータを処理することが
できる。回路１３０には２入力が入る。１つは空プラス
１６を表すフラグＥＰ１６であり、他の１つはシステム
パッドクロック入力ＲＤ ＳＹＳ ＥＮである。回路１
３０はシステムパッドクロック端をスキューさせる準安
定減少方式部分１３１を含み、埋め戻しラッチング信号
ＦＡＬＬ Ｆを発生する部分１３２を含む。この回路は
ＷＲＩＴＥが１６回より多く発生するのを検出し、第１
７ビットをＷＲＴＥまたはＲＥＡＤするときＦＡＬＬ
Ｆを発生する。ＲＥＡＤが発生しかつ１６ビットより大
きいときＦＡＬＬ Ｆを発生する。
【００５７】図１に示すＦＩＦＯ構造により、ｎビット
幅の固定幅（フレーム）を持つ一時記憶要素に直列に入
力し、次にＲＡＭから全ｎビット幅のフレームで書込み
および読取りを行うことができる。ＲＡＭから並列に読
み取ったデータを、出力に直列に与える。これにより、
ＲＡＭはｎクロックサイクルに一度だけアクセスされる
ので操作の周波数を速くすることができ、またＦＩＦＯ
内のＲＡＭは並列にアクセスし、ＦＩＦＯの入力と出力
は直列にそれぞれ書込みおよび読取りを行うことができ
る。
幅の固定幅（フレーム）を持つ一時記憶要素に直列に入
力し、次にＲＡＭから全ｎビット幅のフレームで書込み
および読取りを行うことができる。ＲＡＭから並列に読
み取ったデータを、出力に直列に与える。これにより、
ＲＡＭはｎクロックサイクルに一度だけアクセスされる
ので操作の周波数を速くすることができ、またＦＩＦＯ
内のＲＡＭは並列にアクセスし、ＦＩＦＯの入力と出力
は直列にそれぞれ書込みおよび読取りを行うことができ
る。
【００５８】本発明の構造により、全体のチップ面積を
減らすことができる。従来のＦＩＦＯとは異なり、デー
タを直列に書込み中にＲＡＭメモリ２２にいちいちアド
レスする必要がない。このようにアドレスすると多数の
ポインタ（デコーダ）を必要とする。本発明の構造は、
直列入力を並列入力に変換することにより、アドレスの
回数を８分の１に減らす。
減らすことができる。従来のＦＩＦＯとは異なり、デー
タを直列に書込み中にＲＡＭメモリ２２にいちいちアド
レスする必要がない。このようにアドレスすると多数の
ポインタ（デコーダ）を必要とする。本発明の構造は、
直列入力を並列入力に変換することにより、アドレスの
回数を８分の１に減らす。
【００５９】本発明の構造は、１ビット幅のＦＩＦＯを
得ることを可能にする。メモリバッファ４は、語が単に
１ビット幅の実質的に２５６ｘ１のＦＩＦＯである。
得ることを可能にする。メモリバッファ４は、語が単に
１ビット幅の実質的に２５６ｘ１のＦＩＦＯである。
【００６０】本発明について例示の実施態様に関連して
説明したが、この説明は制限的な意味に解釈してはなら
ない。この説明を参照すれば、この分野の技術者には本
発明には各種の他の実施態様が可能なことは明らかであ
る。従って特許請求の範囲は、本発明の真の範囲と精神
内にある実施態様のいかなる変形も含むものである。
説明したが、この説明は制限的な意味に解釈してはなら
ない。この説明を参照すれば、この分野の技術者には本
発明には各種の他の実施態様が可能なことは明らかであ
る。従って特許請求の範囲は、本発明の真の範囲と精神
内にある実施態様のいかなる変形も含むものである。
【００６１】以上の説明に関して更に以下の項を開示す
る。 （１） 先入れ先出しメモリ装置であって、メモリ配列
と、前記メモリ配列に結合する読取りフレームバッファ
と、前記メモリ配列に結合し、また前記読取りフレーム
バッファに結合する書込みフレームバッファと、を備え
る先入れ先出しメモリ装置。
る。 （１） 先入れ先出しメモリ装置であって、メモリ配列
と、前記メモリ配列に結合する読取りフレームバッファ
と、前記メモリ配列に結合し、また前記読取りフレーム
バッファに結合する書込みフレームバッファと、を備え
る先入れ先出しメモリ装置。
【００６２】（２） 前記書込みフレームバッファは、
第１組のデータラッチと、第２組のデータラッチと、前
記第１組のデータラッチと前記第２組のデータラッチに
結合する書込みトグル制御回路と、を備える第１項記載
の先入れ先出しメモリ装置。 （３） 前記書込みフレームバッファは、前記第１組の
データラッチと前記第２組のデータラッチと前記書込み
トグル制御回路に結合する書込みアドレスデコーダを更
に備える、第２項記載の先入れ先出しメモリ装置。
第１組のデータラッチと、第２組のデータラッチと、前
記第１組のデータラッチと前記第２組のデータラッチに
結合する書込みトグル制御回路と、を備える第１項記載
の先入れ先出しメモリ装置。 （３） 前記書込みフレームバッファは、前記第１組の
データラッチと前記第２組のデータラッチと前記書込み
トグル制御回路に結合する書込みアドレスデコーダを更
に備える、第２項記載の先入れ先出しメモリ装置。
【００６３】（４） 直列から並列へまた並列から直列
へのデータ変換を行う先入れ先出し（ＦＩＦＯ）メモリ
装置であって、データを記憶するメモリ配列と、直列デ
ータ入力を受け、また前記受けた直列データ入力を前記
メモリ配列に並列に書き込むための書込みフレームバッ
ファと、前記メモリ配列から並列にデータ出力を受け、
また前記メモリ配列から受けた前記データ出力を直列に
出力し、また直列入力データを受けるための読取りフレ
ームバッファと、を備える先入れ先出しメモリ装置。 （５） 前記読取りフレームバッファは前記書込みフレ
ームバッファから埋め戻しデータを更に受ける、第４項
記載のＦＩＦＯメモリ装置。
へのデータ変換を行う先入れ先出し（ＦＩＦＯ）メモリ
装置であって、データを記憶するメモリ配列と、直列デ
ータ入力を受け、また前記受けた直列データ入力を前記
メモリ配列に並列に書き込むための書込みフレームバッ
ファと、前記メモリ配列から並列にデータ出力を受け、
また前記メモリ配列から受けた前記データ出力を直列に
出力し、また直列入力データを受けるための読取りフレ
ームバッファと、を備える先入れ先出しメモリ装置。 （５） 前記読取りフレームバッファは前記書込みフレ
ームバッファから埋め戻しデータを更に受ける、第４項
記載のＦＩＦＯメモリ装置。
【００６４】（６） キャッシュ直列先入れ先出し（Ｆ
ＩＦＯ）であって、データをＦＩＦＯに転送するための
直列データ入力と、前記直列データ入力に結合して前記
転送されたデータを記憶するためのメモリと、前記メモ
リに結合して前記ＦＩＦＯからデータを転送するための
直列データ出力とを備えるＦＩＦＯと、前記直列データ
入力と前記直列データ出力に結合し、前記メモリをバイ
パスすることにより前記ＦＩＦＯを通して直列データを
転送するための記憶装置と、を備えるキャッシュ直列Ｆ
ＩＦＯ。 （７） 前記記憶装置はまた、前記メモリからデータを
転送するためのものである、第６項記載のキャッシュ直
列ＦＩＦＯ。
ＩＦＯ）であって、データをＦＩＦＯに転送するための
直列データ入力と、前記直列データ入力に結合して前記
転送されたデータを記憶するためのメモリと、前記メモ
リに結合して前記ＦＩＦＯからデータを転送するための
直列データ出力とを備えるＦＩＦＯと、前記直列データ
入力と前記直列データ出力に結合し、前記メモリをバイ
パスすることにより前記ＦＩＦＯを通して直列データを
転送するための記憶装置と、を備えるキャッシュ直列Ｆ
ＩＦＯ。 （７） 前記記憶装置はまた、前記メモリからデータを
転送するためのものである、第６項記載のキャッシュ直
列ＦＩＦＯ。
【００６５】（８） 前記記憶装置は、前記直列データ
入力に結合しまた前記メモリに結合する書込みフレーム
バッファと、前記直列データ入力と、前記直列データ出
力と、前記メモリと、前記書込みフレームバッファに接
続し、更に前記書込みフレームバッファから埋め戻しデ
ータを受けるための読取りフレームバッファと、を備え
る第７項記載のキャッシュ直列ＦＩＦＯ。
入力に結合しまた前記メモリに結合する書込みフレーム
バッファと、前記直列データ入力と、前記直列データ出
力と、前記メモリと、前記書込みフレームバッファに接
続し、更に前記書込みフレームバッファから埋め戻しデ
ータを受けるための読取りフレームバッファと、を備え
る第７項記載のキャッシュ直列ＦＩＦＯ。
【００６６】（９） 直列から並列へまた並列から直列
へのデータ変換を行うＦＩＦＯメモリ（４）。読取りフ
レームバッファ（４０）と書込みフレームバッファ（３
０）は、ＲＡＭ配列（２２）に結合する。直列入力デー
タを、ｎビット幅の固定幅の書込みフレーム（３０）に
一時的に記憶する。次に記憶した直列入力データの全ｎ
ビット幅フレームを、ＲＡＭ配列（２２）に一度に並列
に書き込む。ＲＡＭ配列（２２）から並列に読み取った
データを、読取りフレーム（４０）に一時的に記憶した
後、ＦＩＦＯ出力（５３）に直列に与える。直列入力を
並列入力に変換することにより必要なポインタの数が減
るので、全体のチップの大きさが減る。これは、データ
をＲＡＭに直列に書き込むときにいちいちアドレスする
必要がないからである。読取りフレーム（４０）は、書
込みフレーム（３０）と前記直列入力データに結合す
る。これにより、ＦＩＦＯに書き込んだデータはすぐに
利用可能になり、読取りフレーム（４０）は書込みフレ
ーム（３０）から埋め戻しデータを受けることができ
る。
へのデータ変換を行うＦＩＦＯメモリ（４）。読取りフ
レームバッファ（４０）と書込みフレームバッファ（３
０）は、ＲＡＭ配列（２２）に結合する。直列入力デー
タを、ｎビット幅の固定幅の書込みフレーム（３０）に
一時的に記憶する。次に記憶した直列入力データの全ｎ
ビット幅フレームを、ＲＡＭ配列（２２）に一度に並列
に書き込む。ＲＡＭ配列（２２）から並列に読み取った
データを、読取りフレーム（４０）に一時的に記憶した
後、ＦＩＦＯ出力（５３）に直列に与える。直列入力を
並列入力に変換することにより必要なポインタの数が減
るので、全体のチップの大きさが減る。これは、データ
をＲＡＭに直列に書き込むときにいちいちアドレスする
必要がないからである。読取りフレーム（４０）は、書
込みフレーム（３０）と前記直列入力データに結合す
る。これにより、ＦＩＦＯに書き込んだデータはすぐに
利用可能になり、読取りフレーム（４０）は書込みフレ
ーム（３０）から埋め戻しデータを受けることができ
る。
【図面の簡単な説明】
【図１】本発明のＦＩＦＯを用いるデータ送信システム
のブロック図。
のブロック図。
【図２】本発明の望ましい実施態様のＦＩＦＯ構造を示
すブロック図。
すブロック図。
【図３】図２のＦＩＦＯに含まれるフローコントローラ
の要部を示す論理図。
の要部を示す論理図。
【図４】図２のＦＩＦＯに含まれるフローコントローラ
の要部を示す論理図。
の要部を示す論理図。
【図５】図２のＦＩＦＯに含まれるフローコントローラ
の要部を示す論理図。
の要部を示す論理図。
【図６】図２のＦＩＦＯに含まれるフローコントローラ
の要部を示す論理図。
の要部を示す論理図。
【図７】図２のＦＩＦＯに含まれるフローコントローラ
の要部を示す論理図。
の要部を示す論理図。
【図８】図２のＦＩＦＯに読取りトグル制御回路４２を
示す論理図。
示す論理図。
【図９】図２のＦＩＦＯの読取りフレームセル４０Ａを
示す論理図。
示す論理図。
【図１０】図２のＦＩＦＯの書込みフレームセル３０Ａ
を示す論理図。
を示す論理図。
【図１１】図２のＦＩＦＯの書込みアドレスデコーダ
（ポインタ）３４を示す論理図。
（ポインタ）３４を示す論理図。
【図１２】図２のＦＩＦＯのマルチプレクサ２８を示す
論理図。
論理図。
【図１３】図１２のマルチプレクサ２８内に形成される
アンド、オア、反転装置を示す電気的略図。
アンド、オア、反転装置を示す電気的略図。
【符号の説明】 ２ データ送信システム ４ メモリバッファ ６ 第１送信装置 ８ 第２送信装置 １０ データ入力 １２ ＷＲＩＴＥ ＣＬＫ信号線 １３ フローコントローラ １４ 一般的な信号線 １５ 読取りアドレスバス １６ データ出力 １７ 書込みアドレスバス １８ ＲＥＡＤ ＣＬＫ信号線 ２２ ＲＡＭ ２４ ＲＡＭのデータ入力ＤＩＮ ２６ ＲＡＭのデータ出力ＱＯＵＴ ２８ ２対１マルチプレクサ ３０ 書込みフレームセル ３０Ａ，３０Ｂ 書込みフレーム ３１，３３ バス ３２ 書込みトグル制御 ３４ 書込みアドレスデコーダ ３６，３８ バス ４０ 読取りフレームセル ４０Ａ，４０Ｂ 読取りフレーム ４１，４３ バス ４２ 読取りトグル制御 ４４ 読取りアドレスデコーダ ４５，４７ バス ４６Ａ，４６Ｂ ８対１マルチプレクサ ４８ ２対１マルチプレクサ ５０，５１ バス ５３ データラッチ １２０ ＷＲＩＴＥ ＣＬＫ １８０ ＲＥＡＤ ＣＬＫ ４１０ ラッチ ４２０，４３０ フリップフロップ ─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成７年３月２４日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正内容】
【図２】
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正内容】
【図３】
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図４
【補正方法】変更
【補正内容】
【図４】
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図５
【補正方法】変更
【補正内容】
【図５】
【手続補正５】
【補正対象書類名】図面
【補正対象項目名】図６
【補正方法】変更
【補正内容】
【図６】
【手続補正６】
【補正対象書類名】図面
【補正対象項目名】図７
【補正方法】変更
【補正内容】
【図７】
【手続補正７】
【補正対象書類名】図面
【補正対象項目名】図９
【補正方法】変更
【補正内容】
【図９】
【手続補正８】
【補正対象書類名】図面
【補正対象項目名】図１０
【補正方法】変更
【補正内容】
【図１０】
【手続補正９】
【補正対象書類名】図面
【補正対象項目名】図１２
【補正方法】変更
【補正内容】
【図１２】
【手続補正１０】
【補正対象書類名】図面
【補正対象項目名】図１３
【補正方法】変更
【補正内容】
【図１３】
Claims (1)
- 【請求項１】先入れ先出しメモリ装置であって、 メモリ配列と、 前記メモリ配列に結合する読取りフレームバッファと、 前記メモリ配列に結合し、また前記読取りフレームバッ
ファに結合する書込みフレームバッファと、を備える先
入れ先出しメモリ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US139348 | 1993-10-20 | ||
| US08/139,348 US5602780A (en) | 1993-10-20 | 1993-10-20 | Serial to parallel and parallel to serial architecture for a RAM based FIFO memory |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07312078A true JPH07312078A (ja) | 1995-11-28 |
Family
ID=22486197
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6294056A Pending JPH07312078A (ja) | 1993-10-20 | 1994-10-20 | Ｒａｍベースのｆｉｆｏメモリを直列から並列へおよび並列から直列へ変換する構造 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US5602780A (ja) |
| JP (1) | JPH07312078A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980086711A (ko) * | 1997-05-01 | 1998-12-05 | 조오지 떠블유 하우스위어트 | 범용직렬버스 주변장치 마이크로 컨트롤러 |
| JP2007025022A (ja) * | 2005-07-13 | 2007-02-01 | Hitachi Via Mechanics Ltd | 描画装置及びそれを搭載した露光装置 |
Families Citing this family (76)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SE514348C2 (sv) * | 1995-06-09 | 2001-02-12 | Saab Dynamics Ab | Minnesstruktur anpassad för lagring och hämtning av vektorer |
| KR0184464B1 (ko) * | 1995-11-28 | 1999-05-15 | 김광호 | 동기형 반도체 메모리장치의 디코딩 회로 |
| GB2308903B (en) * | 1996-01-05 | 2000-01-26 | Advanced Risc Mach Ltd | Cache memory circuit |
| US6055590A (en) * | 1996-06-05 | 2000-04-25 | Compaq Computer Corporation | Bridge circuit comprising independent transaction buffers with control logic adapted to store overflow data in second buffer when transaction size exceeds the first buffer size |
| US5951635A (en) * | 1996-11-18 | 1999-09-14 | Vlsi Technology, Inc. | Asynchronous FIFO controller |
| JPH10255459A (ja) * | 1997-03-10 | 1998-09-25 | Mitsubishi Electric Corp | ラインメモリ |
| US5812881A (en) * | 1997-04-10 | 1998-09-22 | International Business Machines Corporation | Handshake minimizing serial to parallel bus interface in a data processing system |
| US6615296B2 (en) | 1997-05-30 | 2003-09-02 | Lsi Logic Corporation | Efficient implementation of first-in-first-out memories for multi-processor systems |
| US6115761A (en) * | 1997-05-30 | 2000-09-05 | Lsi Logic Corporation | First-In-First-Out (FIFO) memories having dual descriptors and credit passing for efficient access in a multi-processor system environment |
| US6044419A (en) * | 1997-09-30 | 2000-03-28 | Intel Corporation | Memory handling system that backfills dual-port buffer from overflow buffer when dual-port buffer is no longer full |
| US6094695A (en) * | 1998-03-11 | 2000-07-25 | Texas Instruments Incorporated | Storage buffer that dynamically adjusts boundary between two storage areas when one area is full and the other has an empty data register |
| US5982700A (en) * | 1998-05-21 | 1999-11-09 | Integrated Device Technology, Inc. | Buffer memory arrays having nonlinear columns for providing parallel data access capability and methods of operating same |
| US5978307A (en) * | 1998-05-21 | 1999-11-02 | Integrated Device Technology, Inc. | Integrated circuit memory devices having partitioned multi-port memory arrays therein for increasing data bandwidth and methods of operating same |
| US5999478A (en) * | 1998-05-21 | 1999-12-07 | Integrated Device Technology, Inc. | Highly integrated tri-port memory buffers having fast fall-through capability and methods of operating same |
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