JPH0731610B2 - 多数決回路手段と一致回路手段と自己検査手段とを組合わせて含む装置 - Google Patents
多数決回路手段と一致回路手段と自己検査手段とを組合わせて含む装置Info
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- JPH0731610B2 JPH0731610B2 JP1112804A JP11280489A JPH0731610B2 JP H0731610 B2 JPH0731610 B2 JP H0731610B2 JP 1112804 A JP1112804 A JP 1112804A JP 11280489 A JP11280489 A JP 11280489A JP H0731610 B2 JPH0731610 B2 JP H0731610B2
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
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- G06F11/16—Error detection or correction of the data by redundancy in hardware
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- G06—COMPUTING OR CALCULATING; COUNTING
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- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/2215—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test error correction or detection circuits
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Description
【発明の詳細な説明】 発明の背景 （１）発明の分野 この発明は、フォールトトレラント計算装置および関連
装置の信頼性を大いに増加させるための、新規の装置と
方法とに関する。特に、ディジタル回路の有効な動作を
モニタするための装置と方法とに関する。その装置は従
来の多数決および一致回路と、新たに加えられたテスト
回路とを含み、このテスト回路は故障に備えて継続的に
それ自体や、多数決回路や一致回路をチエックするよう
に機能する。
装置の信頼性を大いに増加させるための、新規の装置と
方法とに関する。特に、ディジタル回路の有効な動作を
モニタするための装置と方法とに関する。その装置は従
来の多数決および一致回路と、新たに加えられたテスト
回路とを含み、このテスト回路は故障に備えて継続的に
それ自体や、多数決回路や一致回路をチエックするよう
に機能する。
（２）関連技術の説明 フォールトトレラント計算の分野において、ディジタル
計算の信頼性を高めるために用いられる最も一般的な技
術の１つは、クリティカルな論理機能を提供するような
回路を三重化することである。三重化された回路の出力
を多数決回路に入力することは、三重化された回路の出
力値の最も一般的なものを決定するのに、非常にしばし
ば用いられる。この決定は、典型的には、出力値のうち
最も一般的な２つまたは３つのものを決定し、その値を
多数決回路の出力として送ることによって達成される。
この関連技術してとり上げた多数決機構を使用すれば、
３つの三重化された回路のうちのいずれが障害を起こし
ても正しい多数決回路の出力値が発生されるであろう。
多数決がすべての一致であるかどうか、すなわち、すべ
ての３つの２進の入力が同じであるのかどうか、また
は、３つの三重化された回路の出力のうち２つだけが一
致したのかどうかを決定するために、付加的な回路が多
数決回路とともにしばしば用いられる。後者の状態は、
三重化された回路のうちの１つが障害を起こしたことを
示す。この状態は、２つの残余の障害のない回路のいず
れかが障害を起こせば、潜在的に検出不可能で致命的と
なる故障状態を表わすので、通常、誤り制御論理および
／またはソフトウェアに提示される。
計算の信頼性を高めるために用いられる最も一般的な技
術の１つは、クリティカルな論理機能を提供するような
回路を三重化することである。三重化された回路の出力
を多数決回路に入力することは、三重化された回路の出
力値の最も一般的なものを決定するのに、非常にしばし
ば用いられる。この決定は、典型的には、出力値のうち
最も一般的な２つまたは３つのものを決定し、その値を
多数決回路の出力として送ることによって達成される。
この関連技術してとり上げた多数決機構を使用すれば、
３つの三重化された回路のうちのいずれが障害を起こし
ても正しい多数決回路の出力値が発生されるであろう。
多数決がすべての一致であるかどうか、すなわち、すべ
ての３つの２進の入力が同じであるのかどうか、また
は、３つの三重化された回路の出力のうち２つだけが一
致したのかどうかを決定するために、付加的な回路が多
数決回路とともにしばしば用いられる。後者の状態は、
三重化された回路のうちの１つが障害を起こしたことを
示す。この状態は、２つの残余の障害のない回路のいず
れかが障害を起こせば、潜在的に検出不可能で致命的と
なる故障状態を表わすので、通常、誤り制御論理および
／またはソフトウェアに提示される。
これまでの、クリティカルなディジタル回路の信頼性を
高めるための多数決回路および一致回路の使用における
１つの基本的な制約は、テスト回路が、テスト回路自体
が障害を起こしたかどうかを決定できないことである。
言換えれば、モニタ機能を提供する、関連技術の回路も
故障することがあり、そのような故障は、故障検出技術
における重要な信頼性の要因である。
高めるための多数決回路および一致回路の使用における
１つの基本的な制約は、テスト回路が、テスト回路自体
が障害を起こしたかどうかを決定できないことである。
言換えれば、モニタ機能を提供する、関連技術の回路も
故障することがあり、そのような故障は、故障検出技術
における重要な信頼性の要因である。
単一の多数決および一致回路に関する前述の制約はま
た、バイトのまたはワードの各々ビットをチェックする
ために用いられる、並列に設けられたそのような回路の
組にも及ぶ。そうした場合、複合の誤り信号が、こうし
てテストされたビットから形成されるかもしれない。こ
の場合にも、複合誤り信号回路を含む、各々の多数決お
よび一致回路のいずれかが障害を起こし、しかも検出さ
れないかもしれない。
た、バイトのまたはワードの各々ビットをチェックする
ために用いられる、並列に設けられたそのような回路の
組にも及ぶ。そうした場合、複合の誤り信号が、こうし
てテストされたビットから形成されるかもしれない。こ
の場合にも、複合誤り信号回路を含む、各々の多数決お
よび一致回路のいずれかが障害を起こし、しかも検出さ
れないかもしれない。
前述から、フォールトトレラント計算の用途に使用する
ための、非常に信頼性の高い自己検査装置、より特定的
には、多数決回路、一致回路およびそれ自体の故障を継
続してチェックする装置の必要性が理解されるはずであ
る。したがって、添付の部面と関連する特許請求の範囲
によって規定される、この発明の範囲に加えて、「発明
の要約」および「好ましい実施例の詳細な説明」を参照
することによって、この発明のより十分な理解がなされ
るであろう。
ための、非常に信頼性の高い自己検査装置、より特定的
には、多数決回路、一致回路およびそれ自体の故障を継
続してチェックする装置の必要性が理解されるはずであ
る。したがって、添付の部面と関連する特許請求の範囲
によって規定される、この発明の範囲に加えて、「発明
の要約」および「好ましい実施例の詳細な説明」を参照
することによって、この発明のより十分な理解がなされ
るであろう。
発明の要約 この発明は、添付の図面において特定の実施例が示され
るとともに、前掲の特許請求の範囲によって規定され
る。この発明を要約すると、この発明は、各々が、三重
化された回路の出力を入力として受取る多数決回路手段
と一致回路手段とをモニタするための自己検査論理装置
を含む。多数決回路手段の出力状態は、多数決回路手段
の入力論理値の多数のものに対応する。一致回路手段の
出力状態は、三重化された回路の出力のすべてが一致す
るかどうかを表わす。
るとともに、前掲の特許請求の範囲によって規定され
る。この発明を要約すると、この発明は、各々が、三重
化された回路の出力を入力として受取る多数決回路手段
と一致回路手段とをモニタするための自己検査論理装置
を含む。多数決回路手段の出力状態は、多数決回路手段
の入力論理値の多数のものに対応する。一致回路手段の
出力状態は、三重化された回路の出力のすべてが一致す
るかどうかを表わす。
好ましい実施例において、自己検査回路は、モニタされ
た三重化されたディジタル回路の出力から形成されるEX
CLUSIVE OR機能と、第１のEXCLUSIVE OR、多数決回路、
および一致回路の出力から形成される別のEXCLUSIVE OR
機能を含む。出力状態ビットが、この最後の排他的「o
r」自己検査回路によって発生される。検査回路入力を
提供する３回路が正しく動作している限り、出力状態ビ
ットの値は、正しい動作を表わす単一の予め定められた
出力論理値のままである。しかしながら、その入力回路
のいずれかが障害を起こし、それによって間違った出力
を発生すると、この出力状態値は逆になる。
た三重化されたディジタル回路の出力から形成されるEX
CLUSIVE OR機能と、第１のEXCLUSIVE OR、多数決回路、
および一致回路の出力から形成される別のEXCLUSIVE OR
機能を含む。出力状態ビットが、この最後の排他的「o
r」自己検査回路によって発生される。検査回路入力を
提供する３回路が正しく動作している限り、出力状態ビ
ットの値は、正しい動作を表わす単一の予め定められた
出力論理値のままである。しかしながら、その入力回路
のいずれかが障害を起こし、それによって間違った出力
を発生すると、この出力状態値は逆になる。
自己検査回路それ自体における故障を検出するために、
テスト信号が最終の自己検査テスト回路に周期的に与え
られる。このテスト信号は、自己検査回路が、別個の動
作として、周期的にテストされることを可能にし、それ
によって、自己検査回路の有効な動作を確実にする。
テスト信号が最終の自己検査テスト回路に周期的に与え
られる。このテスト信号は、自己検査回路が、別個の動
作として、周期的にテストされることを可能にし、それ
によって、自己検査回路の有効な動作を確実にする。
この発明はまた、今要約したものと同様、１組の自己検
査回路を含むように拡げられてもよい。これらの組の自
己検査回路は、バイトまたはワードの各々のビットの、
正しい発生をモニタするために用いられる。ここでは、
一致回路の出力は、回路の問題の単一の表示を与えるた
めに、一緒に「OR処理され」、一方、各々のビットから
の故障を示す論理信号は、テストされるワードまたはバ
イト内の単一のビットの故障の最終表示を提供するため
のEXCLUSIVE OR回路への入力である。各々の個々のビッ
ト回路内の最終EXCLUSIVE OR回路のためになされるのと
同様、「故障なし」スタック状態のために自己検査動作
をチェックするようテスト信号がこの最終EXCLUSIVE OR
回路に与えられる。したがって、この発明の主な目的
は、従来の三重化されたディジタル回路の最終の出力お
よび状態を決定する多数決および一致回路を用いる新規
の自己検査回路を提供することによって、クリティカル
な論理機能の信頼性を高めることである。回路の通常の
動作を妨げることなく、クリティカルな論理機能の出力
の信頼性を高めることが、この発明の利点である。
査回路を含むように拡げられてもよい。これらの組の自
己検査回路は、バイトまたはワードの各々のビットの、
正しい発生をモニタするために用いられる。ここでは、
一致回路の出力は、回路の問題の単一の表示を与えるた
めに、一緒に「OR処理され」、一方、各々のビットから
の故障を示す論理信号は、テストされるワードまたはバ
イト内の単一のビットの故障の最終表示を提供するため
のEXCLUSIVE OR回路への入力である。各々の個々のビッ
ト回路内の最終EXCLUSIVE OR回路のためになされるのと
同様、「故障なし」スタック状態のために自己検査動作
をチェックするようテスト信号がこの最終EXCLUSIVE OR
回路に与えられる。したがって、この発明の主な目的
は、従来の三重化されたディジタル回路の最終の出力お
よび状態を決定する多数決および一致回路を用いる新規
の自己検査回路を提供することによって、クリティカル
な論理機能の信頼性を高めることである。回路の通常の
動作を妨げることなく、クリティカルな論理機能の出力
の信頼性を高めることが、この発明の利点である。
この発明の特徴は、多数決回路とともに用いるための新
規の自己検査ディジタル回路（多数決回路が正しく動作
する限り、自己検査回路は通常はひとつの状態にある）
を提供し、かつ通常のそのひとつの状態にスタックして
しまう故障をチェックする入力テストを、さらに提供す
ることである。
規の自己検査ディジタル回路（多数決回路が正しく動作
する限り、自己検査回路は通常はひとつの状態にある）
を提供し、かつ通常のそのひとつの状態にスタックして
しまう故障をチェックする入力テストを、さらに提供す
ることである。
この発明の別の特徴は、ディジタルワードの各々のビッ
トと自己検査回路自体が、その動作性をテストされる、
個々の多数決および一致回路とともに用いるための二重
の自己検査回路を提供することである。
トと自己検査回路自体が、その動作性をテストされる、
個々の多数決および一致回路とともに用いるための二重
の自己検査回路を提供することである。
前述の「発明の要約」は、この発明のより適切な目的、
特徴および利点のいくつかを略述する。これらの目的、
特徴および利点は、単に意図される発明のより重要な目
的、特徴および利点のいくつかを示すと解釈されるべき
である。開示された発明を異なる態様で適用することに
よって、または、発明を開示の範囲内で修正することに
よって、多くの他の有益な結果を得ることができる。後
に続くこの発明の詳細な説明がよりよく理解され、それ
ゆえ、技術に対するこの貢献がより十分に認められ得る
ために、要約は、この発明のより適切なかつ重要な特徴
を、かなり広範囲に略述する。
特徴および利点のいくつかを略述する。これらの目的、
特徴および利点は、単に意図される発明のより重要な目
的、特徴および利点のいくつかを示すと解釈されるべき
である。開示された発明を異なる態様で適用することに
よって、または、発明を開示の範囲内で修正することに
よって、多くの他の有益な結果を得ることができる。後
に続くこの発明の詳細な説明がよりよく理解され、それ
ゆえ、技術に対するこの貢献がより十分に認められ得る
ために、要約は、この発明のより適切なかつ重要な特徴
を、かなり広範囲に略述する。
この発明の付加的な特徴は、以下に説明され、この発明
の特許請求の範囲の主題を形成するであろう。開示され
た特定の実施例の概念が、この発明と同じ目的を実行す
るための他の装置を修正または開発するための基礎とし
て容易に用いられることができるということが、当業者
によって理解されるべきである。そのような同等の構造
が、前提の特許請求の範囲において述べられるこの発明
の趣旨および範囲から外れないということもまた、当業
者によって認識されるべきである。
の特許請求の範囲の主題を形成するであろう。開示され
た特定の実施例の概念が、この発明と同じ目的を実行す
るための他の装置を修正または開発するための基礎とし
て容易に用いられることができるということが、当業者
によって理解されるべきである。そのような同等の構造
が、前提の特許請求の範囲において述べられるこの発明
の趣旨および範囲から外れないということもまた、当業
者によって認識されるべきである。
以下の「好ましい実施例の説明」が、添付の図と関連し
て進むにつれて、この発明のさらなる目的、特徴および
利点が明らかとなるであろう。
て進むにつれて、この発明のさらなる目的、特徴および
利点が明らかとなるであろう。
好ましい実施例の説明 次に、図面、特に第１図を参照すると、この発明の好ま
しい実施例10を構成する、回路５、６、９および12の組
合わせが示される。第１図は、特に図示されないソース
回路から同一の入力論理信号を受取る、３つの同一の三
重化されたディジタル回路１、２および３を示す。三重
化論理回路１、２および３は、それぞれ信号出力O1、O2
およびO3を発生し、それらは、多数決回路５、一致回路
６および３入力EXCLUSIVE OR回路９に、入力として与え
られる。多数決回路５は、論理式Ｖ＝O1・O2＋O1・O3＋
O2・O3によって機械化され、この機械化によって表わさ
れる特定の実施例は、当業者には周知である。この式に
よれば、多数決回路５は、３つの入力信号値をとり、そ
れらの値の多数値、つまり３の中の２または３の中３の
いずれかを選択して、多数決回路５の出力信号Ｖを得
る。
しい実施例10を構成する、回路５、６、９および12の組
合わせが示される。第１図は、特に図示されないソース
回路から同一の入力論理信号を受取る、３つの同一の三
重化されたディジタル回路１、２および３を示す。三重
化論理回路１、２および３は、それぞれ信号出力O1、O2
およびO3を発生し、それらは、多数決回路５、一致回路
６および３入力EXCLUSIVE OR回路９に、入力として与え
られる。多数決回路５は、論理式Ｖ＝O1・O2＋O1・O3＋
O2・O3によって機械化され、この機械化によって表わさ
れる特定の実施例は、当業者には周知である。この式に
よれば、多数決回路５は、３つの入力信号値をとり、そ
れらの値の多数値、つまり３の中の２または３の中３の
いずれかを選択して、多数決回路５の出力信号Ｖを得
る。
一致回路６は、多数決回路５の入力のすべてが一致した
かどうかを決定する。したがって、一致回路６は、その
入力（すなわち、三重化された末端の回路の信号出力
O1、O2およびO3）が同一（すべてが「１」またはすべて
が「０」のいずれか）のときはハイまたは「１」、また
は、回路６の３つの入力の２つだけが一致するときには
ローまたは「０」に相当する信号Ｕを出力する。一致回
路６の動作と構造ともまた当業者には周知であって、以
下の論理式Ｕ＝O1・O2・O3＋Ｏ′1・Ｏ′2・Ｏ′3を特
徴とすることができる。
かどうかを決定する。したがって、一致回路６は、その
入力（すなわち、三重化された末端の回路の信号出力
O1、O2およびO3）が同一（すべてが「１」またはすべて
が「０」のいずれか）のときはハイまたは「１」、また
は、回路６の３つの入力の２つだけが一致するときには
ローまたは「０」に相当する信号Ｕを出力する。一致回
路６の動作と構造ともまた当業者には周知であって、以
下の論理式Ｕ＝O1・O2・O3＋Ｏ′1・Ｏ′2・Ｏ′3を特
徴とすることができる。
背景の項と要約の項とにおいて言及されたように、第１
図において参照数字５で示されるような多数決回路は、
計算システムにおいて、または、フォールトトレランス
がクリティカルである他の用途において、クリティカル
な論理機能の信頼性を高めるために用いられることがで
きる。より特定的には、三重化されたディジタル回路
１、２、および３の１つが障害を起こしても正しい出力
信号Ｕが発生されるであろう。一致回路６は、典型的に
は、誤り管理システム（図示せず）に、その出力信号Ｖ
を介して、三重化された回路１、２または３の１つが障
害を起こしたことと、モニタされるディジタルシステム
が、ツー・アウト・オブ・スリーに基づいて動作してい
るということを、信号で知らせるために用いられる。
図において参照数字５で示されるような多数決回路は、
計算システムにおいて、または、フォールトトレランス
がクリティカルである他の用途において、クリティカル
な論理機能の信頼性を高めるために用いられることがで
きる。より特定的には、三重化されたディジタル回路
１、２、および３の１つが障害を起こしても正しい出力
信号Ｕが発生されるであろう。一致回路６は、典型的に
は、誤り管理システム（図示せず）に、その出力信号Ｖ
を介して、三重化された回路１、２または３の１つが障
害を起こしたことと、モニタされるディジタルシステム
が、ツー・アウト・オブ・スリーに基づいて動作してい
るということを、信号で知らせるために用いられる。
外部誤り管理システムはこうして、別の三重化された回
路が故障すれば、全体の出力の故障が発生してしまう可
能性があるということを警告されることができる。もし
利用可能であれば、保守が要求されるかもしれない。い
ずれにせよ、この情報は、全体の誤り制御方策のために
必要とされるシステム故障情報の一部を形成するであろ
う。多数決回路５と一致回路６の機能と目的は、もちろ
ん、もしいずれかが障害を起こせば、否定され、したが
ってチェックのための回路を追加して、その自己テスト
回路12自体と同様に、多数決回路５および一致回路６の
動作性をチェックすることが、この発明の目的である。
路が故障すれば、全体の出力の故障が発生してしまう可
能性があるということを警告されることができる。もし
利用可能であれば、保守が要求されるかもしれない。い
ずれにせよ、この情報は、全体の誤り制御方策のために
必要とされるシステム故障情報の一部を形成するであろ
う。多数決回路５と一致回路６の機能と目的は、もちろ
ん、もしいずれかが障害を起こせば、否定され、したが
ってチェックのための回路を追加して、その自己テスト
回路12自体と同様に、多数決回路５および一致回路６の
動作性をチェックすることが、この発明の目的である。
追加された自己テスト回路12は、好ましくは、２端子EX
CLUSIVE OR回路11と、１対のEXCLUSIVE OR回路14および
15を含む３入力EXCLUSIVE OR回路20と、インバータ16と
を含む。
CLUSIVE OR回路11と、１対のEXCLUSIVE OR回路14および
15を含む３入力EXCLUSIVE OR回路20と、インバータ16と
を含む。
再び第１図を参照すると、新規の自己検査の特徴が、３
つの出力O1、O2およびO3ならびにテスト信号Ｔを、テス
ト回路12の入力に与えることによって達成されるという
ことが理解できる。その入力はそれぞれ３入力EXCLUSIV
E OR回路９と、２入力EXCLUSIVE OR回路11の１端子に対
応する。３入力EXCLUSIVE OR回路９の出力Ｗは、回路11
の他の入力端子に送られる。多数決回路５、一致回路６
のそれぞれの出力ＶとＵ、および、EXCLUSIVE OR回路11
の出力信号Ｘは、第１図に示されるように、１対のEXCL
USIVE OR回路14と15とに細分されて示される３入力EXCL
USIVE OR回路20に与えられる。信号Ｗは論理式（O1＋O2
＋O3）を特徴とし、一方、Ｆ′は論理式（Ｕ＋Ｖ＋Ｗ）
を特徴とする。Ｆ′の式はＵ、Ｖ、およびＷの式に関し
て、（O1・O2・O3＋O1′・O2′・O3′）＋（O1・O2・＋
O1・O3＋O2・O3）＋（O1＋O2＋O3）と書き直されること
ができる。回路15の出力Ｆ′は、インバータ16によっ
て、反転され信号Ｆを形成する。この信号Ｆは、出力自
己検査テスト信号に対応する。
つの出力O1、O2およびO3ならびにテスト信号Ｔを、テス
ト回路12の入力に与えることによって達成されるという
ことが理解できる。その入力はそれぞれ３入力EXCLUSIV
E OR回路９と、２入力EXCLUSIVE OR回路11の１端子に対
応する。３入力EXCLUSIVE OR回路９の出力Ｗは、回路11
の他の入力端子に送られる。多数決回路５、一致回路６
のそれぞれの出力ＶとＵ、および、EXCLUSIVE OR回路11
の出力信号Ｘは、第１図に示されるように、１対のEXCL
USIVE OR回路14と15とに細分されて示される３入力EXCL
USIVE OR回路20に与えられる。信号Ｗは論理式（O1＋O2
＋O3）を特徴とし、一方、Ｆ′は論理式（Ｕ＋Ｖ＋Ｗ）
を特徴とする。Ｆ′の式はＵ、Ｖ、およびＷの式に関し
て、（O1・O2・O3＋O1′・O2′・O3′）＋（O1・O2・＋
O1・O3＋O2・O3）＋（O1＋O2＋O3）と書き直されること
ができる。回路15の出力Ｆ′は、インバータ16によっ
て、反転され信号Ｆを形成する。この信号Ｆは、出力自
己検査テスト信号に対応する。
好ましい実施例の動作と機能は、下記の第１表を参照す
ることによってよりよく理解されることができる。
ることによってよりよく理解されることができる。
第１表は、この発明10に従う、回路の動作を規定する。
第１表の左側の縦の欄は、順不同で、O1、O2およびO3の
すべての可能な組合わせを示し、一方、その右の縦の欄
は、一連のO1、O2およびO3入力に基づいて、それらのそ
れぞれの回路によって発生されるＶ、ＵおよびＷ出力を
示す。表の検討から理解できるように、入力テスト信号
Ｔがオフすなわち「０」であるときには、出力信号Ｆ′
は、真理値表の最初の４列のすべての４つに対して
「１」であり、その補数Ｆは故障を示すのであるが、
「０」であろう。しかしながら、回路５、６または９の
いずれかにおいて誤りが起これば、一般的に第１表の列
６上に表わされるその出力値は、期待される通常の出力
値から逆にされるであろう。言換えれば、出力故障信号
Ｆは「１」に代わり、それによって、誤り状態を示すで
あろう。
第１表の左側の縦の欄は、順不同で、O1、O2およびO3の
すべての可能な組合わせを示し、一方、その右の縦の欄
は、一連のO1、O2およびO3入力に基づいて、それらのそ
れぞれの回路によって発生されるＶ、ＵおよびＷ出力を
示す。表の検討から理解できるように、入力テスト信号
Ｔがオフすなわち「０」であるときには、出力信号Ｆ′
は、真理値表の最初の４列のすべての４つに対して
「１」であり、その補数Ｆは故障を示すのであるが、
「０」であろう。しかしながら、回路５、６または９の
いずれかにおいて誤りが起これば、一般的に第１表の列
６上に表わされるその出力値は、期待される通常の出力
値から逆にされるであろう。言換えれば、出力故障信号
Ｆは「１」に代わり、それによって、誤り状態を示すで
あろう。
今説明した動作は、この発明の一部を表わすだけであ
る。説明された技術によってテストされないで残る唯一
の回路は、最終のテスト回路12である。この回路12は、
２つの基本ハード故障モード、すなわちオフまたは
「０」へのスタックモード、またはオンまたは「１」へ
のスタックモードを有する。「オン」スタック状態は、
上記第１表によって示されるように、明白で即座に検出
可能な故障状態を表わす。しかしながら、その期待され
る通常の状態が「０」（すなわち、回路誤りなし）であ
るので、「オフ」スタック状態は通常検出不可能であ
る。（回路12はしたがって回路誤りに応答できないであ
ろう）。
る。説明された技術によってテストされないで残る唯一
の回路は、最終のテスト回路12である。この回路12は、
２つの基本ハード故障モード、すなわちオフまたは
「０」へのスタックモード、またはオンまたは「１」へ
のスタックモードを有する。「オン」スタック状態は、
上記第１表によって示されるように、明白で即座に検出
可能な故障状態を表わす。しかしながら、その期待され
る通常の状態が「０」（すなわち、回路誤りなし）であ
るので、「オフ」スタック状態は通常検出不可能であ
る。（回路12はしたがって回路誤りに応答できないであ
ろう）。
この潜在的な問題は、ちょっとの間テスト信号Ｔを駆動
して、出力故障信号Ｆを監視することによって、起こり
得る「０」スタック状態をテストすることによって克服
される。この目的として利用可能な信号Ｔを、第１図に
おいて示される波形40によって示す。もし回路12が適切
に動作していれば、信号Ｆは「１」になり、一方、
「０」スタック状態では、回路12の出力は「０」のまま
である。
して、出力故障信号Ｆを監視することによって、起こり
得る「０」スタック状態をテストすることによって克服
される。この目的として利用可能な信号Ｔを、第１図に
おいて示される波形40によって示す。もし回路12が適切
に動作していれば、信号Ｆは「１」になり、一方、
「０」スタック状態では、回路12の出力は「０」のまま
である。
したがって、この発明10を組入れる、ディジタル回路の
誤り管理部分（図示せず）は、テスト信号Ｔを「１」に
上げることによって、出力ゲート回路12の動作性を周期
的にテストし、それによって出力故障信号Ｆがたしかに
「１」に変わったかどうかを決定することができる。そ
うでなければ、前述のように、「０」スタック状態が、
信号Ｆが「０」のままであることにより示される。
「０」スタック状態は、多数決５および一致回路６の動
作が有効であるかもしれないし、またはそうでないかも
しれないということを示す。信号Ｔを用いるこのテスト
動作は、多数決回路５と一致回路６の動作から別個に、
独立して行なわれ、それゆえ、通常のモニタされたディ
ジタル回路１、２または３の動作を妨げない。
誤り管理部分（図示せず）は、テスト信号Ｔを「１」に
上げることによって、出力ゲート回路12の動作性を周期
的にテストし、それによって出力故障信号Ｆがたしかに
「１」に変わったかどうかを決定することができる。そ
うでなければ、前述のように、「０」スタック状態が、
信号Ｆが「０」のままであることにより示される。
「０」スタック状態は、多数決５および一致回路６の動
作が有効であるかもしれないし、またはそうでないかも
しれないということを示す。信号Ｔを用いるこのテスト
動作は、多数決回路５と一致回路６の動作から別個に、
独立して行なわれ、それゆえ、通常のモニタされたディ
ジタル回路１、２または３の動作を妨げない。
第１図に示される回路は、書込選択、チップ選択、割込
等の信号のような、単一の主要な論理機能が発生される
多数決を扱う。他の用途においては、多数決は、バイ
ト、ワードなどを含むように拡大されるかもしれない。
このような場合、多数決５および一致回路６のテストの
修正されたものが必要とされ、そこでは結果として生じ
る出力値が、テストされているすべてのビットから抽出
される。
等の信号のような、単一の主要な論理機能が発生される
多数決を扱う。他の用途においては、多数決は、バイ
ト、ワードなどを含むように拡大されるかもしれない。
このような場合、多数決５および一致回路６のテストの
修正されたものが必要とされ、そこでは結果として生じ
る出力値が、テストされているすべてのビットから抽出
される。
第２図は、この発明10（第１図に示される）が、ワード
内の各々のビットに対して反復されている、この発明の
そのような用途を示す。この反復は、第２図において、
参照数字42によって表わされる最下位ビットから始まっ
て、参照数字44によって示される最下位ビットで終わっ
ているのが示される。各々のそれぞれの組の三重化され
た回路１、２および３からの出力O1、O2、およびO3は、
反復された自己検査多数決論理回路10に与えられる。様
々な自己検査多数決論理回路10の多数決結果を表わす出
力ＶからVnは、第２図に示されるように、最終の出力ビ
ット値とみなされる。
内の各々のビットに対して反復されている、この発明の
そのような用途を示す。この反復は、第２図において、
参照数字42によって表わされる最下位ビットから始まっ
て、参照数字44によって示される最下位ビットで終わっ
ているのが示される。各々のそれぞれの組の三重化され
た回路１、２および３からの出力O1、O2、およびO3は、
反復された自己検査多数決論理回路10に与えられる。様
々な自己検査多数決論理回路10の多数決結果を表わす出
力ＶからVnは、第２図に示されるように、最終の出力ビ
ット値とみなされる。
一連の反復された自己検査多数決論理回路10からのUN信
号は、誤り監視システム（図示せず）によるモニタのた
めに利用可能な出力を与えるｎ入力ORゲート30のそれぞ
れの一連の入力端子に与えられる。「１」のUN出力信号
は、三重化された回路１、２または３のいずれかと関係
付けられた、三重化された回路１、２または３の出力ラ
インO1、O2またはO3の１つまたはそれ以上が障害を起こ
したことを示す。
号は、誤り監視システム（図示せず）によるモニタのた
めに利用可能な出力を与えるｎ入力ORゲート30のそれぞ
れの一連の入力端子に与えられる。「１」のUN出力信号
は、三重化された回路１、２または３のいずれかと関係
付けられた、三重化された回路１、２または３の出力ラ
インO1、O2またはO3の１つまたはそれ以上が障害を起こ
したことを示す。
一連の自己検査多数決論理回路10からのFn信号は、誤り
管理システム（図示せず）によってモニタされる出力信
号を出力するｎ＋１入力「0R」ゲート31のそれぞれの先
頭のｎ個の入力端子に与えられる。
管理システム（図示せず）によってモニタされる出力信
号を出力するｎ＋１入力「0R」ゲート31のそれぞれの先
頭のｎ個の入力端子に与えられる。
第２図の回路のテスト信号ＴおよびTaの動作は、下記の
第２表と関連して最良に説明される。
第２表と関連して最良に説明される。
両方のテスト信号ＴとTaとがオフであれば（第２表の１
および２行目）、Ｆ出力が「０」であれば、回路31それ
自体または論理ユニット10の出力テスト回路12のうちの
１つは「０」にスタックしている可能性があるけれど
も、明らかな回路10の故障がないことを示す。この状態
は、第２表において３行目ないし６行目に示されるよう
に、テストされる。Ｆ＝１の２行目の場合、少なくとも
１つの回路10の故障を示す。３行目および４行目は、Ｔ
＝１の自己テスト結果を表わす。３行目のＥ＝０信号
は、回路10または回路31の故障のいずれかの存在を示
す。一方、Ｅ＝１の４行目の状態は、すべての回路が動
作可能なことを示す。第２表の５行目と６行目は、３行
目の故障状態を回路31または回路10の１つまたはそれ以
上のいずれかに分離したものを示す。第２表の５行目で
はTa＝１およびＴ＝０であるが、Ｅ出力として「０」が
得られるテスト状態は、回路31の故障を示し、一方、６
行目はＥ＝１であってそれは３行目の状態が、１つまた
はそれ以上の回路10の故障によって引き起こされ、回路
31は動作可能であることを示す。
および２行目）、Ｆ出力が「０」であれば、回路31それ
自体または論理ユニット10の出力テスト回路12のうちの
１つは「０」にスタックしている可能性があるけれど
も、明らかな回路10の故障がないことを示す。この状態
は、第２表において３行目ないし６行目に示されるよう
に、テストされる。Ｆ＝１の２行目の場合、少なくとも
１つの回路10の故障を示す。３行目および４行目は、Ｔ
＝１の自己テスト結果を表わす。３行目のＥ＝０信号
は、回路10または回路31の故障のいずれかの存在を示
す。一方、Ｅ＝１の４行目の状態は、すべての回路が動
作可能なことを示す。第２表の５行目と６行目は、３行
目の故障状態を回路31または回路10の１つまたはそれ以
上のいずれかに分離したものを示す。第２表の５行目で
はTa＝１およびＴ＝０であるが、Ｅ出力として「０」が
得られるテスト状態は、回路31の故障を示し、一方、６
行目はＥ＝１であってそれは３行目の状態が、１つまた
はそれ以上の回路10の故障によって引き起こされ、回路
31は動作可能であることを示す。
本願の開示は、以上の明細書の開示と同様、前掲の特許
請求の範囲に含まれるものをも含む。この発明は、或る
程度特定的に好ましい形式で説明されたが、好ましい形
式のこの開示は例として示されただけであり、構造およ
び組合わせおよび部品の配列の詳細における多くの変更
が、この発明の趣旨および範囲から逸脱することなくな
されることができるということが理解される。
請求の範囲に含まれるものをも含む。この発明は、或る
程度特定的に好ましい形式で説明されたが、好ましい形
式のこの開示は例として示されただけであり、構造およ
び組合わせおよび部品の配列の詳細における多くの変更
が、この発明の趣旨および範囲から逸脱することなくな
されることができるということが理解される。
より特定的には、ここで示されかつ説明された特定の実
施例は、この発明を含まない標準的な論理設定の実施に
基づいた、詳細においては広い範囲であり得るこの発明
の特定の論理の実現化例を表わす。たとえば、補数化さ
れた、または補数化されない、のいずれかの出力テスト
信号、一致信号などが用いられるかもしれず、かつ、実
際に、論理は、「否定論理積（nand）」、「否定論理和
（nor）」およびEXCLUSIVE NOR論理ゲートを、機械化の
ために含むことができる。これらの変更のいずれも、こ
の発明の範囲または機能を変更しないであろう。
施例は、この発明を含まない標準的な論理設定の実施に
基づいた、詳細においては広い範囲であり得るこの発明
の特定の論理の実現化例を表わす。たとえば、補数化さ
れた、または補数化されない、のいずれかの出力テスト
信号、一致信号などが用いられるかもしれず、かつ、実
際に、論理は、「否定論理積（nand）」、「否定論理和
（nor）」およびEXCLUSIVE NOR論理ゲートを、機械化の
ために含むことができる。これらの変更のいずれも、こ
の発明の範囲または機能を変更しないであろう。
第１図は１ビットのディジタル情報を発生する三重化さ
れた回路と関係付けられた多数決および一致回路と組合
わされて示される、この発明の１つの形式の、一部ブロ
ック図で一部概略の図である。 第２図は、ディジタルワード内の各々のビットと関連付
けられた多数決および一致回路と組合わされた、この発
明の別の使用を示す、一部ブロック図で一部概略の図で
ある。 図の参照番号で、 １は三重化されたディジタル論理回路、 ２は三重化されたディジタル論理回路、 ３は三重化されたディジタル論理回路、 ５は多数決回路、 ６は一致回路、 ９は12の３入力EXCLUSIVE OR回路、 10は自己検査多数決論理、 11は12の２端子EXCLUSIVE OR回路、 12は10の自己テスト回路、 14は20のEXCLUSIVE OR回路、 15は20のEXCLUSIVE OR回路、 16は12のインバータ、 20は12の３入力EXCLUSIVE OR回路、 30はｎ入力ORゲート、 31はＮ＋10R自己テスト回路、 32は31の最低レベルのカスケードにされた２端子EXCLUS
IVE OR回路、 32nは31のカスケードにされた２端子EXCLUSIVE OR回
路、 40はテスト信号Ｔの波形、 42はデータワードの最下位ビット回路、 44はデータワードの最上位ビット回路。
れた回路と関係付けられた多数決および一致回路と組合
わされて示される、この発明の１つの形式の、一部ブロ
ック図で一部概略の図である。 第２図は、ディジタルワード内の各々のビットと関連付
けられた多数決および一致回路と組合わされた、この発
明の別の使用を示す、一部ブロック図で一部概略の図で
ある。 図の参照番号で、 １は三重化されたディジタル論理回路、 ２は三重化されたディジタル論理回路、 ３は三重化されたディジタル論理回路、 ５は多数決回路、 ６は一致回路、 ９は12の３入力EXCLUSIVE OR回路、 10は自己検査多数決論理、 11は12の２端子EXCLUSIVE OR回路、 12は10の自己テスト回路、 14は20のEXCLUSIVE OR回路、 15は20のEXCLUSIVE OR回路、 16は12のインバータ、 20は12の３入力EXCLUSIVE OR回路、 30はｎ入力ORゲート、 31はＮ＋10R自己テスト回路、 32は31の最低レベルのカスケードにされた２端子EXCLUS
IVE OR回路、 32nは31のカスケードにされた２端子EXCLUSIVE OR回
路、 40はテスト信号Ｔの波形、 42はデータワードの最下位ビット回路、 44はデータワードの最上位ビット回路。
Claims (2)
- 【請求項１】三重化された論理出力信号O1、O2およびO3
の多数値に基づく多数決回路出力信号を発生するための
多数決回路手段と、 前記三重化された論理出力信号値のすべてが等しいかど
うかを表わす一致回路出力信号を発生するための一致回
路手段と、さらに 前記多数決および前記一致回路手段、および自己の動作
の有効性をモニタするための自己検査手段とを組合わせ
て含み、 前記自己検査、多数決、および一致回路手段は、前記三
重化された論理出力信号を発生する三重化された論理回
路から独立して動作し、かつ前記自己検査手段が、前記
出力信号O1、O2およびO3、前記多数決回路出力信号、お
よび前記一致回路出力信号を受取り、 前記自己検査手段は、 出力を有し、かつ前記三重化された論理出力信号に接続
された入力を有する３入力EXCLUSIVE OR回路と、 入力がそれぞれ、前記３入力EXCLUSIVE OR回路出力と、
論理信号Ｔとに接続された２入力単一出力EXCLUSIVE OR
回路とを含み、 前記２入力単一出力EXCLUSIVE OR回路の前記単一の出力
は、前記一致回路出力信号と、前記多数決回路出力信号
とに関連して第２の３入力EXCLUSIVE OR回路に接続さ
れ、前記第２の３入力EXCLUSIVE OR回路は、前記自己検
査手段の結果を表わす出力を発生する、装置。 - 【請求項２】前記自己検査手段は、 以下の論理式、すなわち動作の有効性信号＝論理信号Ｔ
（O1・O2＋O1・O3＋O2・O3）（O1・O2・O3＋O1′・
O2′・O3′）（O1＋O2＋O3）によって機械化される前
記動作の有効性信号値を発生する電気回路を含み、 前記論理信号Ｔは、論理「０」状態と、論理「１」状態
との間で、前記自己検査手段の正しい動作性をテストす
るために、トグル動作され、前記トグルは、モニタされ
た三重化された論理回路から独立して動作する、請求項
１に記載の装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/190,311 US4873685A (en) | 1988-05-04 | 1988-05-04 | Self-checking voting logic for fault tolerant computing applications |
| US190,311 | 1988-05-04 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0212533A JPH0212533A (ja) | 1990-01-17 |
| JPH0731610B2 true JPH0731610B2 (ja) | 1995-04-10 |
Family
ID=22700814
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1112804A Expired - Lifetime JPH0731610B2 (ja) | 1988-05-04 | 1989-05-01 | 多数決回路手段と一致回路手段と自己検査手段とを組合わせて含む装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4873685A (ja) |
| EP (1) | EP0344426B1 (ja) |
| JP (1) | JPH0731610B2 (ja) |
| DE (1) | DE68922880T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011152615A3 (ko) * | 2010-05-31 | 2012-01-26 | (주)지디스 | 삼중화시스템의 입출력모듈 진단장치 |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AU616213B2 (en) * | 1987-11-09 | 1991-10-24 | Tandem Computers Incorporated | Method and apparatus for synchronizing a plurality of processors |
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| US4965717A (en) * | 1988-12-09 | 1990-10-23 | Tandem Computers Incorporated | Multiple processor system having shared memory with private-write capability |
| AU625293B2 (en) * | 1988-12-09 | 1992-07-09 | Tandem Computers Incorporated | Synchronization of fault-tolerant computer system having multiple processors |
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| US11996843B2 (en) * | 2022-01-03 | 2024-05-28 | Texas Instruments Incorporated | Redundant analog built-in self test |
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| US3538498A (en) * | 1968-09-10 | 1970-11-03 | United Aircraft Corp | Majority data selecting and fault indicating |
| US3784978A (en) * | 1973-02-14 | 1974-01-08 | Bell Telephone Labor Inc | Self-checking decoder |
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| US3825894A (en) * | 1973-09-24 | 1974-07-23 | Ibm | Self-checking parity checker for two or more independent parity coded data paths |
| US3891969A (en) * | 1974-09-03 | 1975-06-24 | Sperry Rand Corp | Syndrome logic checker for an error correcting code decoder |
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-
1988
- 1988-05-04 US US07/190,311 patent/US4873685A/en not_active Expired - Lifetime
-
1989
- 1989-03-30 EP EP89105650A patent/EP0344426B1/en not_active Expired - Lifetime
- 1989-03-30 DE DE68922880T patent/DE68922880T2/de not_active Expired - Lifetime
- 1989-05-01 JP JP1112804A patent/JPH0731610B2/ja not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| EP0344426A2 (en) | 1989-12-06 |
| DE68922880D1 (de) | 1995-07-06 |
| US4873685A (en) | 1989-10-10 |
| EP0344426B1 (en) | 1995-05-31 |
| JPH0212533A (ja) | 1990-01-17 |
| DE68922880T2 (de) | 1996-02-08 |
| EP0344426A3 (en) | 1991-04-24 |
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