JPH07319951A - 自動配線方法 - Google Patents
自動配線方法Info
- Publication number
- JPH07319951A JPH07319951A JP6134917A JP13491794A JPH07319951A JP H07319951 A JPH07319951 A JP H07319951A JP 6134917 A JP6134917 A JP 6134917A JP 13491794 A JP13491794 A JP 13491794A JP H07319951 A JPH07319951 A JP H07319951A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- net
- cost
- terminal
- unwired
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/394—Routing
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
- H10W20/41—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their conductive parts
- H10W20/43—Layouts of interconnections
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】自動配線処理において、端子付近を他ネットの
配線が通ることによって配線が妨害される問題を無くし
て配線率を高める自動配線方法の提供。 【構成】ネットの配線経路を求める際に配線経路の形状
によって決まるコスト値が最も小さくなるような配線経
路を求める自動配線方法において、他のネットの未配線
の端子から所定の範囲内を通る配線経路に対してコスト
値が大きくなるようなコスト関数を用いることを特徴と
する。
配線が通ることによって配線が妨害される問題を無くし
て配線率を高める自動配線方法の提供。 【構成】ネットの配線経路を求める際に配線経路の形状
によって決まるコスト値が最も小さくなるような配線経
路を求める自動配線方法において、他のネットの未配線
の端子から所定の範囲内を通る配線経路に対してコスト
値が大きくなるようなコスト関数を用いることを特徴と
する。
Description
【0001】
【産業上の利用分野】本発明は集積回路の配線設計方法
に関し、特にコスト関数を用いて最適な経路を求める自
動配線方法に関する。
に関し、特にコスト関数を用いて最適な経路を求める自
動配線方法に関する。
【0002】
【従来の技術】集積回路の配線設計においては、複数の
ネットを一括して配線する方法と1ネットずつ配線する
方法があるが、後者の方法では、先に配線したネットの
配線が後から配線するネットの障害となり、後のネット
が配線できなくなることがある。この問題を以下に詳述
する。
ネットを一括して配線する方法と1ネットずつ配線する
方法があるが、後者の方法では、先に配線したネットの
配線が後から配線するネットの障害となり、後のネット
が配線できなくなることがある。この問題を以下に詳述
する。
【0003】まず、集積回路の配線設計における基本概
念を説明すると、端子とは、機能素子(例えばNAND
ゲート、インバータ等)において、信号が入出力される
位置をいう。また、ネットとは、互いに配線で結ぶべき
一組の端子集合をいう。配線をチップ上に効率良く配置
するために、一般に、配線が配置されるべき位置(「配
線格子」という)を予め定めておく方法が用いられ、通
常、配線格子はチップ上一定間隔で水平及び垂直方向に
並置される。そして、集積回路において、所望の機能を
実現するためには、例えば数千個の機能素子又は機能ブ
ロックと、これらの機能素子又は機能ブロックを相互に
接続するネットが必要となる。
念を説明すると、端子とは、機能素子(例えばNAND
ゲート、インバータ等)において、信号が入出力される
位置をいう。また、ネットとは、互いに配線で結ぶべき
一組の端子集合をいう。配線をチップ上に効率良く配置
するために、一般に、配線が配置されるべき位置(「配
線格子」という)を予め定めておく方法が用いられ、通
常、配線格子はチップ上一定間隔で水平及び垂直方向に
並置される。そして、集積回路において、所望の機能を
実現するためには、例えば数千個の機能素子又は機能ブ
ロックと、これらの機能素子又は機能ブロックを相互に
接続するネットが必要となる。
【0004】迷路法は、基本的に2点間の可能な経路を
しらみつぶし的に探索する方法であり、チップ上におい
て、例えば数千のネットについて1つずつ順番に配線し
ていく。より詳細には、迷路法は、一のネットに対し
て、それぞれの端子から一配線格子以内の距離にあり配
線が到達できる全ての格子点(配線格子の交点)を列挙
する。ここで、配線が到達できる格子点は、その位置に
おいて配線禁止や、他のネットの端子等が存在しないも
のに限られる。複数の端子から到達できる格子点が存在
しない場合、先に列挙した到達可能な格子点から更に1
配線格子分だけ先に進む。
しらみつぶし的に探索する方法であり、チップ上におい
て、例えば数千のネットについて1つずつ順番に配線し
ていく。より詳細には、迷路法は、一のネットに対し
て、それぞれの端子から一配線格子以内の距離にあり配
線が到達できる全ての格子点(配線格子の交点)を列挙
する。ここで、配線が到達できる格子点は、その位置に
おいて配線禁止や、他のネットの端子等が存在しないも
のに限られる。複数の端子から到達できる格子点が存在
しない場合、先に列挙した到達可能な格子点から更に1
配線格子分だけ先に進む。
【0005】ある格子点に2つの端子から到達できた場
合、各々の端子からその格子点までの経路を辿ることに
より2つの端子を接続する配線経路が得られる。そし
て、2つの端子間の配線経路が得られた場合、この2つ
の端子を結ぶ配線経路を1つの端子と見做して、この端
子と残りの端子間の配線経路を探索する処理が行なわれ
る。
合、各々の端子からその格子点までの経路を辿ることに
より2つの端子を接続する配線経路が得られる。そし
て、2つの端子間の配線経路が得られた場合、この2つ
の端子を結ぶ配線経路を1つの端子と見做して、この端
子と残りの端子間の配線経路を探索する処理が行なわれ
る。
【0006】図6を参照して、迷路法による配線例を具
体的に説明する。同図において、端子201と端子202は迷
路法で相互に配線された端子を示す。図中太い実線211
は第2金属層配線、破線206、210は第1金属層配線、×
印は、第1、第2金属層の間を接続するスルーホールを
それぞれ表している。
体的に説明する。同図において、端子201と端子202は迷
路法で相互に配線された端子を示す。図中太い実線211
は第2金属層配線、破線206、210は第1金属層配線、×
印は、第1、第2金属層の間を接続するスルーホールを
それぞれ表している。
【0007】迷路法は、前記の如く、ネットの配線を一
つずつ順番に行なうため、先に配線したネットの配線が
他のネットの配線を妨げることがしばしば生じる。図6
において、端子201と端子202を結ぶ第2層配線が、他の
ネットの端子203(第1層に存在する)の真上を通過し
ており、端子203に配線を接続することができなくなっ
ている。このように、あるネットの配線が他のネットの
配線を妨げるという問題の多くは、端子の近傍をネット
が通ることにより生じている。
つずつ順番に行なうため、先に配線したネットの配線が
他のネットの配線を妨げることがしばしば生じる。図6
において、端子201と端子202を結ぶ第2層配線が、他の
ネットの端子203(第1層に存在する)の真上を通過し
ており、端子203に配線を接続することができなくなっ
ている。このように、あるネットの配線が他のネットの
配線を妨げるという問題の多くは、端子の近傍をネット
が通ることにより生じている。
【0008】従来、上記問題を解決する方法として、配
線前の端子付近に配線禁止領域を設定し、他のネットが
端子の近くを通ることを防ぐ方法がある。この種の方法
として、例えば特開平3-274751号公報には、配線しよう
とする端子以外の端子から引き出された勢力範囲を配線
禁止領域とする方法が開示されている。なお、同公報に
よれば、チップ全体を小さな矩形領域に分割して配線が
為され、端子付近に設定する勢力範囲の長さをパラメー
タ(例えば矩形領域の一辺に対する割合%)とし、パラ
メータ値はパラメータ決定部から配線処理部に与えられ
る。
線前の端子付近に配線禁止領域を設定し、他のネットが
端子の近くを通ることを防ぐ方法がある。この種の方法
として、例えば特開平3-274751号公報には、配線しよう
とする端子以外の端子から引き出された勢力範囲を配線
禁止領域とする方法が開示されている。なお、同公報に
よれば、チップ全体を小さな矩形領域に分割して配線が
為され、端子付近に設定する勢力範囲の長さをパラメー
タ(例えば矩形領域の一辺に対する割合%)とし、パラ
メータ値はパラメータ決定部から配線処理部に与えられ
る。
【0009】ここに、配線禁止領域とは、例えば機能素
子又は機能ブロックの中で所望の論理を実現するための
配線、及び機能素子(ブロック)に対する電源、接地を
与える配線等、配線上必須の配線領域をいい、他のネッ
トが該領域を通過する事は禁止される。
子又は機能ブロックの中で所望の論理を実現するための
配線、及び機能素子(ブロック)に対する電源、接地を
与える配線等、配線上必須の配線領域をいい、他のネッ
トが該領域を通過する事は禁止される。
【0010】前記公報記載の配線方法によれば、あるネ
ット(これを「ネットA」という)を配線する際に、ネ
ットA以外のネットの端子について、未だ配線されてい
ない端子に着目し、その未配線の端子から所定の範囲内
において、ネットAの配線が通らないように配線禁止領
域を設定する。この処理をネットA以外の全てのネット
について行った後に、ネットAの配線を行う。
ット(これを「ネットA」という)を配線する際に、ネ
ットA以外のネットの端子について、未だ配線されてい
ない端子に着目し、その未配線の端子から所定の範囲内
において、ネットAの配線が通らないように配線禁止領
域を設定する。この処理をネットA以外の全てのネット
について行った後に、ネットAの配線を行う。
【0011】ネットAの配線経路としては、上記の配線
禁止領域を通らない経路が探索される。このような経路
が見つからない場合には、ネットAは未配線となる。な
お、未配線となったネットの配線処理については様々な
方法がある。例えば、端子付近の配線禁止領域をより狭
く設定し直してから再びネットAの配線を試みるとか、
あるいは他のネットの配線を先に行い、後で再びネット
Aの配線を試行する等の方法がある。ネットAの配線が
完了したら、次のネットに関して同様の処理を行う。こ
の処理を全てのネットについて繰り返す。
禁止領域を通らない経路が探索される。このような経路
が見つからない場合には、ネットAは未配線となる。な
お、未配線となったネットの配線処理については様々な
方法がある。例えば、端子付近の配線禁止領域をより狭
く設定し直してから再びネットAの配線を試みるとか、
あるいは他のネットの配線を先に行い、後で再びネット
Aの配線を試行する等の方法がある。ネットAの配線が
完了したら、次のネットに関して同様の処理を行う。こ
の処理を全てのネットについて繰り返す。
【0012】
【発明が解決しようとする課題】しかしながら、前記従
来の方法の場合、端子の付近に配線禁止領域を設定する
ため、配線は、他ネットの配線禁止領域が設定された端
子近傍を全く通ることができず、結果として、配線を大
きく遠回りさせる等の迂回配線が発生したり、沢山のビ
アを用いること等により、質の悪い経路が発生されると
いう問題がある。そして、一つ一つの配線経路の形状が
悪いと最終的に全ネットの配線が収容しきれなくなる事
が多い。
来の方法の場合、端子の付近に配線禁止領域を設定する
ため、配線は、他ネットの配線禁止領域が設定された端
子近傍を全く通ることができず、結果として、配線を大
きく遠回りさせる等の迂回配線が発生したり、沢山のビ
アを用いること等により、質の悪い経路が発生されると
いう問題がある。そして、一つ一つの配線経路の形状が
悪いと最終的に全ネットの配線が収容しきれなくなる事
が多い。
【0013】また、前記従来の方法では、端子からの配
線経路が決まる前に予め端子に配線禁止領域を設定しな
ければならず、端子から配線が引き出せることを保証す
るために配線禁止領域は広めに設定する場合が多く、こ
のため、迂回配線やビア数の増大が生じる他、配線禁止
領域が広めに設定された端子に接続されるネットでは使
用されない部分にまで他ネットの配線を禁じてしまう場
合があり、その結果、未配線が生じる割合が高くなると
いう問題がある。その際、配線禁止領域を小さく設定し
てから再び配線をやり直すことになり、配線時間の長大
化という問題も生じる。
線経路が決まる前に予め端子に配線禁止領域を設定しな
ければならず、端子から配線が引き出せることを保証す
るために配線禁止領域は広めに設定する場合が多く、こ
のため、迂回配線やビア数の増大が生じる他、配線禁止
領域が広めに設定された端子に接続されるネットでは使
用されない部分にまで他ネットの配線を禁じてしまう場
合があり、その結果、未配線が生じる割合が高くなると
いう問題がある。その際、配線禁止領域を小さく設定し
てから再び配線をやり直すことになり、配線時間の長大
化という問題も生じる。
【0014】そこで、本発明は、前記問題点を解消し、
端子の付近を他ネットの配線が通ることと配線の形状を
悪くすることのトレードオフを計ることによって配線長
を長くすることなく、他のネットの配線が端子からの配
線の引き出しを妨げることを低減し、より短い配線長で
高い配線率を達成可能な、自動配線の配線コスト決定方
法及び自動配線方法の提供を目的としている。
端子の付近を他ネットの配線が通ることと配線の形状を
悪くすることのトレードオフを計ることによって配線長
を長くすることなく、他のネットの配線が端子からの配
線の引き出しを妨げることを低減し、より短い配線長で
高い配線率を達成可能な、自動配線の配線コスト決定方
法及び自動配線方法の提供を目的としている。
【0015】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、一のネットの配線経路の配線コスト計算
において、他のネットに属する未配線の端子に対して、
該端子からの距離に依存して、前記一のネットの配線経
路のコスト値を可変に割り付けることを特徴とする自動
配線の配線コストの決定方法を提供する。本発明におい
て、端子から遠ざかるにつれてコストの重みが小さくさ
れる。
に、本発明は、一のネットの配線経路の配線コスト計算
において、他のネットに属する未配線の端子に対して、
該端子からの距離に依存して、前記一のネットの配線経
路のコスト値を可変に割り付けることを特徴とする自動
配線の配線コストの決定方法を提供する。本発明におい
て、端子から遠ざかるにつれてコストの重みが小さくさ
れる。
【0016】また、本発明は、別の視点において、ネッ
トの配線経路を求める際に配線経路の形状によって決ま
るコスト値が最も小さくなるような配線経路を求める自
動配線方法において、他のネットの未配線の端子から所
定の範囲内を通る配線経路に対してコスト値が大きくな
るようなコスト関数を用いることを特徴とする自動配線
方法を提供する。
トの配線経路を求める際に配線経路の形状によって決ま
るコスト値が最も小さくなるような配線経路を求める自
動配線方法において、他のネットの未配線の端子から所
定の範囲内を通る配線経路に対してコスト値が大きくな
るようなコスト関数を用いることを特徴とする自動配線
方法を提供する。
【0017】さらに、本発明の自動配線方法は、その処
理の好ましい態様として、(a)全てのネットについて該
ネットの未配線の端子から所定の範囲内に端子保護コス
トを設定する工程と、(b)未配線のネットがあるか否か
を判定し、未配線のネットが無い場合には配線を終了す
ると共に、未配線のネットが存在する限り次の各工程
(c)〜(f)を順次繰返すよう制御する工程と、(c)配線対
象の一のネットについて該ネットの未配線の端子に設定
された端子保護コストを解除する工程と、(d)コスト関
数を最小とする配線経路を探索する工程と、最小コスト
配線経路の探索が成功した場合において、(e)確定した
ネットの配線経路を記録する工程と、(f)配線したネッ
トについて該ネットの未配線の端子から所定の範囲内に
端子保護コストを設定する工程と、上記各工程から成る
ものである。
理の好ましい態様として、(a)全てのネットについて該
ネットの未配線の端子から所定の範囲内に端子保護コス
トを設定する工程と、(b)未配線のネットがあるか否か
を判定し、未配線のネットが無い場合には配線を終了す
ると共に、未配線のネットが存在する限り次の各工程
(c)〜(f)を順次繰返すよう制御する工程と、(c)配線対
象の一のネットについて該ネットの未配線の端子に設定
された端子保護コストを解除する工程と、(d)コスト関
数を最小とする配線経路を探索する工程と、最小コスト
配線経路の探索が成功した場合において、(e)確定した
ネットの配線経路を記録する工程と、(f)配線したネッ
トについて該ネットの未配線の端子から所定の範囲内に
端子保護コストを設定する工程と、上記各工程から成る
ものである。
【0018】
【作用】本発明の自動配線の配線コスト決定方法によれ
ば、端子からの距離に依存した端子保護コストを設けた
ことにより、ネットの配線が端子への配線を妨げること
を防止するための配線禁止領域を設けるという従来の配
線方法に比べて、同等以上の配線完了率を達成しなが
ら、従来方法よりも短い配線長で、ビア数も少なく配線
できる。
ば、端子からの距離に依存した端子保護コストを設けた
ことにより、ネットの配線が端子への配線を妨げること
を防止するための配線禁止領域を設けるという従来の配
線方法に比べて、同等以上の配線完了率を達成しなが
ら、従来方法よりも短い配線長で、ビア数も少なく配線
できる。
【0019】また、本発明の自動配線方法は、端子から
の距離に依存したコスト関数に基づき、配線全体のコス
トが小さくなる場合には端子保護領域にも配線を引き込
むように配線経路が選択される事により、高い配線完了
率を確保すると共に、従来方法よりも短い配線長で、且
つビア数の少ない、質の高い配線を可能とし、配線面積
も少なくて済む。そして、本発明の自動配線方法によれ
ば、より短い配線長で高い配線完了率を達成し、配線処
理を効率化することにより配線時間を短縮化する。
の距離に依存したコスト関数に基づき、配線全体のコス
トが小さくなる場合には端子保護領域にも配線を引き込
むように配線経路が選択される事により、高い配線完了
率を確保すると共に、従来方法よりも短い配線長で、且
つビア数の少ない、質の高い配線を可能とし、配線面積
も少なくて済む。そして、本発明の自動配線方法によれ
ば、より短い配線長で高い配線完了率を達成し、配線処
理を効率化することにより配線時間を短縮化する。
【0020】
【実施例】本発明について図面を参照して以下に説明す
る。
る。
【0021】
【実施例1】図1は本発明の自動配線方法の構成を示し
た図である。図2はその動作を示すフローチャートであ
る。図1に示すように、本発明の自動配線方法は、端子
保護コスト設定部1、配線処理部2、配線経路コスト計
算部3、端子保護コスト削除部4の4つの処理ブロック
から構成される。
た図である。図2はその動作を示すフローチャートであ
る。図1に示すように、本発明の自動配線方法は、端子
保護コスト設定部1、配線処理部2、配線経路コスト計
算部3、端子保護コスト削除部4の4つの処理ブロック
から構成される。
【0022】配線処理部2は、コスト最小経路の求める
処理で、コスト付き迷路法などを用いる。コスト付き迷
路法としては、例えば、文献、シンとサンジョバンニ・
ヴィンセンテルリ著(HYUNCHUL SHIN and ALBERTO SANG
IOVANNI-VINCENTELLI)、『A Detailed Router Bas
ed on Incremental Routing Modifications:Might
y』、IEEE Transactions on Computer-Aided D
esign,Vol. CAD-6,No.6,November,1987,第94
2〜955頁に記載されている方法等、公知のものが用いら
れる。配線処理部2では、迷路法以外にもコスト付きの
線分探索法等も用いることができる。なお、線分探索法
とは、接続すべき両端からx,y方向に順次線分を発生
させ、始点からの線分と終点からの線分が交わった時
に、その点から逆方向に辿って経路を決定する方法であ
る。
処理で、コスト付き迷路法などを用いる。コスト付き迷
路法としては、例えば、文献、シンとサンジョバンニ・
ヴィンセンテルリ著(HYUNCHUL SHIN and ALBERTO SANG
IOVANNI-VINCENTELLI)、『A Detailed Router Bas
ed on Incremental Routing Modifications:Might
y』、IEEE Transactions on Computer-Aided D
esign,Vol. CAD-6,No.6,November,1987,第94
2〜955頁に記載されている方法等、公知のものが用いら
れる。配線処理部2では、迷路法以外にもコスト付きの
線分探索法等も用いることができる。なお、線分探索法
とは、接続すべき両端からx,y方向に順次線分を発生
させ、始点からの線分と終点からの線分が交わった時
に、その点から逆方向に辿って経路を決定する方法であ
る。
【0023】迷路法としては、決められた配線格子の上
しか配線を通さないいわゆるグリッド配線と、配線格子
を定めずにデザインルールで決められた配線間隔を守っ
て配線するいわゆるグリッドレス配線の2種類があり、
いずれの方法を用いても構わない。以下では、配線格子
を用いたグリッド配線を想定して、実施例を説明する。
しか配線を通さないいわゆるグリッド配線と、配線格子
を定めずにデザインルールで決められた配線間隔を守っ
て配線するいわゆるグリッドレス配線の2種類があり、
いずれの方法を用いても構わない。以下では、配線格子
を用いたグリッド配線を想定して、実施例を説明する。
【0024】配線処理部2では、経路を1ステップ求め
るごとにその経路のコストを配線経路コスト計算部3を
用いて計算し、経路の総コストに加算していく。1ステ
ップとは、迷路法配線では1格子進むことで、線分探索
法では1回折れ曲がって線分を発生することに相当す
る。配線処理は、端子間を結ぶ様々な配線経路の中で、
経路上のコストの総和が最小になる経路を探索する。
るごとにその経路のコストを配線経路コスト計算部3を
用いて計算し、経路の総コストに加算していく。1ステ
ップとは、迷路法配線では1格子進むことで、線分探索
法では1回折れ曲がって線分を発生することに相当す
る。配線処理は、端子間を結ぶ様々な配線経路の中で、
経路上のコストの総和が最小になる経路を探索する。
【0025】配線経路のコストとしては、各層毎及び進
む方向毎の1格子進むコスト、ビアを設置して配線層を
変更する毎に加えられるコスト、端子保護コストの設定
された格子上を進むコストなどがある。
む方向毎の1格子進むコスト、ビアを設置して配線層を
変更する毎に加えられるコスト、端子保護コストの設定
された格子上を進むコストなどがある。
【0026】端子保護コスト設定部1では、未だ配線が
接続していない端子を見付けてその端子の近傍に保護コ
ストを設定する。ここで、端子の近傍(あるいは付近)
とは、端子から所定の方向、所定の配線層で、予め定め
られた所定の設定値以内の距離にある配線格子点を意味
する。
接続していない端子を見付けてその端子の近傍に保護コ
ストを設定する。ここで、端子の近傍(あるいは付近)
とは、端子から所定の方向、所定の配線層で、予め定め
られた所定の設定値以内の距離にある配線格子点を意味
する。
【0027】端子保護コストの設定とは、格子点に対し
て、端子からの距離に応じたコードを割り当てることで
ある。例えば、図3において、第1配線層にある端子10
が位置する垂直方向配線格子上の第2配線層の格子で垂
直方向に1格子以内にある格子にはコードAを割り当
て、同じく垂直方向に5格子以内にある格子にはコード
Bを割り当てる。
て、端子からの距離に応じたコードを割り当てることで
ある。例えば、図3において、第1配線層にある端子10
が位置する垂直方向配線格子上の第2配線層の格子で垂
直方向に1格子以内にある格子にはコードAを割り当
て、同じく垂直方向に5格子以内にある格子にはコード
Bを割り当てる。
【0028】格子点のコードは配線経路コスト計算部3
で参照され、配線が、コードAの格子を通過するときに
は、例えばコスト100を加算し、コードBの格子を通過
するときにはコスト5を加算する、という具合に用い
る。
で参照され、配線が、コードAの格子を通過するときに
は、例えばコスト100を加算し、コードBの格子を通過
するときにはコスト5を加算する、という具合に用い
る。
【0029】端子の非常に近くを通る配線は、端子から
配線を引き出すのを妨害する可能性が非常に高いため大
きなコストを与え、やや近くを通る配線は妨害の可能性
が低いため小さなコストを与える。コストは累積される
ため、コードBの格子を3箇所通る配線はコードBのコ
ストの3倍が加算される。
配線を引き出すのを妨害する可能性が非常に高いため大
きなコストを与え、やや近くを通る配線は妨害の可能性
が低いため小さなコストを与える。コストは累積される
ため、コードBの格子を3箇所通る配線はコードBのコ
ストの3倍が加算される。
【0030】ネットAの配線を行う時は、ネットAの端
子近傍の保護コストは邪魔になるので、保護コストを外
さなければならない。端子保護コスト削除部4はネット
の配線を行う前にそのネットの端子に関わる保護コスト
を外す処理を行う。ネットAの配線処理を行い、なおネ
ットAに未配線の端子がある場合には再び端子保護コス
トが設定される。
子近傍の保護コストは邪魔になるので、保護コストを外
さなければならない。端子保護コスト削除部4はネット
の配線を行う前にそのネットの端子に関わる保護コスト
を外す処理を行う。ネットAの配線処理を行い、なおネ
ットAに未配線の端子がある場合には再び端子保護コス
トが設定される。
【0031】次に図2のフローチャートを参照して、本
発明に係る自動配線方法の処理を説明する。なお、図2
のステップ101、107は図1の端子保護コスト設定部1で
処理され、ステップ103は端子保護コスト削除部2で処
理される。また、ステップ104〜106、108は配線処理部
3で処理され、ステップ104におけるコスト計算は配線
経路コスト計算部4で処理される。
発明に係る自動配線方法の処理を説明する。なお、図2
のステップ101、107は図1の端子保護コスト設定部1で
処理され、ステップ103は端子保護コスト削除部2で処
理される。また、ステップ104〜106、108は配線処理部
3で処理され、ステップ104におけるコスト計算は配線
経路コスト計算部4で処理される。
【0032】まず、全てのネットの未配線の端子の付近
に端子保護コストを設定する(ステップ101)。
に端子保護コストを設定する(ステップ101)。
【0033】次にステップ102から108までの処理を未配
線のネットがある限り繰り返す。ステップ102で未配線
のネットがあるか否かを判定し、未配線のネットがなけ
れば終了する(ステップ109)。
線のネットがある限り繰り返す。ステップ102で未配線
のネットがあるか否かを判定し、未配線のネットがなけ
れば終了する(ステップ109)。
【0034】一つのネットの配線をするに当たり、まず
配線するネットの端子に関する端子保護コストを削除す
る(ステップ103)。これはそのネット自身の配線を行
う際には、配線経路が端子へ近づくのを妨げる必要はな
いためである。
配線するネットの端子に関する端子保護コストを削除す
る(ステップ103)。これはそのネット自身の配線を行
う際には、配線経路が端子へ近づくのを妨げる必要はな
いためである。
【0035】次にコスト付き迷路法などの配線方法を用
いてコスト最小の経路を探索する(ステップ104)。こ
のとき、端子保護コストの設定されている領域を配線が
通る場合は、その領域を通過する距離(格子数など)、
保護コストの種類に応じてコストを加算する。
いてコスト最小の経路を探索する(ステップ104)。こ
のとき、端子保護コストの設定されている領域を配線が
通る場合は、その領域を通過する距離(格子数など)、
保護コストの種類に応じてコストを加算する。
【0036】端子が配線禁止や他ネットの配線で囲まれ
ている場合などは配線経路が見つからないことがある
が、その場合には未配線の処理を行う(ステップ10
8)。ステップ108の未配線の処理としては、他ネットの
配線を取り外してから、配線対象のネットを配線すると
いう引剥し配線法等がある。引剥し配線法では、配線対
象のネット(「ネットA」という)に対して、ネットA
の配線を妨げている他のネットあるいはネット群Bを全
て引剥し、その後にネットAの配線を行なう。この場
合、ネットAに対する障害は除かれているため、ネット
Aの配線は確実に行なえる。なお、ネットAがネットB
の配線の障害となることを回避すべく、ネットAを配線
する際には、ネットBに所定の端子保護コストを設定し
ておき、ネットAの配線が完了した後に、ネットBの配
線が行なわれる。
ている場合などは配線経路が見つからないことがある
が、その場合には未配線の処理を行う(ステップ10
8)。ステップ108の未配線の処理としては、他ネットの
配線を取り外してから、配線対象のネットを配線すると
いう引剥し配線法等がある。引剥し配線法では、配線対
象のネット(「ネットA」という)に対して、ネットA
の配線を妨げている他のネットあるいはネット群Bを全
て引剥し、その後にネットAの配線を行なう。この場
合、ネットAに対する障害は除かれているため、ネット
Aの配線は確実に行なえる。なお、ネットAがネットB
の配線の障害となることを回避すべく、ネットAを配線
する際には、ネットBに所定の端子保護コストを設定し
ておき、ネットAの配線が完了した後に、ネットBの配
線が行なわれる。
【0037】配線経路が見つかった場合は、配線経路を
記録する(ステップ106)。
記録する(ステップ106)。
【0038】最後に次のネットの配線のために現在のネ
ットのうち配線し残した端子、即ち未配線の端子につい
て端子保護コストを設定する(ステップ107)。端子数
が2つのネットについては、ステップ102〜106の処理で
配線が完了し、互いに接続された端子は同電位となる
が、3つ以上の端子を有するネットについては、ステッ
プ102〜106の処理を複数回繰り返して配線処理が完了す
ることになる。従って、ステップ106の処理終了後にお
いて、ネットの配線が完了していない場合には、ネット
の未配線端子に対して端子保護コストを設定する。この
ネットの配線が完了していれば端子保護コストの設定は
行われない。
ットのうち配線し残した端子、即ち未配線の端子につい
て端子保護コストを設定する(ステップ107)。端子数
が2つのネットについては、ステップ102〜106の処理で
配線が完了し、互いに接続された端子は同電位となる
が、3つ以上の端子を有するネットについては、ステッ
プ102〜106の処理を複数回繰り返して配線処理が完了す
ることになる。従って、ステップ106の処理終了後にお
いて、ネットの配線が完了していない場合には、ネット
の未配線端子に対して端子保護コストを設定する。この
ネットの配線が完了していれば端子保護コストの設定は
行われない。
【0039】
【実施例の作用効果】次に、具体的な配線例を用いて、
本発明の実施例の効果を説明する。ある配線領域に関し
て、(A)端子保護を設定しないで配線をする、(B)
端子保護のために配線禁止を設定して配線する、(C)
端子保護のため端子保護コストを設定して配線する、の
各方法について比較する。(C)が本発明の方法に対応
し、(B)は特開平3-274751号公報に開示されている方
法に対応している。
本発明の実施例の効果を説明する。ある配線領域に関し
て、(A)端子保護を設定しないで配線をする、(B)
端子保護のために配線禁止を設定して配線する、(C)
端子保護のため端子保護コストを設定して配線する、の
各方法について比較する。(C)が本発明の方法に対応
し、(B)は特開平3-274751号公報に開示されている方
法に対応している。
【0040】表1に比較結果を掲げる。表1に示すよう
に、端子保護を行わない配線(A)では3本のネットが
配線できなかった。これは他ネットの2層配線が1層端
子の上を通ったため端子に配線が接続出来なくなったた
めである。配線長の比較を行うため、未配線ネットは最
後に他のネットとの重なりを許して配線した。
に、端子保護を行わない配線(A)では3本のネットが
配線できなかった。これは他ネットの2層配線が1層端
子の上を通ったため端子に配線が接続出来なくなったた
めである。配線長の比較を行うため、未配線ネットは最
後に他のネットとの重なりを許して配線した。
【0041】端子の保護を行う方法(B)、(C)では
いずれも未配線はなかった。しかしながら、表1に示す
ように、方法(C)は方法(B)よりも配線長が短く、
ビア数が少ない。このような比較結果が出た理由を図
4、図5の実際の配線結果を用いて説明する。
いずれも未配線はなかった。しかしながら、表1に示す
ように、方法(C)は方法(B)よりも配線長が短く、
ビア数が少ない。このような比較結果が出た理由を図
4、図5の実際の配線結果を用いて説明する。
【0042】図4は、従来方法(B)による配線結果で
あり、図5は本発明の方法(C)による配線結果であ
る。図4及び図5において、太い実線は第2金属層配
線、破線は第1金属層配線、×印は、第1、第2金属層
の間を接続するスルーホールをそれぞれ表しており、配
線206、209は既に配線済みの配線を表している。
あり、図5は本発明の方法(C)による配線結果であ
る。図4及び図5において、太い実線は第2金属層配
線、破線は第1金属層配線、×印は、第1、第2金属層
の間を接続するスルーホールをそれぞれ表しており、配
線206、209は既に配線済みの配線を表している。
【0043】図4を参照して、従来方法(B)の配線を
説明する。図4において、着目するのは、端子201と端
子202を結ぶネット(「ネットN」という)である。こ
のネットの配線時には、まだ端子203には配線が接続さ
れていないため、端子203の近傍に端子保護のための配
線禁止領域204が設定されている。配線禁止領域204は端
子203の配線引き出し方向(即ち縦方向)に数格子分だ
け設定されている。このためネットNの配線経路とし
て、図示のように、配線経路205が選ばれる。配線経路2
05は配線禁止領域204を避けるため、最端距離よりも2
格子分長い経路になっている。
説明する。図4において、着目するのは、端子201と端
子202を結ぶネット(「ネットN」という)である。こ
のネットの配線時には、まだ端子203には配線が接続さ
れていないため、端子203の近傍に端子保護のための配
線禁止領域204が設定されている。配線禁止領域204は端
子203の配線引き出し方向(即ち縦方向)に数格子分だ
け設定されている。このためネットNの配線経路とし
て、図示のように、配線経路205が選ばれる。配線経路2
05は配線禁止領域204を避けるため、最端距離よりも2
格子分長い経路になっている。
【0044】一方、図5では、同じく未配線の端子203
から所定範囲内にある領域207(「端子保護領域」とも
いう)に端子保護のコストが設定される。即ち、図5に
示す本発明の配線方法では、端子保護のコストは配線長
2格子分より小さい値が設定されている。例えば、配線
長1格子分のコストを4とし、端子保護のコストを1格
子について5とする。即ち、第1金属層にある端子203
に対する端子保護のコストとして、端子203の位置から
垂直方向に2格子以内にある第2金属層の格子に対して
大きさ5のコストを設定している。
から所定範囲内にある領域207(「端子保護領域」とも
いう)に端子保護のコストが設定される。即ち、図5に
示す本発明の配線方法では、端子保護のコストは配線長
2格子分より小さい値が設定されている。例えば、配線
長1格子分のコストを4とし、端子保護のコストを1格
子について5とする。即ち、第1金属層にある端子203
に対する端子保護のコストとして、端子203の位置から
垂直方向に2格子以内にある第2金属層の格子に対して
大きさ5のコストを設定している。
【0045】すると、2格子分長い配線(コストは8)
をするよりも、端子保護領域207に1格子分入り込んで
配線する方が総コストが3だけ小さいため、208の経路
がネットNの経路として選ばれる。仮に、端子保護領域
207の内部に2格子分だけ入り込むものとすると、総コ
ストは、図4の配線経路206よりも2だけ大きくなるた
め、このような経路は採用されない。
をするよりも、端子保護領域207に1格子分入り込んで
配線する方が総コストが3だけ小さいため、208の経路
がネットNの経路として選ばれる。仮に、端子保護領域
207の内部に2格子分だけ入り込むものとすると、総コ
ストは、図4の配線経路206よりも2だけ大きくなるた
め、このような経路は採用されない。
【0046】図4の配線経路と図5の配線経路を比較す
ると、両者は、ビア数が等しく、ともに端子203の近傍
を避けて配線されているが、図5の経路208の方が配線
長が、図4の配線経路206よりも2格子だけ短く、図5
の経路の方が良好な配線経路であるといえる。
ると、両者は、ビア数が等しく、ともに端子203の近傍
を避けて配線されているが、図5の経路208の方が配線
長が、図4の配線経路206よりも2格子だけ短く、図5
の経路の方が良好な配線経路であるといえる。
【0047】一般に配線長が短く、ビア数が少ない方が
良好な配線経路とされる。なぜならば、配線長が短けれ
ば短いほど、全てのネットの配線を小さな面積内に収め
ることができるため、集積回路の面積を小さくすること
ができるためである。
良好な配線経路とされる。なぜならば、配線長が短けれ
ば短いほど、全てのネットの配線を小さな面積内に収め
ることができるため、集積回路の面積を小さくすること
ができるためである。
【0048】配線方法(A)が最も配線長が短く、ビア
数が少ないが、これは未配線で残った3本のネットに関
しては他のネットとの重なりを許して配線したもので、
実際には製造に用いることのできない結果である。
数が少ないが、これは未配線で残った3本のネットに関
しては他のネットとの重なりを許して配線したもので、
実際には製造に用いることのできない結果である。
【0049】すなわち、本発明の自動配線方法は端子を
保護するコストを用いることにより未配線のない配線を
行うことができると共に、従来の配線方法(B)のよう
に配線長、及びビア数を極度に大きくすることがないと
いう効果がある。
保護するコストを用いることにより未配線のない配線を
行うことができると共に、従来の配線方法(B)のよう
に配線長、及びビア数を極度に大きくすることがないと
いう効果がある。
【0050】以上、本発明を、配線格子を用いた迷路法
の実施態様に即して説明したが、本発明は、これらの態
様にのみ限定されるものではなく、本発明の原理に準ず
る各種態様を含むものである。例えば本発明は前記の如
く、クリッドレス配線、線分探索法等にも同様にして適
用可能でる。
の実施態様に即して説明したが、本発明は、これらの態
様にのみ限定されるものではなく、本発明の原理に準ず
る各種態様を含むものである。例えば本発明は前記の如
く、クリッドレス配線、線分探索法等にも同様にして適
用可能でる。
【0051】
【表1】
【0052】
【発明の効果】以上説明したように、本発明の配線コス
ト決定方法は、端子の周りに配線禁止を設けて他ネット
の配線が端子への配線を妨げることを防止する従来の配
線方法に比べて、同等以上の配線完了率を達成しなが
ら、ビア数も少なく配線できるという効果を奏する。
ト決定方法は、端子の周りに配線禁止を設けて他ネット
の配線が端子への配線を妨げることを防止する従来の配
線方法に比べて、同等以上の配線完了率を達成しなが
ら、ビア数も少なく配線できるという効果を奏する。
【0053】また、本発明の自動配線方法によれば、端
子からの距離に依存したコスト関数に基づき、配線全体
のコストが小さくなる場合には端子保護領域にも配線を
引き込むように経路が選択される事により、高い配線完
了率を確保すると共に、従来方法よりも短い配線長で、
且つビア数の少ない、質の高い配線を可能とし、配線面
積が少なくて済むという効果を奏する。さらに、請求項
4に規定される本発明の自動配線方法によれば、上記効
果に加えて、配線処理を効率化して配線時間の短縮化を
達成する。
子からの距離に依存したコスト関数に基づき、配線全体
のコストが小さくなる場合には端子保護領域にも配線を
引き込むように経路が選択される事により、高い配線完
了率を確保すると共に、従来方法よりも短い配線長で、
且つビア数の少ない、質の高い配線を可能とし、配線面
積が少なくて済むという効果を奏する。さらに、請求項
4に規定される本発明の自動配線方法によれば、上記効
果に加えて、配線処理を効率化して配線時間の短縮化を
達成する。
【図1】本発明の一実施例の構成を表すブロック図であ
る。
る。
【図2】本発明の一実施例の動作を表すフローチャート
である。
である。
【図3】本発明における端子保護コストの設定例を示す
図である。
図である。
【図4】従来の方法による配線結果を示した図である。
【図5】本発明の一実施例による配線結果を示した図で
ある。
ある。
【図6】従来の迷路法による配線の一例を示す図であ
る。
る。
1 端子保護コスト設定部 2 配線処理部 3 配線経路コスト計算部 4 端子保護コスト削除部 10 端子 101〜109 フローチャート中の処理 200 機能ブロック 201、202、203 端子 204 配線禁止領域 207 端子保護コスト領域 205、206、208、209 配線経路
Claims (6)
- 【請求項1】一のネットの配線経路の配線コスト計算に
おいて、他のネットに属する未配線の端子に対して、該
端子からの距離に依存して、前記一のネットの配線経路
のコスト値を可変に割り付けることを特徴とする自動配
線の配線コストの決定方法。 - 【請求項2】前記端子から遠ざかるにつれて前記コスト
の重みを小さくした請求項1記載の自動配線の配線コス
トの決定方法。 - 【請求項3】ネットの配線経路を求める際に配線経路の
形状によって決まるコスト値が最も小さくなるような配
線経路を求める自動配線方法において、他のネットの未
配線の端子から所定の範囲内を通る配線経路に対してコ
スト値が大きくなるようなコスト関数を用いることを特
徴とする自動配線方法。 - 【請求項4】(a)全てのネットについて該ネットの未配
線の端子から所定の範囲内に端子保護コストを設定する
工程と、 (b)未配線のネットがあるか否かを判定し、未配線のネ
ットが無い場合には配線を終了すると共に、未配線のネ
ットが存在する限り次の各工程(c)〜(f)を順次繰返すよ
う制御する工程と、 (c)配線対象の一のネットについて該ネットの未配線の
端子に設定された端子保護コストを解除する工程と、 (d)コスト関数を最小とする配線経路を探索する工程
と、 最小コスト配線経路の探索が成功した場合において、 (e)確定したネットの配線経路を記録する工程と、 (f)配線したネットについて該ネットの未配線の端子か
ら所定の範囲内に端子保護コストを設定する工程と、 上記各工程から成る自動配線方法。 - 【請求項5】前記工程(d)において最小コストの配線経
路の探索が失敗した場合において、該配線経路を妨げる
配線を取外して再配線を行なう請求項4記載の自動配線
方法。 - 【請求項6】前記端子保護コストの設定が、端子からの
距離に依存して値が可変される符号値を配線経路に割り
当てることから成る請求項4記載の自動配線方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6134917A JP2687879B2 (ja) | 1994-05-26 | 1994-05-26 | 自動配線方法 |
| US08/449,278 US5757089A (en) | 1994-05-26 | 1995-05-24 | Method of automatic wiring |
| KR1019950013401A KR0148299B1 (ko) | 1994-05-26 | 1995-05-26 | 자동 배선 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6134917A JP2687879B2 (ja) | 1994-05-26 | 1994-05-26 | 自動配線方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07319951A true JPH07319951A (ja) | 1995-12-08 |
| JP2687879B2 JP2687879B2 (ja) | 1997-12-08 |
Family
ID=15139561
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6134917A Expired - Lifetime JP2687879B2 (ja) | 1994-05-26 | 1994-05-26 | 自動配線方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5757089A (ja) |
| JP (1) | JP2687879B2 (ja) |
| KR (1) | KR0148299B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005260269A (ja) * | 2005-04-27 | 2005-09-22 | Matsushita Electric Ind Co Ltd | 電磁波障害解析方法および電磁波障害解析装置およびこれを用いた半導体装置の製造方法 |
Families Citing this family (73)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6266802B1 (en) * | 1997-10-27 | 2001-07-24 | International Business Machines Corporation | Detailed grid point layout using a massively parallel logic including an emulator/simulator paradigm |
| US6324675B1 (en) * | 1998-12-18 | 2001-11-27 | Synopsys, Inc. | Efficient iterative, gridless, cost-based fine router for computer controlled integrated circuit design |
| US7016794B2 (en) * | 1999-03-16 | 2006-03-21 | Lsi Logic Corporation | Floor plan development electromigration and voltage drop analysis tool |
| JP3094104B1 (ja) * | 1999-08-31 | 2000-10-03 | 工業技術院長 | 超電導磁気浮上輸送システム |
| JP3389196B2 (ja) * | 2000-04-17 | 2003-03-24 | エヌイーシーマイクロシステム株式会社 | 機能ブロック端子の分割方法とこの方法を記録した記録媒体及びこの方法による自動配線処理装置 |
| US6889372B1 (en) | 2000-07-15 | 2005-05-03 | Cadence Design Systems Inc. | Method and apparatus for routing |
| US6898773B1 (en) | 2002-01-22 | 2005-05-24 | Cadence Design Systems, Inc. | Method and apparatus for producing multi-layer topological routes |
| US7024650B2 (en) * | 2000-12-06 | 2006-04-04 | Cadence Design Systems, Inc. | Method and apparatus for considering diagonal wiring in placement |
| US6957410B2 (en) * | 2000-12-07 | 2005-10-18 | Cadence Design Systems, Inc. | Method and apparatus for adaptively selecting the wiring model for a design region |
| US7003754B2 (en) * | 2000-12-07 | 2006-02-21 | Cadence Design Systems, Inc. | Routing method and apparatus that use of diagonal routes |
| US6516455B1 (en) * | 2000-12-06 | 2003-02-04 | Cadence Design Systems, Inc. | Partitioning placement method using diagonal cutlines |
| AU2002233977A1 (en) * | 2000-12-06 | 2002-06-18 | Simplex Solutions, Inc. | Method and apparatus for considering diagonal wiring in placement |
| US7080336B2 (en) * | 2000-12-06 | 2006-07-18 | Cadence Design Systems, Inc. | Method and apparatus for computing placement costs |
| US6826737B2 (en) * | 2000-12-06 | 2004-11-30 | Cadence Design Systems, Inc. | Recursive partitioning placement method and apparatus |
| US7055120B2 (en) | 2000-12-06 | 2006-05-30 | Cadence Design Systems, Inc. | Method and apparatus for placing circuit modules |
| US7073150B2 (en) * | 2000-12-07 | 2006-07-04 | Cadence Design Systems, Inc. | Hierarchical routing method and apparatus that use diagonal routes |
| US6915501B2 (en) | 2001-01-19 | 2005-07-05 | Cadence Design Systems, Inc. | LP method and apparatus for identifying routes |
| US6738960B2 (en) * | 2001-01-19 | 2004-05-18 | Cadence Design Systems, Inc. | Method and apparatus for producing sub-optimal routes for a net by generating fake configurations |
| US6877146B1 (en) | 2001-06-03 | 2005-04-05 | Cadence Design Systems, Inc. | Method and apparatus for routing a set of nets |
| US6957408B1 (en) | 2002-01-22 | 2005-10-18 | Cadence Design Systems, Inc. | Method and apparatus for routing nets in an integrated circuit layout |
| US6957411B1 (en) | 2001-06-03 | 2005-10-18 | Cadence Design Systems, Inc. | Gridless IC layout and method and apparatus for generating such a layout |
| US6829757B1 (en) | 2001-06-03 | 2004-12-07 | Cadence Design Systems, Inc. | Method and apparatus for generating multi-layer routes |
| US7107564B1 (en) * | 2001-06-03 | 2006-09-12 | Cadence Design Systems, Inc. | Method and apparatus for routing a set of nets |
| US7069530B1 (en) | 2001-06-03 | 2006-06-27 | Cadence Design Systems, Inc. | Method and apparatus for routing groups of paths |
| US7143382B2 (en) | 2001-08-23 | 2006-11-28 | Cadence Design Systems, Inc. | Method and apparatus for storing routes |
| US6795958B2 (en) | 2001-08-23 | 2004-09-21 | Cadence Design Systems, Inc. | Method and apparatus for generating routes for groups of related node configurations |
| US7155697B2 (en) * | 2001-08-23 | 2006-12-26 | Cadence Design Systems, Inc. | Routing method and apparatus |
| US6931616B2 (en) * | 2001-08-23 | 2005-08-16 | Cadence Design Systems, Inc. | Routing method and apparatus |
| US7058913B1 (en) * | 2001-09-06 | 2006-06-06 | Cadence Design Systems, Inc. | Analytical placement method and apparatus |
| US6892371B1 (en) | 2002-01-22 | 2005-05-10 | Cadence Design Systems, Inc. | Method and apparatus for performing geometric routing |
| US7080329B1 (en) | 2002-01-22 | 2006-07-18 | Cadence Design Systems, Inc. | Method and apparatus for identifying optimized via locations |
| US7089524B1 (en) | 2002-01-22 | 2006-08-08 | Cadence Design Systems, Inc. | Topological vias route wherein the topological via does not have a coordinate within the region |
| US6938234B1 (en) | 2002-01-22 | 2005-08-30 | Cadence Design Systems, Inc. | Method and apparatus for defining vias |
| US7036105B1 (en) | 2002-01-22 | 2006-04-25 | Cadence Design Systems, Inc. | Integrated circuits with at least one layer that has more than one preferred interconnect direction, and method for manufacturing such IC's |
| US7117468B1 (en) | 2002-01-22 | 2006-10-03 | Cadence Design Systems, Inc. | Layouts with routes with different spacings in different directions on the same layer, and method and apparatus for generating such layouts |
| US7096449B1 (en) | 2002-01-22 | 2006-08-22 | Cadence Design Systems, Inc. | Layouts with routes with different widths in different directions on the same layer, and method and apparatus for generating such layouts |
| US7013451B1 (en) | 2002-01-22 | 2006-03-14 | Cadence Design Systems, Inc. | Method and apparatus for performing routability checking |
| US6944841B1 (en) | 2002-01-22 | 2005-09-13 | Cadence Design Systems, Inc. | Method and apparatus for proportionate costing of vias |
| US7069531B1 (en) | 2002-07-15 | 2006-06-27 | Cadence Design Systems, Inc. | Method and apparatus for identifying a path between source and target states in a space with more than two dimensions |
| US7073151B1 (en) | 2002-06-04 | 2006-07-04 | Cadence Design Systems, Inc. | Method and apparatus for identifying a path between a set of source states and a set of target states in a triangulated space |
| US6986117B1 (en) | 2002-06-04 | 2006-01-10 | Cadence Design Systems, Inc. | Method and apparatus for identifying a path between source and target states |
| US7047512B1 (en) | 2002-06-04 | 2006-05-16 | Cadence Design Systems, Inc. | Method and apparatus for specifying a cost function that represents the estimated distance between an external state and a set of states in a space |
| US7480885B2 (en) * | 2002-11-18 | 2009-01-20 | Cadence Design Systems, Inc. | Method and apparatus for routing with independent goals on different layers |
| US7047513B2 (en) * | 2002-11-18 | 2006-05-16 | Cadence Design Systems, Inc. | Method and apparatus for searching for a three-dimensional global path |
| US7624367B2 (en) | 2002-11-18 | 2009-11-24 | Cadence Design Systems, Inc. | Method and system for routing |
| US7010771B2 (en) * | 2002-11-18 | 2006-03-07 | Cadence Design Systems, Inc. | Method and apparatus for searching for a global path |
| US7093221B2 (en) * | 2002-11-18 | 2006-08-15 | Cadence Design Systems, Inc. | Method and apparatus for identifying a group of routes for a set of nets |
| US7080342B2 (en) * | 2002-11-18 | 2006-07-18 | Cadence Design Systems, Inc | Method and apparatus for computing capacity of a region for non-Manhattan routing |
| US6988257B2 (en) * | 2002-11-18 | 2006-01-17 | Cadence Design Systems, Inc. | Method and apparatus for routing |
| US7216308B2 (en) * | 2002-11-18 | 2007-05-08 | Cadence Design Systems, Inc. | Method and apparatus for solving an optimization problem in an integrated circuit layout |
| US6996789B2 (en) * | 2002-11-18 | 2006-02-07 | Cadence Design Systems, Inc. | Method and apparatus for performing an exponential path search |
| US6892369B2 (en) * | 2002-11-18 | 2005-05-10 | Cadence Design Systems, Inc. | Method and apparatus for costing routes of nets |
| US7003752B2 (en) * | 2002-11-18 | 2006-02-21 | Cadence Design Systems, Inc. | Method and apparatus for routing |
| US7171635B2 (en) * | 2002-11-18 | 2007-01-30 | Cadence Design Systems, Inc. | Method and apparatus for routing |
| US7013445B1 (en) | 2002-12-31 | 2006-03-14 | Cadence Design Systems, Inc. | Post processor for optimizing manhattan integrated circuits placements into non manhattan placements |
| US7089519B1 (en) | 2002-12-31 | 2006-08-08 | Cadence Design System, Inc. | Method and system for performing placement on non Manhattan semiconductor integrated circuits |
| US7506295B1 (en) | 2002-12-31 | 2009-03-17 | Cadence Design Systems, Inc. | Non manhattan floor plan architecture for integrated circuits |
| US8095903B2 (en) | 2004-06-01 | 2012-01-10 | Pulsic Limited | Automatically routing nets with variable spacing |
| US7373628B1 (en) | 2004-06-01 | 2008-05-13 | Pulsic Limited | Method of automatically routing nets using a Steiner tree |
| US7784010B1 (en) | 2004-06-01 | 2010-08-24 | Pulsic Limited | Automatic routing system with variable width interconnect |
| US7131096B1 (en) | 2004-06-01 | 2006-10-31 | Pulsic Limited | Method of automatically routing nets according to current density rules |
| US7257797B1 (en) | 2004-06-07 | 2007-08-14 | Pulsic Limited | Method of automatic shape-based routing of interconnects in spines for integrated circuit design |
| US20060053393A1 (en) * | 2004-09-03 | 2006-03-09 | Cowan Christopher R | Method of improving routes of nets in circuits |
| WO2007074402A2 (en) | 2005-06-21 | 2007-07-05 | Pulsic Limited | High-speed shape-based router |
| US7603644B2 (en) * | 2005-06-24 | 2009-10-13 | Pulsic Limited | Integrated circuit routing and compaction |
| US7363607B2 (en) | 2005-11-08 | 2008-04-22 | Pulsic Limited | Method of automatically routing nets according to parasitic constraint rules |
| US8161446B2 (en) * | 2008-09-23 | 2012-04-17 | Qualcomm Incorporated | System and method of connecting a macro cell to a system power supply |
| US8458636B1 (en) | 2009-03-18 | 2013-06-04 | Pulsic Limited | Filling vacant areas of an integrated circuit design |
| JP5418341B2 (ja) * | 2010-03-19 | 2014-02-19 | 富士通株式会社 | 設計支援プログラム、設計支援装置および設計支援方法 |
| US8863048B1 (en) * | 2013-03-15 | 2014-10-14 | Cadence Design Systems, Inc. | Methods, systems, and articles of manufacture for implementing multiple-patterning-aware correct-by-construction layout processing for an electronic design |
| US9286432B1 (en) * | 2013-03-15 | 2016-03-15 | Cadence Design Systems, Inc. | Methods, systems, and articles of manufacture for implementing correct-by-construction physical designs with multiple-patterning-awareness |
| US9087174B1 (en) | 2013-03-15 | 2015-07-21 | Cadence Design Systems, Inc. | Methods, systems, and articles of manufacture for implementing multiple-patterning-aware design rule check for electronic designs |
| KR102226910B1 (ko) * | 2019-12-24 | 2021-03-11 | 아주대학교 산학협력단 | Pcb 팬아웃 최적화 장치 및 그 동작 방법 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04241677A (ja) * | 1991-01-16 | 1992-08-28 | Hokuriku Nippon Denki Software Kk | 配線経路探索方式 |
| JPH04256073A (ja) * | 1991-02-08 | 1992-09-10 | Hokuriku Nippon Denki Software Kk | 配線経路探索方式 |
| JPH05242200A (ja) * | 1992-01-31 | 1993-09-21 | Nec Corp | 引きはがし再配線処理方式 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0770598B2 (ja) * | 1986-03-20 | 1995-07-31 | 株式会社東芝 | 半導体集積回路装置の配線方法 |
| JPS63237436A (ja) * | 1987-03-26 | 1988-10-03 | Toshiba Corp | 半導体集積回路装置の配線方法 |
| JP2818246B2 (ja) * | 1990-03-26 | 1998-10-30 | 株式会社東芝 | 集積回路の自動配線方法 |
| US5361214A (en) * | 1990-07-09 | 1994-11-01 | Kabushiki Kaisha Toshiba | Method for automatically determining wiring routes |
-
1994
- 1994-05-26 JP JP6134917A patent/JP2687879B2/ja not_active Expired - Lifetime
-
1995
- 1995-05-24 US US08/449,278 patent/US5757089A/en not_active Expired - Fee Related
- 1995-05-26 KR KR1019950013401A patent/KR0148299B1/ko not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04241677A (ja) * | 1991-01-16 | 1992-08-28 | Hokuriku Nippon Denki Software Kk | 配線経路探索方式 |
| JPH04256073A (ja) * | 1991-02-08 | 1992-09-10 | Hokuriku Nippon Denki Software Kk | 配線経路探索方式 |
| JPH05242200A (ja) * | 1992-01-31 | 1993-09-21 | Nec Corp | 引きはがし再配線処理方式 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005260269A (ja) * | 2005-04-27 | 2005-09-22 | Matsushita Electric Ind Co Ltd | 電磁波障害解析方法および電磁波障害解析装置およびこれを用いた半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5757089A (en) | 1998-05-26 |
| JP2687879B2 (ja) | 1997-12-08 |
| KR950034687A (ko) | 1995-12-28 |
| KR0148299B1 (ko) | 1998-12-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2687879B2 (ja) | 自動配線方法 | |
| US5615128A (en) | Towards optimal steiner tree routing in the presence of rectilinear obstacles | |
| JP4227304B2 (ja) | 概略配線方法及び装置並びに概略配線プログラムを格納した記録媒体 | |
| US6519751B2 (en) | Method and apparatus for accurate crosspoint allocation in VLSI area routing | |
| JPS60130843A (ja) | 接続路を設定する方法 | |
| JPH07321211A (ja) | 半導体集積回路の配線方法 | |
| CN109933857B (zh) | 感知集成电路布局信息的时钟树主干拓扑生成方法及系统 | |
| JP2753263B2 (ja) | 半導体集積回路の自動配線方法 | |
| JP2002528795A (ja) | 集積回路のルーティングに関するアプローチ | |
| JPH06325133A (ja) | 差動電流スイッチ対のルーティング方法 | |
| JP3560451B2 (ja) | 半導体集積回路のレイアウト方法 | |
| US6408426B1 (en) | Method for determining locations of interconnect repeater farms during physical design of integrated circuits | |
| Cha et al. | A simple and effective greedy multilayer router for MCMs | |
| JPH0951037A (ja) | 半導体集積回路配線方法及び半導体集積回路 | |
| JP3017170B2 (ja) | 半導体集積回路のレイアウト設計方法 | |
| Cha et al. | SEGRA: a very fast general area router for multichip modules | |
| JP2656840B2 (ja) | チャネル配線装置 | |
| JP3014157B2 (ja) | 自動配線方式 | |
| JPH033349A (ja) | 半導体集積回路の自動配線方法 | |
| JPH07121600A (ja) | 配線経路処理方法 | |
| JPH08202753A (ja) | 回路図の配線自動修正方法 | |
| JP2914025B2 (ja) | Lsiの自動配置配線処理方法 | |
| JPH07288281A (ja) | 半導体装置の配線容量算出方法 | |
| JPH08123843A (ja) | 自動配置配線方法 | |
| JPH05120380A (ja) | 配線処理方式 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970722 |