JPH0732203B2 - メモリセル - Google Patents
メモリセルInfo
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- JPH0732203B2 JPH0732203B2 JP4036621A JP3662192A JPH0732203B2 JP H0732203 B2 JPH0732203 B2 JP H0732203B2 JP 4036621 A JP4036621 A JP 4036621A JP 3662192 A JP3662192 A JP 3662192A JP H0732203 B2 JPH0732203 B2 JP H0732203B2
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- JP
- Japan
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- transistor
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- drain
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- memory cell
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Links
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- 239000000758 substrate Substances 0.000 claims description 12
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 3
- 229910052710 silicon Inorganic materials 0.000 claims description 3
- 239000010703 silicon Substances 0.000 claims description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 19
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- 239000010409 thin film Substances 0.000 description 8
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Landscapes
- Semiconductor Memories (AREA)
- Thin Film Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は負荷素子として薄膜トラ
ンジスタを用いた半導体ＲＡＭ（ランダム・アクセス・
メモリ）に関するものである。
ンジスタを用いた半導体ＲＡＭ（ランダム・アクセス・
メモリ）に関するものである。
【０００２】
【従来の技術】従来ＣＭＯＳＲＡＭに用いられているメ
モリのセルを図１に示す。負荷用Ｐチャネルトランジス
タ３，４、及び駆動用Ｎチャネルトランジスタ５，６よ
り成るインバータのループ接続によるフリップフロップ
に対しアドレス線ＡＤＲによりＯＮ−ＯＦＦを制御させ
る伝送用Ｎチャネルトランジスタ（トランスファゲー
ト）１，２を介してデータの入力線であるＢＩＴ、及び
モリのセルを図１に示す。負荷用Ｐチャネルトランジス
タ３，４、及び駆動用Ｎチャネルトランジスタ５，６よ
り成るインバータのループ接続によるフリップフロップ
に対しアドレス線ＡＤＲによりＯＮ−ＯＦＦを制御させ
る伝送用Ｎチャネルトランジスタ（トランスファゲー
ト）１，２を介してデータの入力線であるＢＩＴ、及び
【０００３】
【数１】
【０００４】に接続されている。メモリセルのリード状
態ではフリップフロップからデータ線へ、又ライト状態
の時はデータ線からフリップフロップへ信号がトランス
ファゲートがＯＮした時伝達する。このＣＭＯＳメモリ
セルの特徴としてはフリップフロップを構成するインバ
ータは安定状態では、ＣＭＯＳであることによりパワー
は微少しか必要とせず、従ってメモリに格納されている
データの保持には殆ど電力が消費されないことと、又動
作状態においても、Ｎ−ＭＯＳに比しパワーの消費が少
ないことであり、低電力動作ということでかなり多方面
に活用されている。
態ではフリップフロップからデータ線へ、又ライト状態
の時はデータ線からフリップフロップへ信号がトランス
ファゲートがＯＮした時伝達する。このＣＭＯＳメモリ
セルの特徴としてはフリップフロップを構成するインバ
ータは安定状態では、ＣＭＯＳであることによりパワー
は微少しか必要とせず、従ってメモリに格納されている
データの保持には殆ど電力が消費されないことと、又動
作状態においても、Ｎ−ＭＯＳに比しパワーの消費が少
ないことであり、低電力動作ということでかなり多方面
に活用されている。
【０００５】
【発明が解決しようとする課題】一方このＣＭＯＳメモ
リの欠点としてはそのセルサイズが大きく、従ってＮ−
ＭＯＳのＲＡＭに比し同じチップサイズに格納されるメ
モリの容量が小さく、大容量化がむずかしいことにあ
る。この根本原因はＣＭＯＳであるために平面的にＰチ
ャネルトランジスタを作成するスペース、及びＮチャネ
ルを絶縁しかつ基板となるＰ- ウェルを作成、分離する
スペースが必要となることにある。
リの欠点としてはそのセルサイズが大きく、従ってＮ−
ＭＯＳのＲＡＭに比し同じチップサイズに格納されるメ
モリの容量が小さく、大容量化がむずかしいことにあ
る。この根本原因はＣＭＯＳであるために平面的にＰチ
ャネルトランジスタを作成するスペース、及びＮチャネ
ルを絶縁しかつ基板となるＰ- ウェルを作成、分離する
スペースが必要となることにある。
【０００６】本発明は、２つのインバータの入出力を交
点接続してなるフリップフロップをメモリセルに用い、
該メモリセルとのデータ線対との間で伝送用トランジス
タを介してデータの伝送をなすメモリセルに於いて、メ
モリセル・サイズの低減化を目的とするものである。
点接続してなるフリップフロップをメモリセルに用い、
該メモリセルとのデータ線対との間で伝送用トランジス
タを介してデータの伝送をなすメモリセルに於いて、メ
モリセル・サイズの低減化を目的とするものである。
【０００７】
【課題を解決するための手段】駆動用トランジスタ及び
負荷用トランジスタをそれぞれ電源間に直列接続して構
成された２つのインバータの入出カを交差接続してなる
フリップフロップと、該フリップフロップの各入力接点
とデータ線対との間でそれぞれデータの伝送をなす２つ
の伝送用トランジスタとを基板表面及び該基板上方に形
成してなるメモリセルにおいて、前記駆動用トランジス
タ及び前記伝送用トランジスタは基板表面にチャネルを
挟んで離間して形成されたソース及びドレインとなる２
つの第１領域を各々有するとともに前記駆動用トランジ
スタは、ソース、チャネル、ドレインの配置方向を前記
データ線の延在方向とし、前記負荷用トランジスタは前
記基板上方に配置したシリコン層にチャネルを挟んで離
間して形成されたソース及びドレインとなる２つの第２
領域を有するとともに、ソース、チャネル、ドレインの
配置方向を前記データ線の延在方向とし、前記各インバ
ータの構成する前記駆動用トランジスタの第１領域及び
前記負荷用トランジスタの第２領域の一方と前記各伝送
用トランジスタの第１領域の一方とは電気的に接続され
て前記入出力接点を形成し、接続される当該駆動用トラ
ンジスタ及び伝送用トランジスタの第１領域の一方は各
々共通の領域からなることを特徴とする。
負荷用トランジスタをそれぞれ電源間に直列接続して構
成された２つのインバータの入出カを交差接続してなる
フリップフロップと、該フリップフロップの各入力接点
とデータ線対との間でそれぞれデータの伝送をなす２つ
の伝送用トランジスタとを基板表面及び該基板上方に形
成してなるメモリセルにおいて、前記駆動用トランジス
タ及び前記伝送用トランジスタは基板表面にチャネルを
挟んで離間して形成されたソース及びドレインとなる２
つの第１領域を各々有するとともに前記駆動用トランジ
スタは、ソース、チャネル、ドレインの配置方向を前記
データ線の延在方向とし、前記負荷用トランジスタは前
記基板上方に配置したシリコン層にチャネルを挟んで離
間して形成されたソース及びドレインとなる２つの第２
領域を有するとともに、ソース、チャネル、ドレインの
配置方向を前記データ線の延在方向とし、前記各インバ
ータの構成する前記駆動用トランジスタの第１領域及び
前記負荷用トランジスタの第２領域の一方と前記各伝送
用トランジスタの第１領域の一方とは電気的に接続され
て前記入出力接点を形成し、接続される当該駆動用トラ
ンジスタ及び伝送用トランジスタの第１領域の一方は各
々共通の領域からなることを特徴とする。
【０００８】
【実施例】図２（ａ）は本発明によるメモリセルの平面
パターン図例、（ｂ）にはＡＢの断面図を示す。選択酸
化マスクの境界１８内にソース・ドレイン領域となる部
分が存在する。選択酸化によるフィールド膜形成後にゲ
ート酸化膜を成長させてから第１層目の多結晶シリコン
と基板３０の接続をするためのコンタクトホール１０，
１１の開孔をした後に第１層目の多結晶シリコン１９，
２０，２１，２７（斜線部のパターン）をデポジション
した後に全面にＰイオンを打ち込んでソース・ドレイン
３１，３２，３３を形成する。この後第２フィールド膜
３６をデポジション、ゲートとなる多結晶シリコン１
９，２０上の第２フィールド膜を除去し、前記多結晶シ
リコン１９，２０上を熱酸化して薄膜トランジスタのゲ
ート絶縁膜を形成する。その後第１層と第２層目の多結
晶シリコンを接続するコンタクトホール１２，１３，１
４を開孔し薄膜トランジスタのチャネル、及びソース・
ドレインを形成する第２層目の多結晶シリコン層２２，
２３（点部のパターン）をデポジションし選択的にＰ＋
拡散をする。更に第３フィールド膜３５をデポジション
した後にコンタクトホール１５，１６を開孔後Ａｌ−Ｓ
ｉ層２４，２５，２６を形成する。２４，２５はデータ
線、２６は電源線である。この結果Ｎ＋拡散層３１を
（−）電源ＶＳＳに接続されたソース、３２をドレイ
ン、多結晶シリコン２０をゲートとするＮチャネルトラ
ンジスタと、多結晶シリコン層２２において（＋）電源
ＶＤＤに接続されたソース５５、チャネル５４、ドレイ
ン５６、多結晶シリコン２０をゲートとするＰチャネル
トランジスタが形成され、各々のドレインがダイオード
を介して接続されるＣＭＯＳのインバータが構成でき
る。多結晶シリコン層２２，２３において形成された薄
膜トランジスタのソース・チャネル・ドレインの配置方
向はデータ線の延在方向である。伝送用トランジスタ
は、アドレス線となる多結晶シリコン２１をゲートと
し、図２（ｂ）で言うところの拡散層３２，３３をソー
ス・ドレインとする。伝送用トランジスタは一方の拡散
層３２をインバータの駆動用トランジスタ（２０，３
１，３２）と共有する。図２（ａ）より明らかなよう
に、他方の駆動用トランジスタと伝送用トランジスタも
拡散層を共有している。
パターン図例、（ｂ）にはＡＢの断面図を示す。選択酸
化マスクの境界１８内にソース・ドレイン領域となる部
分が存在する。選択酸化によるフィールド膜形成後にゲ
ート酸化膜を成長させてから第１層目の多結晶シリコン
と基板３０の接続をするためのコンタクトホール１０，
１１の開孔をした後に第１層目の多結晶シリコン１９，
２０，２１，２７（斜線部のパターン）をデポジション
した後に全面にＰイオンを打ち込んでソース・ドレイン
３１，３２，３３を形成する。この後第２フィールド膜
３６をデポジション、ゲートとなる多結晶シリコン１
９，２０上の第２フィールド膜を除去し、前記多結晶シ
リコン１９，２０上を熱酸化して薄膜トランジスタのゲ
ート絶縁膜を形成する。その後第１層と第２層目の多結
晶シリコンを接続するコンタクトホール１２，１３，１
４を開孔し薄膜トランジスタのチャネル、及びソース・
ドレインを形成する第２層目の多結晶シリコン層２２，
２３（点部のパターン）をデポジションし選択的にＰ＋
拡散をする。更に第３フィールド膜３５をデポジション
した後にコンタクトホール１５，１６を開孔後Ａｌ−Ｓ
ｉ層２４，２５，２６を形成する。２４，２５はデータ
線、２６は電源線である。この結果Ｎ＋拡散層３１を
（−）電源ＶＳＳに接続されたソース、３２をドレイ
ン、多結晶シリコン２０をゲートとするＮチャネルトラ
ンジスタと、多結晶シリコン層２２において（＋）電源
ＶＤＤに接続されたソース５５、チャネル５４、ドレイ
ン５６、多結晶シリコン２０をゲートとするＰチャネル
トランジスタが形成され、各々のドレインがダイオード
を介して接続されるＣＭＯＳのインバータが構成でき
る。多結晶シリコン層２２，２３において形成された薄
膜トランジスタのソース・チャネル・ドレインの配置方
向はデータ線の延在方向である。伝送用トランジスタ
は、アドレス線となる多結晶シリコン２１をゲートと
し、図２（ｂ）で言うところの拡散層３２，３３をソー
ス・ドレインとする。伝送用トランジスタは一方の拡散
層３２をインバータの駆動用トランジスタ（２０，３
１，３２）と共有する。図２（ａ）より明らかなよう
に、他方の駆動用トランジスタと伝送用トランジスタも
拡散層を共有している。
【０００９】図５に図２に示したセルパターンの回路図
を示す。駆動用及び伝送用Ｎチャネルトランジスタ４０
〜４３はバルクシリコン単結晶中に又、負荷用Ｐチャネ
ルトランジスタ４４，４５は多結晶薄膜トランジスタと
して形成され、ダイオード４６，４７は薄膜トランジス
タと基板側に形成されるトランジスタの接続点に発生す
る多結晶シリコン同士のダイオードであり、このダイオ
ードはメモリの動作上は障害とならない。
を示す。駆動用及び伝送用Ｎチャネルトランジスタ４０
〜４３はバルクシリコン単結晶中に又、負荷用Ｐチャネ
ルトランジスタ４４，４５は多結晶薄膜トランジスタと
して形成され、ダイオード４６，４７は薄膜トランジス
タと基板側に形成されるトランジスタの接続点に発生す
る多結晶シリコン同士のダイオードであり、このダイオ
ードはメモリの動作上は障害とならない。
【００１０】一般に多結晶シリコン層は単結晶シリコン
に比し、移動度が極端に低く、トランジスタ特性に劣悪
で、特にＯＦＦリークが多いことが知られている。しか
し発明者らはこの特性の改善に努力した結果次のことが
わかった。図３に示すように多結晶シリコンのデポジシ
ョン温度を７００℃以下にすると移動度が改善され、特
に５００℃近辺では１０に近い特性が得られた。又ＯＦ
Ｆリークの改善には多結晶シリコンを熱酸化して作るゲ
ート膜の製造方法に依存し、高温でドライ酸化の方式が
最も良かった。又多結晶シリコンの層のデポジション温
度が高くても、レーザによるアニーリングを実施すると
移動度、ＯＦＦリークの改善が可能である。
に比し、移動度が極端に低く、トランジスタ特性に劣悪
で、特にＯＦＦリークが多いことが知られている。しか
し発明者らはこの特性の改善に努力した結果次のことが
わかった。図３に示すように多結晶シリコンのデポジシ
ョン温度を７００℃以下にすると移動度が改善され、特
に５００℃近辺では１０に近い特性が得られた。又ＯＦ
Ｆリークの改善には多結晶シリコンを熱酸化して作るゲ
ート膜の製造方法に依存し、高温でドライ酸化の方式が
最も良かった。又多結晶シリコンの層のデポジション温
度が高くても、レーザによるアニーリングを実施すると
移動度、ＯＦＦリークの改善が可能である。
【００１１】図４は５００℃で多結晶シリコンをデポジ
ションし、更にチャネル部にイオン打ち込みによりＰイ
オンをライトドープし、ゲート酸化膜を１１００℃で形
成して得られたメモリセルに用いるものと同じサイズの
トランジスタの特性を示す。特性はメモリに応用するに
ついて十分である。
ションし、更にチャネル部にイオン打ち込みによりＰイ
オンをライトドープし、ゲート酸化膜を１１００℃で形
成して得られたメモリセルに用いるものと同じサイズの
トランジスタの特性を示す。特性はメモリに応用するに
ついて十分である。
【００１２】
【発明の効果】本発明は、メモリセルを構成するインバ
ータの負荷素子となる薄膜トランジスタを基板上方に配
置すると共に、そのソース・チャネル・ドレインの配置
方向をデータ線の延在方向とし、かつ駆動用トランジス
タのソース・チャネル・ドレインの配置方向を前記デー
タ線の延在方向としたことにより、薄膜トランジスタ及
び駆動用トランジスタのチャネルの長さに関係なく、デ
ータ線の間隔を決定でき、且つ、インバータの駆動用ト
ランジスタのソース・ドレイン領域の一方を共有化する
ことができたので、集積度の高いメモリセルを得ること
ができる。
ータの負荷素子となる薄膜トランジスタを基板上方に配
置すると共に、そのソース・チャネル・ドレインの配置
方向をデータ線の延在方向とし、かつ駆動用トランジス
タのソース・チャネル・ドレインの配置方向を前記デー
タ線の延在方向としたことにより、薄膜トランジスタ及
び駆動用トランジスタのチャネルの長さに関係なく、デ
ータ線の間隔を決定でき、且つ、インバータの駆動用ト
ランジスタのソース・ドレイン領域の一方を共有化する
ことができたので、集積度の高いメモリセルを得ること
ができる。
【図１】 ＣＭＯＳＲＡＭのセル図。
【図２】 （ａ）は本発明によるＣＭＯＳＲＡＭの平面
図 （ｂ）は断面図。
図 （ｂ）は断面図。
【図３】 多結晶シリコンの移動度とデポジションの温
度の関係を示す図。
度の関係を示す図。
【図４】 本発明により得られた多結晶シリコントラン
ジスタの特性を示す図。
ジスタの特性を示す図。
【図５】 図２の回路図である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/11 29/786 9056−4Ｍ Ｈ０１Ｌ 29/78 ３１１ Ｃ
Claims (1)
- 【請求項１】 駆動用トランジスタ及び負荷用トランジ
スタをそれぞれ電源間に直列接続して構成された２つの
インバータの入出力を交差接続してなるフリップフロッ
プと、該フリップフロップの各入力接点とデータ線対と
の間でそれぞれデータの伝送をなす２つの伝送用トラン
ジスタとを基板表面及び該基板上方に形成してなるメモ
リセルにおいて、前記駆動用トランジスタ及び前記伝送
用トランジスタは基板表面にチャネルを挟んで離間して
形成されたソース及びドレインとなる２つの第１領域を
各々有するとともに前記駆動用トランジスタは、ソー
ス、チャネル、ドレインの配置方向を前記データ線の延
在方向とし、前記負荷用トランジスタは前記基板上方に
配置したシリコン層にチャネルを挟んで離間して形成さ
れたソース及びドレインとなる２つの第２領域を有する
とともに、ソース、チャネル、ドレインの配置方向を前
記データ線の延在方向とし、前記各インバータの構成す
る前記駆動用トランジスタの第１領域及び前記負荷用ト
ランジスタの第２領域の一方と前記各伝送用トランジス
タの第１領域の一方とは電気的に接続されて前記入出力
接点を形成し、接続される当該駆動用トランジスタ及び
伝送用トランジスタの第１領域の一方は各々共通の領域
からなることを特徴とするメモリセル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4036621A JPH0732203B2 (ja) | 1992-02-24 | 1992-02-24 | メモリセル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4036621A JPH0732203B2 (ja) | 1992-02-24 | 1992-02-24 | メモリセル |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1090316A Division JPH0214566A (ja) | 1989-04-10 | 1989-04-10 | フリップフロップ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0669458A JPH0669458A (ja) | 1994-03-11 |
| JPH0732203B2 true JPH0732203B2 (ja) | 1995-04-10 |
Family
ID=12474881
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4036621A Expired - Lifetime JPH0732203B2 (ja) | 1992-02-24 | 1992-02-24 | メモリセル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0732203B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55110069A (en) * | 1979-02-16 | 1980-08-25 | Hitachi Ltd | Semiconductor memory device |
-
1992
- 1992-02-24 JP JP4036621A patent/JPH0732203B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0669458A (ja) | 1994-03-11 |
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