JPH0459784B2 - - Google Patents
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- Publication number
- JPH0459784B2 JPH0459784B2 JP1090318A JP9031889A JPH0459784B2 JP H0459784 B2 JPH0459784 B2 JP H0459784B2 JP 1090318 A JP1090318 A JP 1090318A JP 9031889 A JP9031889 A JP 9031889A JP H0459784 B2 JPH0459784 B2 JP H0459784B2
- Authority
- JP
- Japan
- Prior art keywords
- thin film
- substrate
- polycrystalline silicon
- data line
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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Description
【発明の詳細な説明】
本発明は、CMOS（相補型MOSトランジスタ）
を用いた半導体RAM（ランダム・アクセス・メ
モリ）に関するものである。
を用いた半導体RAM（ランダム・アクセス・メ
モリ）に関するものである。
従来CMOSRAMに用いられているメモリ・セ
ルを第１図に示す。Ｐチヤネルトランジスタ３，
４、およびＮチヤネルトランジスタ５，６よりな
るインバータのループ接続によるフリツプフロツ
プに対し、アドレス線ADRによりON−OFFを
制御されるＮチヤネルトランジスタ（トランスフ
アゲート）１，２を介してデータの入出力である
BIT、およびが接続されている。メモリ・セ
ルのリード状態では、フリツプフロツプからデー
タ線へ、また、ライト状態の時は、データ線から
フリツプフロツプへ信号がトランスフアゲートが
ONした時伝達する。このCMOSメモリ・セルの
特徴としては、フリツプフロツプを構成するイン
バータは安定状態では、CMOSであることによ
りパワーは微少しか必要とせず、したがつて、メ
モリに格納されているデータの保持にはほとんど
電力が消費されないことと、また、動作状態にお
いても、Ｎ−MOSに比しパワーの消費が少ない
ことであり、低電力動作ということでかなり多方
面に活用されている。
ルを第１図に示す。Ｐチヤネルトランジスタ３，
４、およびＮチヤネルトランジスタ５，６よりな
るインバータのループ接続によるフリツプフロツ
プに対し、アドレス線ADRによりON−OFFを
制御されるＮチヤネルトランジスタ（トランスフ
アゲート）１，２を介してデータの入出力である
BIT、およびが接続されている。メモリ・セ
ルのリード状態では、フリツプフロツプからデー
タ線へ、また、ライト状態の時は、データ線から
フリツプフロツプへ信号がトランスフアゲートが
ONした時伝達する。このCMOSメモリ・セルの
特徴としては、フリツプフロツプを構成するイン
バータは安定状態では、CMOSであることによ
りパワーは微少しか必要とせず、したがつて、メ
モリに格納されているデータの保持にはほとんど
電力が消費されないことと、また、動作状態にお
いても、Ｎ−MOSに比しパワーの消費が少ない
ことであり、低電力動作ということでかなり多方
面に活用されている。
一方、このCMOSメモリの欠点としては、そ
のセルサイズが大きく、したがつて、Ｎ−MOS
のRAMに比し、同じチツプサイズに格納される
メモリの容量が小さく、大容量化がむずかしいこ
とにある。この根本原因は、CMOSであるため
に、平面的にＰチヤネルトランジスタを作成する
スペース、および、Ｎチヤネルを絶縁しかつ基板
となるP-ウエルを作成、分離するスペースが必
要となることにある。
のセルサイズが大きく、したがつて、Ｎ−MOS
のRAMに比し、同じチツプサイズに格納される
メモリの容量が小さく、大容量化がむずかしいこ
とにある。この根本原因は、CMOSであるため
に、平面的にＰチヤネルトランジスタを作成する
スペース、および、Ｎチヤネルを絶縁しかつ基板
となるP-ウエルを作成、分離するスペースが必
要となることにある。
本発明は、２つのインバータの入出力を交差接
続してなるフリツプフロツプをメモリ・セルに用
い、該メモリ・セルとの間でデータの入出力をな
すデータ線を有するランダム・アクセス・メモリ
において、メモリ・セルのサイズを低減化し、か
つ、薄膜トランジスタがデータ線の影響を受けな
いようにすることを目的とするものである。
続してなるフリツプフロツプをメモリ・セルに用
い、該メモリ・セルとの間でデータの入出力をな
すデータ線を有するランダム・アクセス・メモリ
において、メモリ・セルのサイズを低減化し、か
つ、薄膜トランジスタがデータ線の影響を受けな
いようにすることを目的とするものである。
本発明は、以上の問題を解決させるため、
MOS型トランジスタ及び薄膜トランジスタをそ
れぞれ電源間に直列接続して構成された２つのイ
ンバータの入出力を交差接続してなるメモリ・セ
ルを基板表面及び該基板上方に形成し、該メモ
リ・セルとの間でデータの伝送をなすデータ線を
有するランダム・アクセス・メモリにおいて、前
記MOS型トランジスタは前記基板表面にチヤネ
ル領域を挟んで互いに離間して形成されたソース
及びドレイン領域を有し、前記薄膜トランジスタ
は前記基板上方に配置されたシリコン層にチヤネ
ル領域を挟んで互いに離間して形成されたソース
及びドレイン領域を有し、前記データ線は、前記
薄膜トランジスタのチヤネル領域を形成するシリ
コン層部分の一表面に形成されるゲート絶縁膜よ
りも厚い絶縁膜を当該シリコン層部分上方に介在
させて配置されることを特徴とするものである。
MOS型トランジスタ及び薄膜トランジスタをそ
れぞれ電源間に直列接続して構成された２つのイ
ンバータの入出力を交差接続してなるメモリ・セ
ルを基板表面及び該基板上方に形成し、該メモ
リ・セルとの間でデータの伝送をなすデータ線を
有するランダム・アクセス・メモリにおいて、前
記MOS型トランジスタは前記基板表面にチヤネ
ル領域を挟んで互いに離間して形成されたソース
及びドレイン領域を有し、前記薄膜トランジスタ
は前記基板上方に配置されたシリコン層にチヤネ
ル領域を挟んで互いに離間して形成されたソース
及びドレイン領域を有し、前記データ線は、前記
薄膜トランジスタのチヤネル領域を形成するシリ
コン層部分の一表面に形成されるゲート絶縁膜よ
りも厚い絶縁膜を当該シリコン層部分上方に介在
させて配置されることを特徴とするものである。
第２図ａは、本発明によるランダム・アクセ
ス・メモリの一実施例の平面パターン図、第２図
ｂは、第２図ａにおけるAB線の断面図を示す。
選択酸化マスクの境界１８内にソース・ドレイン
領域となる部分が存在する。選択酸化によるフイ
ールド膜形成後にゲート酸化膜を成長させてから
第１層目の多結晶シリコンと基板３０の接続をす
るためのコンタクトホール１０，１１の開孔をし
た後に、第１層目の多結晶シリコン１９，２０，
２１，２７（斜線部のパターン）をデポジシヨン
した後に、全面にＰイオンを打ち込んでソース・
ドレイン３１，３２，３３を形成する。この後、
第２フイールド膜３６をデポジシヨンし、ゲート
となる多結晶シリコン１９，２０上の第２フイー
ルド膜を除去し、前記多結晶シリコン１９，２０
上を熱酸化して薄膜トランジスタのゲート絶縁膜
を形成する。その後、第１層と第２層目の多結晶
シリコンを接続するコンタクトホール１２，１
３，１４を開孔し、薄膜トランジスタのチヤネ
ル、およびソース、ドレインを形成する第２層目
の多結晶シリコン２２，２３（点部のパターン）
をデポジシヨンし、選択的にP+拡散をする。さ
らに、第３フイールド膜３５をデポジシヨンした
後に、コンタクトホール１５，１６を開孔後、
Al−Si層２４，２５，２６を形成する。この結
果N+拡散層３１を（−）電源VSSに接続されたソ
ース、３２をドレイン、多結晶シリコン２０をゲ
ートとするＮチヤネルトランジスタと多結晶シリ
コン層２２において（＋）電源VDDに接続された
ソース５５、チヤネル５４、ドレイン５６、多結
晶シリコン２０をゲートとするＰチヤネルトラン
ジスタが形成され、各々のドレインがダイオード
を介して接続されるCMOSのランダム・アクセ
ス・メモリが構成できる。
ス・メモリの一実施例の平面パターン図、第２図
ｂは、第２図ａにおけるAB線の断面図を示す。
選択酸化マスクの境界１８内にソース・ドレイン
領域となる部分が存在する。選択酸化によるフイ
ールド膜形成後にゲート酸化膜を成長させてから
第１層目の多結晶シリコンと基板３０の接続をす
るためのコンタクトホール１０，１１の開孔をし
た後に、第１層目の多結晶シリコン１９，２０，
２１，２７（斜線部のパターン）をデポジシヨン
した後に、全面にＰイオンを打ち込んでソース・
ドレイン３１，３２，３３を形成する。この後、
第２フイールド膜３６をデポジシヨンし、ゲート
となる多結晶シリコン１９，２０上の第２フイー
ルド膜を除去し、前記多結晶シリコン１９，２０
上を熱酸化して薄膜トランジスタのゲート絶縁膜
を形成する。その後、第１層と第２層目の多結晶
シリコンを接続するコンタクトホール１２，１
３，１４を開孔し、薄膜トランジスタのチヤネ
ル、およびソース、ドレインを形成する第２層目
の多結晶シリコン２２，２３（点部のパターン）
をデポジシヨンし、選択的にP+拡散をする。さ
らに、第３フイールド膜３５をデポジシヨンした
後に、コンタクトホール１５，１６を開孔後、
Al−Si層２４，２５，２６を形成する。この結
果N+拡散層３１を（−）電源VSSに接続されたソ
ース、３２をドレイン、多結晶シリコン２０をゲ
ートとするＮチヤネルトランジスタと多結晶シリ
コン層２２において（＋）電源VDDに接続された
ソース５５、チヤネル５４、ドレイン５６、多結
晶シリコン２０をゲートとするＰチヤネルトラン
ジスタが形成され、各々のドレインがダイオード
を介して接続されるCMOSのランダム・アクセ
ス・メモリが構成できる。
第５図に第２図に示したセルパターンの回路図
を示す。Ｎチヤネルトランジスタ４０〜４３はバ
ルクシリコン単結晶中に、また、Ｐチヤネルトラ
ンジスタ４４，４５は多結晶薄膜トランジスタと
して形成される。ダイオード４６，４７はＰチヤ
ネルとＮチヤネルトランジスタの接続点に発生す
る多結晶シリコンのダイオードであり、P+多結
晶シリコン層に重合するN+多結晶シリコン層を
介在させたことにより、このダイオードは、多結
晶シリコン層同士が部分的に重ねて形成されたダ
イオードとなり、リーク電流が大きく、接合面積
も大きいから低抵抗であり、シリコンメモリの動
作上は障害とならない。
を示す。Ｎチヤネルトランジスタ４０〜４３はバ
ルクシリコン単結晶中に、また、Ｐチヤネルトラ
ンジスタ４４，４５は多結晶薄膜トランジスタと
して形成される。ダイオード４６，４７はＰチヤ
ネルとＮチヤネルトランジスタの接続点に発生す
る多結晶シリコンのダイオードであり、P+多結
晶シリコン層に重合するN+多結晶シリコン層を
介在させたことにより、このダイオードは、多結
晶シリコン層同士が部分的に重ねて形成されたダ
イオードとなり、リーク電流が大きく、接合面積
も大きいから低抵抗であり、シリコンメモリの動
作上は障害とならない。
一般に、多結晶シリコン層は単結晶シリコンに
比し、移動度が極端に低く、トランジスタ特性が
劣悪で、特にOFFリーク電流の多いことが知ら
れている。しかし発明者らはこの特性の改善に努
力した結果次のことがわかつた。第３図に示すよ
うに多結晶シリコンのデポジシヨン温度を700℃
以下にすると移動度が改善され、特に500℃近辺
では10に近い特性が得られた。またOFFリーク
の改善には多結晶シリコンを熱酸化して作るゲー
ト間の製造方法に依存し、高温でドライ酸化の方
式が最も良かつた。また、多結晶シリコンの層の
デポジシヨン温度が高くても、レーザによるアニ
ーリングを実施すると移動度、OFFリークの改
善が可能である。
比し、移動度が極端に低く、トランジスタ特性が
劣悪で、特にOFFリーク電流の多いことが知ら
れている。しかし発明者らはこの特性の改善に努
力した結果次のことがわかつた。第３図に示すよ
うに多結晶シリコンのデポジシヨン温度を700℃
以下にすると移動度が改善され、特に500℃近辺
では10に近い特性が得られた。またOFFリーク
の改善には多結晶シリコンを熱酸化して作るゲー
ト間の製造方法に依存し、高温でドライ酸化の方
式が最も良かつた。また、多結晶シリコンの層の
デポジシヨン温度が高くても、レーザによるアニ
ーリングを実施すると移動度、OFFリークの改
善が可能である。
第４図は、500℃で多結晶シリコンをデポジシ
ヨンし、さらにチヤネル部にイオン打ち込みによ
りＰイオンをライトドープし、ゲート酸化膜を
1100℃で形成して得られたメモリ・セルに用いる
ものと同じサイズのトランジスタの特性を示す。
特性はメモリに応用するについて十分である。
ヨンし、さらにチヤネル部にイオン打ち込みによ
りＰイオンをライトドープし、ゲート酸化膜を
1100℃で形成して得られたメモリ・セルに用いる
ものと同じサイズのトランジスタの特性を示す。
特性はメモリに応用するについて十分である。
また、薄膜トランジスタのチヤネル領域を形成
するシリコン層部分の上方に絶縁膜を介してデー
タ線が配置されているから、上記チヤネル領域
が、データ線の電位の影響を受ける。２つのイン
バータの入出力を交差接続してなるフリツプフロ
ツプを構成した場合、チヤネル領域に対するゲー
ト電極の電界と、チヤネル領域に対するデータ線
の電界とは、逆の電界となる場合があり、フリツ
プフロツプの動作が不安定となる。そこで、デー
タ線をゲート絶縁膜よりも厚い絶縁膜を介在させ
て配置したことにより、ゲート電極による電界
が、常に、データ線からの電界より大きくするこ
とができ、薄膜トランジスタは、ゲート電極の支
配を受け、動作が不安定となることを防止でき
る。
するシリコン層部分の上方に絶縁膜を介してデー
タ線が配置されているから、上記チヤネル領域
が、データ線の電位の影響を受ける。２つのイン
バータの入出力を交差接続してなるフリツプフロ
ツプを構成した場合、チヤネル領域に対するゲー
ト電極の電界と、チヤネル領域に対するデータ線
の電界とは、逆の電界となる場合があり、フリツ
プフロツプの動作が不安定となる。そこで、デー
タ線をゲート絶縁膜よりも厚い絶縁膜を介在させ
て配置したことにより、ゲート電極による電界
が、常に、データ線からの電界より大きくするこ
とができ、薄膜トランジスタは、ゲート電極の支
配を受け、動作が不安定となることを防止でき
る。
以上のように、基板上方に配置したシリコン層
にチヤネル領域を挟んで互いに離間して形成され
たソース及びドレイン領域を有する薄膜トランジ
スタを形成し、且つ、この薄膜トランジスタの上
方にデータ線を配置したことにより、メモリ・セ
ルのサイズを縮小できるとともに、データ線が、
薄膜トランジスタのチヤネル領域を形成するシリ
コン層部分の一表面に形成されるゲート絶縁膜よ
りも厚い絶縁膜を当該シリコン層部分上方に介在
させて配置されることにより、薄膜トランジスタ
が、データ線の影響を受けることなく、安定な動
作を保証することができるという効果がある。
にチヤネル領域を挟んで互いに離間して形成され
たソース及びドレイン領域を有する薄膜トランジ
スタを形成し、且つ、この薄膜トランジスタの上
方にデータ線を配置したことにより、メモリ・セ
ルのサイズを縮小できるとともに、データ線が、
薄膜トランジスタのチヤネル領域を形成するシリ
コン層部分の一表面に形成されるゲート絶縁膜よ
りも厚い絶縁膜を当該シリコン層部分上方に介在
させて配置されることにより、薄膜トランジスタ
が、データ線の影響を受けることなく、安定な動
作を保証することができるという効果がある。
第１図はCMOSRAMのセル図である。第２図
ａは本発明によるCMOSRAMの平面図で、第２
図ｂは断面図を示す。第３図は多結晶シリコンの
移動度とデポジシヨンの温度の関係を示す図、ま
た、第４図は本発明により得られた多結晶シリコ
ントランジスタの特性図である。第５図は第２図
の回路図である。 １０，１１，１２，１３，１４，１５，１６…
…コンタクトホール、１９，２０，２１，２７…
…第１層目の多結晶シリコン、２２，２３……第
２層目の多結晶シリコン、３０……基板、３１，
３２，３３……ソース・ドレイン、５４……チヤ
ネル、５５……ソース、５６……ドレイン。
ａは本発明によるCMOSRAMの平面図で、第２
図ｂは断面図を示す。第３図は多結晶シリコンの
移動度とデポジシヨンの温度の関係を示す図、ま
た、第４図は本発明により得られた多結晶シリコ
ントランジスタの特性図である。第５図は第２図
の回路図である。 １０，１１，１２，１３，１４，１５，１６…
…コンタクトホール、１９，２０，２１，２７…
…第１層目の多結晶シリコン、２２，２３……第
２層目の多結晶シリコン、３０……基板、３１，
３２，３３……ソース・ドレイン、５４……チヤ
ネル、５５……ソース、５６……ドレイン。
Claims (1)
- 【特許請求の範囲】 １ MOS型トランジスタ及び薄膜トランジスタ
をそれぞれ電源間に直列接続して構成された２つ
のインバータの入出力を交差接続してなるメモ
リ・セルを基板表面及び該基板上方に形成し、該
メモリ・セルとの間でデータの伝送をなすデータ
線を有するランダム・アクセス・メモリにおい
て、 前記MOS型トランジスタは前記基板表面にチ
ヤネル領域を挟んで互いに離間して形成されたソ
ース及びドレイン領域を有し、 前記薄膜トランジスタは前記基板上方に配置さ
れたシリコン層にチヤネル領域を挟んで互いに離
間して形成されたソース及びドレイン領域を有
し、 前記データ線は、前記薄膜トランジスタのチヤ
ネル領域を形成するシリコン層部分の一表面に形
成されるゲート絶縁膜よりも厚い絶縁膜を当該シ
リコン層部分上方に介在させて配置される ことを特徴とするランダム・アクセス・メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1090318A JPH0221656A (ja) | 1989-04-10 | 1989-04-10 | ランダム・アクセス・メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1090318A JPH0221656A (ja) | 1989-04-10 | 1989-04-10 | ランダム・アクセス・メモリ |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55135634A Division JPS5760868A (en) | 1980-09-29 | 1980-09-29 | Cmos memory cell |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0221656A JPH0221656A (ja) | 1990-01-24 |
| JPH0459784B2 true JPH0459784B2 (ja) | 1992-09-24 |
Family
ID=13995178
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1090318A Granted JPH0221656A (ja) | 1989-04-10 | 1989-04-10 | ランダム・アクセス・メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0221656A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5299736B2 (ja) | 2007-09-04 | 2013-09-25 | Ｎｌｔテクノロジー株式会社 | フィルム貼付装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS503787A (ja) * | 1973-05-16 | 1975-01-16 | ||
| JPS5311947B2 (ja) * | 1973-08-04 | 1978-04-25 | ||
| JPS5828744B2 (ja) * | 1977-05-31 | 1983-06-17 | テキサス インスツルメンツ インコ−ポレイテツド | シリコンゲ−ト型集積回路デバイスおよびその製造方法 |
| JPS5562771A (en) * | 1978-11-02 | 1980-05-12 | Toshiba Corp | Integrated circuit device |
| JPS5575900U (ja) * | 1978-11-17 | 1980-05-24 |
-
1989
- 1989-04-10 JP JP1090318A patent/JPH0221656A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0221656A (ja) | 1990-01-24 |
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