JPH0421348B2 - - Google Patents
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- Publication number
- JPH0421348B2 JPH0421348B2 JP1090315A JP9031589A JPH0421348B2 JP H0421348 B2 JPH0421348 B2 JP H0421348B2 JP 1090315 A JP1090315 A JP 1090315A JP 9031589 A JP9031589 A JP 9031589A JP H0421348 B2 JPH0421348 B2 JP H0421348B2
- Authority
- JP
- Japan
- Prior art keywords
- channel
- transistor
- polycrystalline silicon
- memory cell
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Thin Film Transistor (AREA)
Description
【発明の詳細な説明】
本発明は半導体RAM（ランダム・アクセス・
メモリ）に関するものである。
メモリ）に関するものである。
従来CMOSRAMに用いられているメモリのセ
ルを第１図に示す。Ｐチヤネルトランジスタ３，
４、及びＮチヤネルトランジスタ５，６より成る
インバータのループ接続によるフリツプフロツプ
に対しアドレス線ADRによりON−OFFを制御
されるＮチヤネルトランジスタ（トランスフアゲ
ート）を介してデータの入出力線であるBIT、及
びに接続されている。メモリ・セルのリード
状態ではフリツプフロツプからデータ線へ、又ラ
イト状態の時はデータ線からフリツプフロツプへ
信号がトランスフアゲートがONした時伝達す
る。このCMOSメモリ・セルの特徴としてはフ
リツプフロツプを構成するインバータは安定状態
では、CMOSであることによりパワーは微少し
か必要とせず、従つてメモリに格納されているデ
ータの保持には殆んど電力が消費されないこと
と、又動作状態においても、Ｎ−MOSに比しパ
ワーの消費が少ないことであり、低電力動作とい
うことでかなり多方面に活用されている。
ルを第１図に示す。Ｐチヤネルトランジスタ３，
４、及びＮチヤネルトランジスタ５，６より成る
インバータのループ接続によるフリツプフロツプ
に対しアドレス線ADRによりON−OFFを制御
されるＮチヤネルトランジスタ（トランスフアゲ
ート）を介してデータの入出力線であるBIT、及
びに接続されている。メモリ・セルのリード
状態ではフリツプフロツプからデータ線へ、又ラ
イト状態の時はデータ線からフリツプフロツプへ
信号がトランスフアゲートがONした時伝達す
る。このCMOSメモリ・セルの特徴としてはフ
リツプフロツプを構成するインバータは安定状態
では、CMOSであることによりパワーは微少し
か必要とせず、従つてメモリに格納されているデ
ータの保持には殆んど電力が消費されないこと
と、又動作状態においても、Ｎ−MOSに比しパ
ワーの消費が少ないことであり、低電力動作とい
うことでかなり多方面に活用されている。
一方このCMOSメモリの欠点としてはそのセ
ルサイズが大きく、従つてＮ−MOSのRAMに比
し同じチツプサイズに格納されるメモリの容量が
小さく、大容量化がむずかしいことにある。この
根本原因はCMOSであるために平面的にＰチヤ
ネルトランジスタを作成するスペース、及びＮチ
ヤネルを絶縁しかつ基板となるP-ウエルを作成、
分離するスペースが必要となることにある。
ルサイズが大きく、従つてＮ−MOSのRAMに比
し同じチツプサイズに格納されるメモリの容量が
小さく、大容量化がむずかしいことにある。この
根本原因はCMOSであるために平面的にＰチヤ
ネルトランジスタを作成するスペース、及びＮチ
ヤネルを絶縁しかつ基板となるP-ウエルを作成、
分離するスペースが必要となることにある。
本発明は、２つのインバータの入出力を交差接
続してなるフリツプフロツプをメモリセルに用
い、該メモリセルとの間でデータの入出力をなす
データ線を有するランダム・アクセス・メモリに
おいて、メモリセルのサイズの低減化することを
目的とするものである。
続してなるフリツプフロツプをメモリセルに用
い、該メモリセルとの間でデータの入出力をなす
データ線を有するランダム・アクセス・メモリに
おいて、メモリセルのサイズの低減化することを
目的とするものである。
第２図ａは本発明によるメモリ・セルの平面パ
ターン図例、ｂにはABの断面図を示す。本発明
の実施例では負荷素子となる多結晶シリコン膜を
Ｐチヤネルの薄膜トランジスタとして形成した例
に基づいて説明をする。選択酸化マスクの境界１
８内にソース・ドレイン領域となる部分が存在す
る。選択酸化によるフイールド膜形成後にゲート
酸化膜を成長させてから第１層目の多結晶シリコ
ンと基板３０の接続をするためのコンタクトホー
ル１０，１１を開孔した後に第１層目の多結晶シ
リコン１９，２０，２１，２７（斜線部のパター
ン）をデポジシヨンした後に全面にＰイオンを打
込んでソース・ドレイン３１，３２，３３を形成
する。この後第２フイールド膜３６をデポジシヨ
ン、ゲートとなる多結晶シリコン１９，２０上の
第２フイールド膜を除去し、前記多結晶シリコン
１９，２０上を熱酸化して薄膜トランジスタのゲ
ート絶縁膜を形成する。その後第１層と第２層の
多結晶シリコンを接続するコンタクトホール１
２，１３，１４を開孔し薄膜トランジスタのチヤ
ネル、及びソース、ドレインを形成する第２層目
の多結晶シリコン２２，２３（点部のパターン）
をデポジシヨンし選択的にP+拡散をする。更に
第３フイールド膜３５をデポジシヨンした後にコ
ンタクトホール１５，１６，１７を開孔後、Al
−Si層２４，２５，２６を形成する。２４，２５
はデータ線、２６は電源線である。この結果N+
拡散層３１を（−）電源VSSに接続されたソース、
３２をドレイン、多結晶シリコン２０をゲートと
するＮチヤネルトランジスタと多結晶シリコン層
２２において（＋）電源VDDに接続されたソース
５５、チヤネル５４、ドレイン５６、多結晶シリ
コン２０をゲートとするＰチヤネルトランジスタ
が形成され、各々のドレインがダイオードを介し
て接続されるCMOSのインバータが構成できる。
多結晶シリコン２２，２３において形成されるＰ
チヤネルトランジスタのソース領域、チヤネル領
域、ドレイン領域の配置方向は、前記データ線２
４，２５の延在方向である。
ターン図例、ｂにはABの断面図を示す。本発明
の実施例では負荷素子となる多結晶シリコン膜を
Ｐチヤネルの薄膜トランジスタとして形成した例
に基づいて説明をする。選択酸化マスクの境界１
８内にソース・ドレイン領域となる部分が存在す
る。選択酸化によるフイールド膜形成後にゲート
酸化膜を成長させてから第１層目の多結晶シリコ
ンと基板３０の接続をするためのコンタクトホー
ル１０，１１を開孔した後に第１層目の多結晶シ
リコン１９，２０，２１，２７（斜線部のパター
ン）をデポジシヨンした後に全面にＰイオンを打
込んでソース・ドレイン３１，３２，３３を形成
する。この後第２フイールド膜３６をデポジシヨ
ン、ゲートとなる多結晶シリコン１９，２０上の
第２フイールド膜を除去し、前記多結晶シリコン
１９，２０上を熱酸化して薄膜トランジスタのゲ
ート絶縁膜を形成する。その後第１層と第２層の
多結晶シリコンを接続するコンタクトホール１
２，１３，１４を開孔し薄膜トランジスタのチヤ
ネル、及びソース、ドレインを形成する第２層目
の多結晶シリコン２２，２３（点部のパターン）
をデポジシヨンし選択的にP+拡散をする。更に
第３フイールド膜３５をデポジシヨンした後にコ
ンタクトホール１５，１６，１７を開孔後、Al
−Si層２４，２５，２６を形成する。２４，２５
はデータ線、２６は電源線である。この結果N+
拡散層３１を（−）電源VSSに接続されたソース、
３２をドレイン、多結晶シリコン２０をゲートと
するＮチヤネルトランジスタと多結晶シリコン層
２２において（＋）電源VDDに接続されたソース
５５、チヤネル５４、ドレイン５６、多結晶シリ
コン２０をゲートとするＰチヤネルトランジスタ
が形成され、各々のドレインがダイオードを介し
て接続されるCMOSのインバータが構成できる。
多結晶シリコン２２，２３において形成されるＰ
チヤネルトランジスタのソース領域、チヤネル領
域、ドレイン領域の配置方向は、前記データ線２
４，２５の延在方向である。
第５図に第２図に示したセルパターンの回路図
を示す。Ｎチヤネルトランジスタ４０〜４３はバ
ルクシリコン単結晶中に又、Ｐチヤネルトランジ
スタ４４，４５は多結晶薄膜トランジスタとして
形成され、ダイオード４６，４７はＰチヤネルと
Ｎチヤネルトランジスタの多結晶シリコンにより
接続点に発生するダイオードであり、このダイオ
ードはメモリの動作上は障害とならない。
を示す。Ｎチヤネルトランジスタ４０〜４３はバ
ルクシリコン単結晶中に又、Ｐチヤネルトランジ
スタ４４，４５は多結晶薄膜トランジスタとして
形成され、ダイオード４６，４７はＰチヤネルと
Ｎチヤネルトランジスタの多結晶シリコンにより
接続点に発生するダイオードであり、このダイオ
ードはメモリの動作上は障害とならない。
本発明の特徴は第２図ｂに示した如くCMOS
インバータを構成するに際し、１つのゲート電極
を共通にして、ゲート電極の下側にＮチヤネルの
トランジスタ、ゲート電極の上側にＰチヤネルト
ランジスタを配置し、そのドレイン同志を接続す
る方法を用いることにあり、従来平面配置であつ
たＰチヤネルとＮチヤネル領域が立体配置される
ので、セルサイズは飛躍的に縮少し、同一チツプ
サイズでのメモリ容量は急増する。
インバータを構成するに際し、１つのゲート電極
を共通にして、ゲート電極の下側にＮチヤネルの
トランジスタ、ゲート電極の上側にＰチヤネルト
ランジスタを配置し、そのドレイン同志を接続す
る方法を用いることにあり、従来平面配置であつ
たＰチヤネルとＮチヤネル領域が立体配置される
ので、セルサイズは飛躍的に縮少し、同一チツプ
サイズでのメモリ容量は急増する。
一般に多結晶シリコン層は単結晶シリコンに比
し、移動度が極端に低く、トランジスタ特性に劣
悪で、特にOFFリークが多いことが知られてい
る。しかし発明者らはこの特性の改善に努力した
結果次のことがわかつた。第３図に示すように多
結晶シリコンのデポジシヨン温度を700℃以下に
すると移動度が改善され、特に500℃近辺では10
に近い特性が得られた。又OFFリークの改善に
は多結晶シリコンを熱酸化して作るゲート膜の製
造方法に依存し、高温でドライ酸化の方式が最も
良かつた。又多結晶シリコンの層のデポジシヨン
温度が高くても、レーザによるアニーリングを実
施すると移動度、OFFリークの改善が可能であ
る。
し、移動度が極端に低く、トランジスタ特性に劣
悪で、特にOFFリークが多いことが知られてい
る。しかし発明者らはこの特性の改善に努力した
結果次のことがわかつた。第３図に示すように多
結晶シリコンのデポジシヨン温度を700℃以下に
すると移動度が改善され、特に500℃近辺では10
に近い特性が得られた。又OFFリークの改善に
は多結晶シリコンを熱酸化して作るゲート膜の製
造方法に依存し、高温でドライ酸化の方式が最も
良かつた。又多結晶シリコンの層のデポジシヨン
温度が高くても、レーザによるアニーリングを実
施すると移動度、OFFリークの改善が可能であ
る。
第４図は500℃で多結晶シリコンをデポジシヨ
ンし、更にチヤネル部にイオン打込みによりＰイ
オンをライトドーブし、ゲート酸化膜を1100℃で
形成して得られたメモリ・セルに用いるものと同
じサイズのトランジスタの特性を示す。特性はメ
モリに応用するについて十分である。
ンし、更にチヤネル部にイオン打込みによりＰイ
オンをライトドーブし、ゲート酸化膜を1100℃で
形成して得られたメモリ・セルに用いるものと同
じサイズのトランジスタの特性を示す。特性はメ
モリに応用するについて十分である。
本発明は、メモリセルを構成するインバータの
負荷素子となる薄膜トランジスタを、基板表面に
チヤネル領域を挟んで互いに離間して形成された
ソースおよびドレイン領域を有するトランジスタ
の上方に配置し、かつ、そのソース領域、チヤネ
ル領域、ドレイン領域の配置方向を前記データ線
の延在方向としたことにより、薄膜トランジスタ
のチヤネル領域の長さに関係なく、データ線の間
隔を決定できるので、集積度の高いランダム・ア
クセス・メモリを得ることができ、同じデザイン
ルールで構成した従来のセルの約２分の１のサイ
ズとなり5μmルールでは従来4Kbitが限度であつ
たが、本発明の実施により16Kbitにも手が届く
ようになつた。
負荷素子となる薄膜トランジスタを、基板表面に
チヤネル領域を挟んで互いに離間して形成された
ソースおよびドレイン領域を有するトランジスタ
の上方に配置し、かつ、そのソース領域、チヤネ
ル領域、ドレイン領域の配置方向を前記データ線
の延在方向としたことにより、薄膜トランジスタ
のチヤネル領域の長さに関係なく、データ線の間
隔を決定できるので、集積度の高いランダム・ア
クセス・メモリを得ることができ、同じデザイン
ルールで構成した従来のセルの約２分の１のサイ
ズとなり5μmルールでは従来4Kbitが限度であつ
たが、本発明の実施により16Kbitにも手が届く
ようになつた。
第１図はMOSRAMのセル図である。第２図ａ
は本発明によるCMOSRAMの平面図で、第２図
ｂは断面図を示す。第３図は多結晶シリコンの移
動度とデポジシヨンの温度の関係を示す図、又第
４図は本発明により得られた多結晶シリコントラ
ンジシスタの特性図である。第５図は第２図の回
路図である。
は本発明によるCMOSRAMの平面図で、第２図
ｂは断面図を示す。第３図は多結晶シリコンの移
動度とデポジシヨンの温度の関係を示す図、又第
４図は本発明により得られた多結晶シリコントラ
ンジシスタの特性図である。第５図は第２図の回
路図である。
Claims (1)
- 【特許請求の範囲】 １ ２つのインバータの入出力を交差接続してな
るフリツプフロツプをメモリセルに用い、該メモ
リセルとの間でデータの入出力をなすデータ線を
有するランダム・アクセス・メモリにおいて、 各前記インバータはそれぞれ電源間に直列接続
された第１及び第２のトランジスタから構成さ
れ、 前記第１のトランジスタは基板表面にチヤネル
領域を挟んで互いに離間して形成されたソースお
よびドレイン領域を有し、 前記第２のトランジスタは前記基板上方にチヤ
ネル領域を挟んで互いに離間して形成され且つシ
リコン層からなるソース及びドレイン領域を有す
る薄膜トランジスタであり、当該第２のトランジ
スタのソース領域、チヤネル領域、ドレイン領域
の配置方向は前記データ線の延在方向である ことを特徴とするランダム・アクセス・メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1090315A JPH0214565A (ja) | 1989-04-10 | 1989-04-10 | ランダム・アクセス・メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1090315A JPH0214565A (ja) | 1989-04-10 | 1989-04-10 | ランダム・アクセス・メモリ |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55135634A Division JPS5760868A (en) | 1980-09-29 | 1980-09-29 | Cmos memory cell |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0214565A JPH0214565A (ja) | 1990-01-18 |
| JPH0421348B2 true JPH0421348B2 (ja) | 1992-04-09 |
Family
ID=13995097
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1090315A Granted JPH0214565A (ja) | 1989-04-10 | 1989-04-10 | ランダム・アクセス・メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0214565A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2635831B2 (ja) * | 1991-01-28 | 1997-07-30 | 株式会社東芝 | 半導体装置 |
| JP2682393B2 (ja) * | 1993-08-13 | 1997-11-26 | 日本電気株式会社 | スタティック形半導体記憶装置 |
| US9490241B2 (en) * | 2011-07-08 | 2016-11-08 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device comprising a first inverter and a second inverter |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS503787A (ja) * | 1973-05-16 | 1975-01-16 | ||
| JPS5311947B2 (ja) * | 1973-08-04 | 1978-04-25 | ||
| JPS5828744B2 (ja) * | 1977-05-31 | 1983-06-17 | テキサス インスツルメンツ インコ−ポレイテツド | シリコンゲ−ト型集積回路デバイスおよびその製造方法 |
| JPS5575900U (ja) * | 1978-11-17 | 1980-05-24 | ||
| JPS55110069A (en) * | 1979-02-16 | 1980-08-25 | Hitachi Ltd | Semiconductor memory device |
| JPS5862771A (ja) * | 1981-10-12 | 1983-04-14 | Oki Electric Ind Co Ltd | 図形認識装置 |
-
1989
- 1989-04-10 JP JP1090315A patent/JPH0214565A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0214565A (ja) | 1990-01-18 |
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