JPH0732223B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0732223B2 JPH0732223B2 JP60003876A JP387685A JPH0732223B2 JP H0732223 B2 JPH0732223 B2 JP H0732223B2 JP 60003876 A JP60003876 A JP 60003876A JP 387685 A JP387685 A JP 387685A JP H0732223 B2 JPH0732223 B2 JP H0732223B2
- Authority
- JP
- Japan
- Prior art keywords
- die pad
- lead
- center
- leads
- chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/40—Leadframes
- H10W70/421—Shapes or dispositions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/075—Connecting or disconnecting of bond wires
- H10W72/07551—Connecting or disconnecting of bond wires characterised by changes in properties of the bond wires during the connecting
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/5445—Dispositions of bond wires being orthogonal to a side surface of the chip, e.g. parallel arrangements
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/931—Shapes of bond pads
- H10W72/932—Plan-view shape, i.e. in top view
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink
Landscapes
- Wire Bonding (AREA)
- Lead Frames For Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、パツケージの中心にリードを有するDIL（デ
ユアル・インライン）形樹脂封止型パツケージ構造の半
導体装置，特にメモリIC用リードフレーム部のパターン
に関するものである。
ユアル・インライン）形樹脂封止型パツケージ構造の半
導体装置，特にメモリIC用リードフレーム部のパターン
に関するものである。
メモリICは高集積度化が進み、年々チツプサイズが大き
くなつてきているが、パツケージサイズに制限がある場
合のチツプサイズはパツケージの短手方向より長手方向
に対して大きくなり、現在、パツケージ長手方向のチツ
プサイズが10mmを超えるものがでてきている。
くなつてきているが、パツケージサイズに制限がある場
合のチツプサイズはパツケージの短手方向より長手方向
に対して大きくなり、現在、パツケージ長手方向のチツ
プサイズが10mmを超えるものがでてきている。
また、メモリIC素子の中央部分はメモリセルで占められ
ているため、外部リード接続用の内部電極（ボンテイン
グパツド）はチツプ長手方向の両サイドに設けられてい
る。
ているため、外部リード接続用の内部電極（ボンテイン
グパツド）はチツプ長手方向の両サイドに設けられてい
る。
このようにチツプの長さが10mmを超えるようなメモリIC
をパツケージの中央にリードを有するDIL形樹脂封止型
パツケージ（18ピン,22ピンのようにパツケージ片側の
リード総数が奇数となるもの）に適用した場合、組立工
程で次のような問題が生じる。第２図に示すパツケージ
サイズが300ミルで18ピンDIL形樹脂封止型パツケージを
例にあげて説明する。
をパツケージの中央にリードを有するDIL形樹脂封止型
パツケージ（18ピン,22ピンのようにパツケージ片側の
リード総数が奇数となるもの）に適用した場合、組立工
程で次のような問題が生じる。第２図に示すパツケージ
サイズが300ミルで18ピンDIL形樹脂封止型パツケージを
例にあげて説明する。
第２図はリードフレームに10mmのチツプを搭載しワイヤ
リングしたものである。ここで、リードフレーム１は、
チツプを搭載するためのダイスパッド２と、このダイス
パッド２の両側から引き出された支持枠３と、ダイスパ
ッド２の両側を挾むように多数設けられたリード４-1〜
４-18から構成され、この各リード４-1〜４-18が図示し
ないダムバーで互に連結されると共に、このダムバーが
図示しない枠状のフレームで連結されている。このよう
なリードフレーム１に対し、ダイスパツド２上にメモリ
IC用の上記チツプ５を搭載したのち、このチツプ５上の
中央部分にあるメモリセル６を除く長手方向の両サイド
に設けられた内部電極７とその周囲にある各リード４-1
〜４-18との間でワイヤ８を介してワイヤリングして接
続がなされている。なお、リードフレーム１上の破線で
示す符号９はモールドラインであり、このモールドライ
ン９が上記チツプ５を樹脂封止するためのパツケージサ
イズに相当し、そのパツケージ・ダイスパツドセンター
を符号Ａ−Ａ′で示している。
リングしたものである。ここで、リードフレーム１は、
チツプを搭載するためのダイスパッド２と、このダイス
パッド２の両側から引き出された支持枠３と、ダイスパ
ッド２の両側を挾むように多数設けられたリード４-1〜
４-18から構成され、この各リード４-1〜４-18が図示し
ないダムバーで互に連結されると共に、このダムバーが
図示しない枠状のフレームで連結されている。このよう
なリードフレーム１に対し、ダイスパツド２上にメモリ
IC用の上記チツプ５を搭載したのち、このチツプ５上の
中央部分にあるメモリセル６を除く長手方向の両サイド
に設けられた内部電極７とその周囲にある各リード４-1
〜４-18との間でワイヤ８を介してワイヤリングして接
続がなされている。なお、リードフレーム１上の破線で
示す符号９はモールドラインであり、このモールドライ
ン９が上記チツプ５を樹脂封止するためのパツケージサ
イズに相当し、そのパツケージ・ダイスパツドセンター
を符号Ａ−Ａ′で示している。
ところで、上記構成のDIL形パツケージにおいて、パツ
ケージの中央に位置するリード４-5およびリード４-14
のリード先端は隣り合うリード４-4およびリード４-13
を越えて先に伸ばすことはできない。それというのもフ
レーム製作上リードとリードの間隔はフレームの板厚以
上必要であり、リード４-5および４-14のリード先端が
リード４-4および４-13を超えるにはパツケージ短手方
向のチツプサイズを極めて小さくしなければならないた
め、現実的には困難である。
ケージの中央に位置するリード４-5およびリード４-14
のリード先端は隣り合うリード４-4およびリード４-13
を越えて先に伸ばすことはできない。それというのもフ
レーム製作上リードとリードの間隔はフレームの板厚以
上必要であり、リード４-5および４-14のリード先端が
リード４-4および４-13を超えるにはパツケージ短手方
向のチツプサイズを極めて小さくしなければならないた
め、現実的には困難である。
この結果、リード４-5および４-14に配線されるワイヤ
長さは極めて長くなるため、ワイヤ８がリード４-4,4
-13やダイスパツド２に接触し易いという問題が生じ、
ワイヤリング作業が不安定なものとなり、また信頼性上
大きな問題となる。
長さは極めて長くなるため、ワイヤ８がリード４-4,4
-13やダイスパツド２に接触し易いという問題が生じ、
ワイヤリング作業が不安定なものとなり、また信頼性上
大きな問題となる。
本発明は、上記の問題点を解決するためになされたもの
であり、ワイヤリングを容易にして信頼性を高めた半導
体装置を提供するものである。
であり、ワイヤリングを容易にして信頼性を高めた半導
体装置を提供するものである。
〔問題点を解決するための手段〕 本発明に係る半導体装置は、中央部に長方形のダイスパ
ッドを有し、このダイスパッドの長辺の両側にそれぞれ
奇数本のリードを所定ピッチ間隔で並設して成るリード
フレームと、このリードフレームのダイスパッドに搭載
され、ダイスパッドの短辺側に極在化して複数個の電極
が設けられた半導体チップと、このチップの上記電極と
リードの対向端とを接続するワイヤとを有する半導体装
置において、上記ダイスパッドの長手方向の中心位置を
リードフレームの中心より、リードの所定間隔の約1/2
だけリードのピッチ方向に移して形成し、上記ダイスパ
ッドの長手方向の中心位置に対してダイスパッドの長辺
に隣接して並設されたリードを対称に形成するととも
に、上記ダイスパッドの長手方向の中心位置側に位置す
る各リードに隣合う外側の各リードの一部に切欠きを設
け、上記ダイスパッドの長辺の両側にそれぞれ並設され
た奇数本のリードの内のそれぞれ中央の各１本のリード
とワイヤによって接続される半導体チップの各電極を、
リードフレーム中心に近い方の半導体チップ短辺部側に
それぞれ設けたものである。
ッドを有し、このダイスパッドの長辺の両側にそれぞれ
奇数本のリードを所定ピッチ間隔で並設して成るリード
フレームと、このリードフレームのダイスパッドに搭載
され、ダイスパッドの短辺側に極在化して複数個の電極
が設けられた半導体チップと、このチップの上記電極と
リードの対向端とを接続するワイヤとを有する半導体装
置において、上記ダイスパッドの長手方向の中心位置を
リードフレームの中心より、リードの所定間隔の約1/2
だけリードのピッチ方向に移して形成し、上記ダイスパ
ッドの長手方向の中心位置に対してダイスパッドの長辺
に隣接して並設されたリードを対称に形成するととも
に、上記ダイスパッドの長手方向の中心位置側に位置す
る各リードに隣合う外側の各リードの一部に切欠きを設
け、上記ダイスパッドの長辺の両側にそれぞれ並設され
た奇数本のリードの内のそれぞれ中央の各１本のリード
とワイヤによって接続される半導体チップの各電極を、
リードフレーム中心に近い方の半導体チップ短辺部側に
それぞれ設けたものである。
［作用］ 本発明においては、リードフレームのダイスパッドにチ
ップを搭載した場合、パッケージ中央に位置するリード
に接続するワイヤ長さをダイスパッドセンターとパッケ
ージセンターのズレ量だけ短くすることができ、しかも
ダイスパッドの長手方向の中心位置に対してダイスパッ
ドの長辺に隣接して並設されたリードを対称にし、か
つ、長手方向の中心位置側に位置する各リードに隣合う
外側の各リードの一部に切欠きを設けたので、中心位置
側のリードに接続されるワイヤが隣接するリードへ接触
するのを防ぐことができる。
ップを搭載した場合、パッケージ中央に位置するリード
に接続するワイヤ長さをダイスパッドセンターとパッケ
ージセンターのズレ量だけ短くすることができ、しかも
ダイスパッドの長手方向の中心位置に対してダイスパッ
ドの長辺に隣接して並設されたリードを対称にし、か
つ、長手方向の中心位置側に位置する各リードに隣合う
外側の各リードの一部に切欠きを設けたので、中心位置
側のリードに接続されるワイヤが隣接するリードへ接触
するのを防ぐことができる。
［実施例］ 以下、本発明を図面に示す実施例に基いて説明する。
第１図は本発明の一実施例によるリードフレームにチツ
プをワイヤリングした18ピンDIL形パツケージ構造のメ
モリICを示す主要平面図である。この実施例では、チツ
プを搭載するためのダイスパツド２と、このダイスパツ
ド２の両側から引き出された支持枠３と、ダイスパツド
２の両側を挾むように多数設けられたリード４-1〜４
-18と、この各リード４-1〜４-18を互に連結するダムバ
ーおよびフレームからリードフレーム１が構成されてい
る点は上記した従来の第２図に示すものと同様である
が、このリードフレーム１のダイスパツド２のセンター
（チツプセンター）Ｃ−Ｃ′がパツケージセンターＢ−
Ｂ′から1.27mm離れている。そして、パツケージセンタ
ーＢ−Ｂ′に位置するリード４-5および４-14にワイヤ
８を介してそれぞれ接続されるチツプ５上の２個の内部
電極７が同一端面に配置されている。さらに、ダイスパ
ッドセンターＣ−Ｃ′に対してリード４-4と４-5、４-3
と４-6、４-14と４-15及び４-13と４-16がそれぞれ図示
されるように対称に配列して形成されている。なお、図
中，第２図と同一符号は同一また相当部分を示す。
プをワイヤリングした18ピンDIL形パツケージ構造のメ
モリICを示す主要平面図である。この実施例では、チツ
プを搭載するためのダイスパツド２と、このダイスパツ
ド２の両側から引き出された支持枠３と、ダイスパツド
２の両側を挾むように多数設けられたリード４-1〜４
-18と、この各リード４-1〜４-18を互に連結するダムバ
ーおよびフレームからリードフレーム１が構成されてい
る点は上記した従来の第２図に示すものと同様である
が、このリードフレーム１のダイスパツド２のセンター
（チツプセンター）Ｃ−Ｃ′がパツケージセンターＢ−
Ｂ′から1.27mm離れている。そして、パツケージセンタ
ーＢ−Ｂ′に位置するリード４-5および４-14にワイヤ
８を介してそれぞれ接続されるチツプ５上の２個の内部
電極７が同一端面に配置されている。さらに、ダイスパ
ッドセンターＣ−Ｃ′に対してリード４-4と４-5、４-3
と４-6、４-14と４-15及び４-13と４-16がそれぞれ図示
されるように対称に配列して形成されている。なお、図
中，第２図と同一符号は同一また相当部分を示す。
このように、パツケージの長手方向に対するダイスパツ
ドセンターＣ−Ｃ′をパツケージラインＢ−Ｂ′より1.
27mm離し、パツケージ中央に位置するリード４-5および
４-14にワイヤ８を介して接続される２個の内部電極７
を同一端面に配置することにより、リードフレーム１の
ダイスパツド２に上記サイズのチツプ５を搭載しワイヤ
リングした場合、前記各リード４-5および４-14に接続
されるワイヤ８の長さは、ダイスパツドセンターＣ−
Ｃ′とパツケージセンターＢ−Ｂ′のズレ量だけ短かく
なる。これによつて、ワイヤリング作業が容易に行な
え、ワイヤ８のダイスパツド２などへの接触もなく、信
頼性向上がはかれる。
ドセンターＣ−Ｃ′をパツケージラインＢ−Ｂ′より1.
27mm離し、パツケージ中央に位置するリード４-5および
４-14にワイヤ８を介して接続される２個の内部電極７
を同一端面に配置することにより、リードフレーム１の
ダイスパツド２に上記サイズのチツプ５を搭載しワイヤ
リングした場合、前記各リード４-5および４-14に接続
されるワイヤ８の長さは、ダイスパツドセンターＣ−
Ｃ′とパツケージセンターＢ−Ｂ′のズレ量だけ短かく
なる。これによつて、ワイヤリング作業が容易に行な
え、ワイヤ８のダイスパツド２などへの接触もなく、信
頼性向上がはかれる。
なお、ダイスパツド２のズレ量としてはリードピツチの
1/2,即ち1.27mmが最もワイヤ長を短かくできる。上述の
実施例では、パッケージの長手方向に対するダイスパッ
ドセンターＣ−Ｃ′をパッケージラインＢ−Ｂ′よりリ
ードピッチの約1/2ずらして、このダイスパッド２の周
辺に配列されるリードのうち４-4と４-5、４-3と４-6、
４-14と４-15及び４-13と４-16それぞれをダイスパッド
センターＣ−Ｃ′に対して対称に配列する場合について
示したが、本発明はこれに限らず、ダイスパッド２の長
辺の両側にそれぞれ並設される奇数本のリードの内のそ
れぞれ中央の各１本のリードに隣合うリード４-3,4-6及
び４-13及び４-16の一部に切欠き10を設けることもでき
る。この構造によると、中央の各１本のリード４-4,
4-5,4-14,4-15とそれに対応してリードフレーム中心に
近い方のチップ短辺部にそれぞれ設けられた内部電極７
が接続されるワイヤ８が、隣合う各リード４-3,4-6及び
４-13,4-16へ接触するのを効果的に防ぐことができる。
1/2,即ち1.27mmが最もワイヤ長を短かくできる。上述の
実施例では、パッケージの長手方向に対するダイスパッ
ドセンターＣ−Ｃ′をパッケージラインＢ−Ｂ′よりリ
ードピッチの約1/2ずらして、このダイスパッド２の周
辺に配列されるリードのうち４-4と４-5、４-3と４-6、
４-14と４-15及び４-13と４-16それぞれをダイスパッド
センターＣ−Ｃ′に対して対称に配列する場合について
示したが、本発明はこれに限らず、ダイスパッド２の長
辺の両側にそれぞれ並設される奇数本のリードの内のそ
れぞれ中央の各１本のリードに隣合うリード４-3,4-6及
び４-13及び４-16の一部に切欠き10を設けることもでき
る。この構造によると、中央の各１本のリード４-4,
4-5,4-14,4-15とそれに対応してリードフレーム中心に
近い方のチップ短辺部にそれぞれ設けられた内部電極７
が接続されるワイヤ８が、隣合う各リード４-3,4-6及び
４-13,4-16へ接触するのを効果的に防ぐことができる。
以上説明したように本発明によれば、リードフレームの
ダイスパッドにチップを搭載した場合、パッケージ中央
に位置するリードに接続するワイヤ長さをダイスパッド
センターとパッケージセンターのズレ量だけ短くするこ
とができ、しかもダイスパッドの長手方向の中心位置に
対してダイスパッドの長辺に隣接して並設されたリード
を対称にし、かつ、長手方向の中心位置側に位置する各
リードに隣合う外側の各リードの一部に切欠きを設けた
ので、中心位置側のリードに接続されるワイヤが隣接す
るリードへ接触するのを防ぐことができるという効果が
ある。
ダイスパッドにチップを搭載した場合、パッケージ中央
に位置するリードに接続するワイヤ長さをダイスパッド
センターとパッケージセンターのズレ量だけ短くするこ
とができ、しかもダイスパッドの長手方向の中心位置に
対してダイスパッドの長辺に隣接して並設されたリード
を対称にし、かつ、長手方向の中心位置側に位置する各
リードに隣合う外側の各リードの一部に切欠きを設けた
ので、中心位置側のリードに接続されるワイヤが隣接す
るリードへ接触するのを防ぐことができるという効果が
ある。
第１図は本発明の一実施例によるリードフレームにチツ
プをワイヤリングしたDIL形パツケージ構造のメモリIC
の主要平面図、第２図は従来例によるリードフレームに
チツプをワイヤリングしたDIL形パツケージ構造のメモ
リICの主要平面図である。 １……リードフレーム、２……ダイスパツド、３……支
持枠、４-1〜４-18……リード、５……半導体素子（チ
ツプ）、６……メモリセル、７……内部電極、８……ワ
イヤ、９……モールドライン、Ａ−Ａ′……パツケージ
・ダイスパツドセンタ、Ｂ−Ｂ′……パツケージセンタ
ー、Ｃ−Ｃ′……ダイスパツドセンター、10……切欠
き。
プをワイヤリングしたDIL形パツケージ構造のメモリIC
の主要平面図、第２図は従来例によるリードフレームに
チツプをワイヤリングしたDIL形パツケージ構造のメモ
リICの主要平面図である。 １……リードフレーム、２……ダイスパツド、３……支
持枠、４-1〜４-18……リード、５……半導体素子（チ
ツプ）、６……メモリセル、７……内部電極、８……ワ
イヤ、９……モールドライン、Ａ−Ａ′……パツケージ
・ダイスパツドセンタ、Ｂ−Ｂ′……パツケージセンタ
ー、Ｃ−Ｃ′……ダイスパツドセンター、10……切欠
き。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭60−10651（ＪＰ，Ａ) 特開 昭55−93243（ＪＰ，Ａ) 特開 昭59−125644（ＪＰ，Ａ) 実開 昭58−195453（ＪＰ，Ｕ)
Claims (1)
- 【請求項１】中央部に長方形のダイスパッドを有し、こ
のダイスパッドの長辺の両側にそれぞれ奇数本のリード
を所定ピッチ間隔で並設して成るリードフレームと、こ
のリードフレームのダイスパッドに搭載され、ダイスパ
ッドの短辺側に極在化して複数個の電極が設けられた半
導体チップと、このチップの上記電極とリードの対向端
とを接続するワイヤとを有する半導体装置において、上
記ダイスパッドの長手方向の中心位置をリードフレーム
の中心より、リードの所定間隔の約1/2だけリードのピ
ッチ方向に移して形成し、上記ダイスパッドの長手方向
の中心位置に対してダイスパッドの長辺に隣接して並設
されたリードを対称に形成するとともに、上記ダイスパ
ッドの長手方向の中心位置側に位置する各リードに隣合
う外側の各リードの一部に切欠きを設け、上記ダイスパ
ッドの長辺の両側にそれぞれ並設された奇数本のリード
の内のそれぞれ中央の各１本のリードとワイヤによって
接続される半導体チップの各電極を、リードフレーム中
心に近い方の半導体チップ短辺部側にそれぞれ設けたこ
とを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60003876A JPH0732223B2 (ja) | 1985-01-11 | 1985-01-11 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60003876A JPH0732223B2 (ja) | 1985-01-11 | 1985-01-11 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61163654A JPS61163654A (ja) | 1986-07-24 |
| JPH0732223B2 true JPH0732223B2 (ja) | 1995-04-10 |
Family
ID=11569385
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60003876A Expired - Lifetime JPH0732223B2 (ja) | 1985-01-11 | 1985-01-11 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0732223B2 (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5593243A (en) * | 1979-01-04 | 1980-07-15 | Nec Corp | Semiconductor device |
| JPS58195453U (ja) * | 1982-06-22 | 1983-12-26 | 富士通株式会社 | リ−ドフレ−ム |
| JPS59125644A (ja) * | 1982-12-29 | 1984-07-20 | Fujitsu Ltd | 半導体装置 |
| JPS6010651A (ja) * | 1983-06-30 | 1985-01-19 | Toshiba Corp | 半導体装置 |
-
1985
- 1985-01-11 JP JP60003876A patent/JPH0732223B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61163654A (ja) | 1986-07-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3337224B2 (ja) | 半導体装置 | |
| JPH05109979A (ja) | 反転型ｉｃの製造方法及びそれを用いたｉｃモジユール | |
| US4951120A (en) | Lead frame and semiconductor device using the same | |
| KR980006563A (ko) | 리드 온 칩 타입의 리드프레임 | |
| JP2517691B2 (ja) | 半導体装置及びその製造方法 | |
| JPH0732223B2 (ja) | 半導体装置 | |
| JPS62200749A (ja) | リ−ドフレ−ム | |
| JPH0783035B2 (ja) | 半導体装置 | |
| JPS6010651A (ja) | 半導体装置 | |
| JP2969301B2 (ja) | 半導体装置 | |
| JP3578236B2 (ja) | チップ型半導体装置の製造方法 | |
| KR200169976Y1 (ko) | 반도체 패키지 | |
| JPH02159752A (ja) | リードフレーム | |
| JPH06275771A (ja) | 半導体装置およびその半導体装置に組み込まれる半導体チップ | |
| JPS6230498B2 (ja) | ||
| JPS6242552A (ja) | 半導体装置 | |
| JPH0451487Y2 (ja) | ||
| JPH0642347Y2 (ja) | リードフレーム | |
| KR950006443Y1 (ko) | 반도체 패키지용 리드프레임 | |
| JPS634355B2 (ja) | ||
| JPH0936158A (ja) | パッケージ型半導体装置の構造 | |
| JPS621239A (ja) | 半導体装置 | |
| JPH01150347A (ja) | 半導体装置製造用リードフレーム | |
| JPH0579174B2 (ja) | ||
| JPH0815197B2 (ja) | リードフレーム |