JPH0451487Y2 - - Google Patents
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- Publication number
- JPH0451487Y2 JPH0451487Y2 JP13702487U JP13702487U JPH0451487Y2 JP H0451487 Y2 JPH0451487 Y2 JP H0451487Y2 JP 13702487 U JP13702487 U JP 13702487U JP 13702487 U JP13702487 U JP 13702487U JP H0451487 Y2 JPH0451487 Y2 JP H0451487Y2
- Authority
- JP
- Japan
- Prior art keywords
- lead
- bonding
- die pad
- leads
- semiconductor element
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Lead Frames For Integrated Circuits (AREA)
Description
【考案の詳細な説明】
〔産業上の利用分野〕
本考案はリードフレームに係り、特にシングル
インライン型（SIP型）のリードフレームの構造
に関する。
インライン型（SIP型）のリードフレームの構造
に関する。
リードフレームは、リードがダイパツドの片側
に１列に配列されたシングルライン型と、２列に
配列されたデユアルインライン型（DIP）とに大
別される。
に１列に配列されたシングルライン型と、２列に
配列されたデユアルインライン型（DIP）とに大
別される。
これらのうち、SIP型のリードフレームは、第
４図に示す如く、例えば、素子搭載用のダイパツ
ド１の３辺をとり囲むように９本のインナーリー
ド２が配置されており、実装に際しては、半導体
素子（チツプ）３をダイパツド１上に載置し、半
導体素子３のボンデイングパツドＢ１〜Ｂ９とイ
ンナーリード２の先端とを夫々ボンデイングワイ
ヤ４によつて接続し、樹脂パツケージ（図示せ
ず）でモールドするという方法がとられる。
４図に示す如く、例えば、素子搭載用のダイパツ
ド１の３辺をとり囲むように９本のインナーリー
ド２が配置されており、実装に際しては、半導体
素子（チツプ）３をダイパツド１上に載置し、半
導体素子３のボンデイングパツドＢ１〜Ｂ９とイ
ンナーリード２の先端とを夫々ボンデイングワイ
ヤ４によつて接続し、樹脂パツケージ（図示せ
ず）でモールドするという方法がとられる。
ところで通常、半導体チツプ上のボンデイング
パツドの配列が第２図ａに示す如く、各インナー
リードの配列順序と一致している場合は、第４図
の如く問題はない。しかし、第２図ｂに示す如
く、ボンデイングパツドの配列がインナーリード
の配列に対して１つづつずれているような場合、
ピン番号を変えないようにするには第５図の如
く、インナーリードの先端を半導体素子上を通し
て最も遠い位置にあるボンデイングパツドＢ９と
結線しなければならないことになる。このため、
ボンデイングワイヤを長くしなければならない。
そこで、パツドタツチや他のワイヤとの短絡の危
険性が高く、信頼性が低下するという問題があつ
た。
パツドの配列が第２図ａに示す如く、各インナー
リードの配列順序と一致している場合は、第４図
の如く問題はない。しかし、第２図ｂに示す如
く、ボンデイングパツドの配列がインナーリード
の配列に対して１つづつずれているような場合、
ピン番号を変えないようにするには第５図の如
く、インナーリードの先端を半導体素子上を通し
て最も遠い位置にあるボンデイングパツドＢ９と
結線しなければならないことになる。このため、
ボンデイングワイヤを長くしなければならない。
そこで、パツドタツチや他のワイヤとの短絡の危
険性が高く、信頼性が低下するという問題があつ
た。
本考案は、前記実情に鑑みてなされたもので、
チツプのボンデイングパツドの配列が異なる場合
にも、ピン番号を変えることなく、信頼性の高い
半導体装置を形成することのできるリードフレー
ムを提供することを目的とする。
チツプのボンデイングパツドの配列が異なる場合
にも、ピン番号を変えることなく、信頼性の高い
半導体装置を形成することのできるリードフレー
ムを提供することを目的とする。
そこで本考案では、半導体素子を搭載するダイ
パツドの少なくとも１辺を除く他の辺のまわりに
インナーリードの先端がくるように配列されると
共に、インナーリードから伸長するアウターリー
ドが一列に配列せしめられてなるシングルインナ
ライン型のリードフレームにおいて、前記ダイパ
ツドの前記１辺の近傍でこの辺に沿つて伸長する
幅広部すなわりパツドを有するサブリードを具備
せしめるようにしている。
パツドの少なくとも１辺を除く他の辺のまわりに
インナーリードの先端がくるように配列されると
共に、インナーリードから伸長するアウターリー
ドが一列に配列せしめられてなるシングルインナ
ライン型のリードフレームにおいて、前記ダイパ
ツドの前記１辺の近傍でこの辺に沿つて伸長する
幅広部すなわりパツドを有するサブリードを具備
せしめるようにしている。
上記構成により、ボンデイング箇所が遠い場合
にも、一旦、インナーリードの一端とサブリード
の一端とをボンデイングし、更に、サブリードの
他端と、半導体素子のボンデイングパツドとをボ
ンデイングするようにすれば、ボンデイングワイ
ヤを長くすることなく接続することができるた
め、ボンデイングワイヤの短絡等による信頼性の
低下を招くこともない。
にも、一旦、インナーリードの一端とサブリード
の一端とをボンデイングし、更に、サブリードの
他端と、半導体素子のボンデイングパツドとをボ
ンデイングするようにすれば、ボンデイングワイ
ヤを長くすることなく接続することができるた
め、ボンデイングワイヤの短絡等による信頼性の
低下を招くこともない。
以下、本考案の実施例について、図面を参照し
つつ詳細に説明する。
つつ詳細に説明する。
第１図は、本考案実施例のリードフレームを示
す図である。
す図である。
このリードフレームは、枠体１１ａ，１１ｂか
ら夫々伸長するサポートバー１２ａ，１２ｂによ
つて支持せしめられた四角形のダイパツド１３
と、このダイパツドの３辺の近傍に先端がくるよ
うに配列せしめられた第１〜第９のインナーリー
ドＩ１〜Ｉ９と、これら第１〜第９のインナーリ
ードから夫々伸長する第１〜第９のアウターリー
ドＵ１〜Ｕ９と、これらを支持するダイバー１４
とダイパツドのアウターリードＵ１〜Ｕ９の配列
方向と対向する１辺に沿つて伸長せしめられたサ
ブリード１５とから構成されたものを１単位とす
る、多数単位の連結体からなるものである。
ら夫々伸長するサポートバー１２ａ，１２ｂによ
つて支持せしめられた四角形のダイパツド１３
と、このダイパツドの３辺の近傍に先端がくるよ
うに配列せしめられた第１〜第９のインナーリー
ドＩ１〜Ｉ９と、これら第１〜第９のインナーリ
ードから夫々伸長する第１〜第９のアウターリー
ドＵ１〜Ｕ９と、これらを支持するダイバー１４
とダイパツドのアウターリードＵ１〜Ｕ９の配列
方向と対向する１辺に沿つて伸長せしめられたサ
ブリード１５とから構成されたものを１単位とす
る、多数単位の連結体からなるものである。
ここでＶは応力緩和用の溝である。
このリードフレームに、第２図ｂに示す如くボ
ンデイングパツドＢ１〜Ｂ９の配列が１つづつず
れて形成された半導体素子１６′を実装するに際
しては、第３図に示す如くサブリード１５を介し
た結線がなされる。
ンデイングパツドＢ１〜Ｂ９の配列が１つづつず
れて形成された半導体素子１６′を実装するに際
しては、第３図に示す如くサブリード１５を介し
た結線がなされる。
すなわち、順次第１のインナーリードＩ１と第
１のボンデイングパツドＢ１、第のインナーリー
ドＩ１と第２のボンデイングパツドＢ２、…とい
うふうにボンデイングワイヤＷで接続すると共
に、第９のインナーリードＩ９とサブリード１５
の一端をボンデイングワイヤＷで接続する共に、
該サブリード１５の他端と第９のボンデイングパ
ツドＢ９とをボンデイングワイヤＷで接続する。
１のボンデイングパツドＢ１、第のインナーリー
ドＩ１と第２のボンデイングパツドＢ２、…とい
うふうにボンデイングワイヤＷで接続すると共
に、第９のインナーリードＩ９とサブリード１５
の一端をボンデイングワイヤＷで接続する共に、
該サブリード１５の他端と第９のボンデイングパ
ツドＢ９とをボンデイングワイヤＷで接続する。
そして、パツケージラインPLまで、樹脂パツ
ケージ（図示せず）がくるようにモールドした
後、枠体、ダイバー等を切除し、アウターリード
を成型し、完成する。このようにして形成された
半導体装置では、ボンデイングパツドとインナー
リードとの距離が遠いものがあるにもかかわら
ず、サブリードの使用によりボンデイングワイヤ
を極めて短くすると共に、ダイパツドと交差する
ことのないようにすることができるため、短絡の
おそれもなく、信頼性の高いものとなる。
ケージ（図示せず）がくるようにモールドした
後、枠体、ダイバー等を切除し、アウターリード
を成型し、完成する。このようにして形成された
半導体装置では、ボンデイングパツドとインナー
リードとの距離が遠いものがあるにもかかわら
ず、サブリードの使用によりボンデイングワイヤ
を極めて短くすると共に、ダイパツドと交差する
ことのないようにすることができるため、短絡の
おそれもなく、信頼性の高いものとなる。
なお、サブリードの形状については、実施例に
限定されることなく適宜変形可能である。
限定されることなく適宜変形可能である。
また、このサブリードは、第２図ａに示すよう
に、ボンデイングパツドＢ１〜Ｂ９が順に並んで
いるような半導体素子１６を実装する際には、使
用しないで、そのままにしておいても何ら支障は
ない。
に、ボンデイングパツドＢ１〜Ｂ９が順に並んで
いるような半導体素子１６を実装する際には、使
用しないで、そのままにしておいても何ら支障は
ない。
以上説明してきたように、本考案によれば、シ
ングルライン型のリードフレームにおいて、ダイ
パツドのインナーリード先端が接近しない一辺に
沿つて伸長するサブリードを配設せしめているた
め、搭載すべき半導体素子のボンデイングパツド
の配列がインナーリードの配列と異なる場合にボ
ンデイングワイヤ同志をダイパツド上で交差しな
ければならないようなときにも、サブリードを介
してインナーリードとボンデイングパツドとを接
続すれば短絡を生じたりすることなく、半導体装
置の高い信頼性を維持することができる。
ングルライン型のリードフレームにおいて、ダイ
パツドのインナーリード先端が接近しない一辺に
沿つて伸長するサブリードを配設せしめているた
め、搭載すべき半導体素子のボンデイングパツド
の配列がインナーリードの配列と異なる場合にボ
ンデイングワイヤ同志をダイパツド上で交差しな
ければならないようなときにも、サブリードを介
してインナーリードとボンデイングパツドとを接
続すれば短絡を生じたりすることなく、半導体装
置の高い信頼性を維持することができる。
第１図は、本考案実施例のリードフレームを示
す図、第２図ａおよび第２図ｂは、半導体素子上
のボンデイングパツドの配列状態を示す図、第３
図は、第１図のリードフレームを用いた半導体素
子の実装状態を示す図、第４図は、従来のシング
ルライン型のリードフレームを用いた半導体素子
の実装例を示す図（ボンデイングパツドがインナ
ーリードの配列に一致）、第５図は同リードフレ
ームを用いた半導体素子の実装例を（ボンデイン
グパツドがインナーリードの配列と不一致）示す
図である。 １……ダイパツド、２……インナーリード、３
……半導体素子、４……ボンデイングワイヤ、Ｂ
１〜Ｂ９……（素子上の）ボンデイングパツド、
１１ａ，１１ｂ……枠体、１２ａ，１２ｂ……サ
ポートバー、１３……ダイパツド、Ｗ……ボンデ
イングワイヤ、Ｉ１〜Ｉ９……インナーリード、
Ｕ１〜Ｕ９……アウターリード、１４……タイバ
ー、１５……サブリード、PL……パツケージラ
イン、１６，１６′……半導体素子。
す図、第２図ａおよび第２図ｂは、半導体素子上
のボンデイングパツドの配列状態を示す図、第３
図は、第１図のリードフレームを用いた半導体素
子の実装状態を示す図、第４図は、従来のシング
ルライン型のリードフレームを用いた半導体素子
の実装例を示す図（ボンデイングパツドがインナ
ーリードの配列に一致）、第５図は同リードフレ
ームを用いた半導体素子の実装例を（ボンデイン
グパツドがインナーリードの配列と不一致）示す
図である。 １……ダイパツド、２……インナーリード、３
……半導体素子、４……ボンデイングワイヤ、Ｂ
１〜Ｂ９……（素子上の）ボンデイングパツド、
１１ａ，１１ｂ……枠体、１２ａ，１２ｂ……サ
ポートバー、１３……ダイパツド、Ｗ……ボンデ
イングワイヤ、Ｉ１〜Ｉ９……インナーリード、
Ｕ１〜Ｕ９……アウターリード、１４……タイバ
ー、１５……サブリード、PL……パツケージラ
イン、１６，１６′……半導体素子。
Claims (1)
- 【実用新案登録請求の範囲】 半導体素子を搭載するダイパツドの少なくとも
１辺を除く他の辺のまわりにインナーリードの先
端がくるように配列されると共に、インナーリー
ドから伸長するアウターリードが一列に配列せし
められてなるシングルインナライン型のリードフ
レームにおいて、 前記ダイパツドの前記１辺の近傍でこの辺に沿
つて伸長する幅広部を供えたサブリードを具備し
たことを特徴とするリードフレーム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13702487U JPH0451487Y2 (ja) | 1987-09-08 | 1987-09-08 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13702487U JPH0451487Y2 (ja) | 1987-09-08 | 1987-09-08 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6441149U JPS6441149U (ja) | 1989-03-13 |
| JPH0451487Y2 true JPH0451487Y2 (ja) | 1992-12-03 |
Family
ID=31398079
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13702487U Expired JPH0451487Y2 (ja) | 1987-09-08 | 1987-09-08 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0451487Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4916519A (en) * | 1989-05-30 | 1990-04-10 | International Business Machines Corporation | Semiconductor package |
-
1987
- 1987-09-08 JP JP13702487U patent/JPH0451487Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6441149U (ja) | 1989-03-13 |
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