JPH0732253B2 - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPH0732253B2 JPH0732253B2 JP60226505A JP22650585A JPH0732253B2 JP H0732253 B2 JPH0732253 B2 JP H0732253B2 JP 60226505 A JP60226505 A JP 60226505A JP 22650585 A JP22650585 A JP 22650585A JP H0732253 B2 JPH0732253 B2 JP H0732253B2
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- H10D30/60—Insulated-gate field-effect transistors [IGFET]
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having potential barriers
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- H10K10/46—Field-effect transistors, e.g. organic thin-film transistors [OTFT]
- H10K10/462—Insulated gate field-effect transistors [IGFETs]
- H10K10/466—Lateral bottom-gate IGFETs comprising only a single gate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K85/00—Organic materials used in the body or electrodes of devices covered by this subclass
- H10K85/10—Organic polymers or oligomers
- H10K85/111—Organic polymers or oligomers comprising aromatic, heteroaromatic, or aryl chains, e.g. polyaniline, polyphenylene or polyphenylene vinylene
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、エンハンスメントモード電界効果型トラン
ジスタ（以エンハンスメントモード下FET素子と略称す
る）、特に電界効果を利用した有機半導体素子の製造方
法に関するものである。
ジスタ（以エンハンスメントモード下FET素子と略称す
る）、特に電界効果を利用した有機半導体素子の製造方
法に関するものである。
従来のFET素子は、主としてSi,Geなどの無機半導体、あ
るいはGaAs,InPなどの無機化合物半導体を主たる構成材
料として使用するのが一般的である。しかし、これらは
高価となるためより安価な有機半導体、すなわち有機物
質であり、かつ電気的に半導体的な電気特性を有するも
の、具体的にはポリアセチレンを使用したFET素子が他
に報告されている。
るいはGaAs,InPなどの無機化合物半導体を主たる構成材
料として使用するのが一般的である。しかし、これらは
高価となるためより安価な有機半導体、すなわち有機物
質であり、かつ電気的に半導体的な電気特性を有するも
の、具体的にはポリアセチレンを使用したFET素子が他
に報告されている。
第１図は一般的なFET素子の断面図であり、例えばジャ
ーナル オブ アプライド フイジックス第54巻No.6第
3255頁−第3259頁（Ｆ・Ebisawa etal・Journal of App
lied Physics Vol・54 No.6 pp 3255-3259）の論文では
半導体層にポリアセチレンを用いた場合について示され
ている。
ーナル オブ アプライド フイジックス第54巻No.6第
3255頁−第3259頁（Ｆ・Ebisawa etal・Journal of App
lied Physics Vol・54 No.6 pp 3255-3259）の論文では
半導体層にポリアセチレンを用いた場合について示され
ている。
図において、（１）は基板となるガラス、（２）はゲー
ト電極となるアルミニウム膜、（３）は絶縁膜となるポ
リシロキサン膜、（４）は半導体層として働くポリアセ
チレン膜、（５）および（６）はそれぞれソース電極と
ドレイン電極となる金膜である。
ト電極となるアルミニウム膜、（３）は絶縁膜となるポ
リシロキサン膜、（４）は半導体層として働くポリアセ
チレン膜、（５）および（６）はそれぞれソース電極と
ドレイン電極となる金膜である。
次に動作について説明する。ソース電極（５）とドレイ
ン電極（６）の間に電圧をかけるとポリアセチレン膜
（４）を通してソース電極（５）とドレイン電極（６）
間に電流が流れる。このとき、ガラス基板（１）上に設
けられかつ絶縁膜（３）によりポリアセチレン膜（４）
と隔てられたゲート電極（２）に電圧を印加すると電界
効果によってポリアセチレン膜（４）の電導度を変える
ことができ、したがってソース・ドレイン間の電流を制
御することができる。これは絶縁膜（３）に近接するポ
リアセチレン膜（４）内の空乏層の幅がゲート電極
（２）に印加する電圧によって変化し実効的なホール
（正孔）のチャネル断面積が変化するためと考えられて
いる。
ン電極（６）の間に電圧をかけるとポリアセチレン膜
（４）を通してソース電極（５）とドレイン電極（６）
間に電流が流れる。このとき、ガラス基板（１）上に設
けられかつ絶縁膜（３）によりポリアセチレン膜（４）
と隔てられたゲート電極（２）に電圧を印加すると電界
効果によってポリアセチレン膜（４）の電導度を変える
ことができ、したがってソース・ドレイン間の電流を制
御することができる。これは絶縁膜（３）に近接するポ
リアセチレン膜（４）内の空乏層の幅がゲート電極
（２）に印加する電圧によって変化し実効的なホール
（正孔）のチャネル断面積が変化するためと考えられて
いる。
この場合、ポリアセチレン膜は半導体的な電気特性を有
しており、かつこれとソース電極（５）及びドレイン電
極（６）とはオーム性接触を有している必要がある。さ
らにポリアセチレン膜（４）とゲート電極（２）とは絶
縁膜（３）をはさんでMIS接合を形成している必要があ
る。
しており、かつこれとソース電極（５）及びドレイン電
極（６）とはオーム性接触を有している必要がある。さ
らにポリアセチレン膜（４）とゲート電極（２）とは絶
縁膜（３）をはさんでMIS接合を形成している必要があ
る。
このポリアセチレンを用いた従来のFET素子において
は、ポリアセチレン膜（４）は、ポリマージャーナル第
２巻No.2第231頁−第244頁（Ｈ・SHIRAKAWA etal・Poly
mer Journal Vol・2 No.2 pp 231-244）の論文に示され
た方法、すなわちアセチレンガスをチーグラー・ナッタ
触媒で重合させる方法により形成される。
は、ポリアセチレン膜（４）は、ポリマージャーナル第
２巻No.2第231頁−第244頁（Ｈ・SHIRAKAWA etal・Poly
mer Journal Vol・2 No.2 pp 231-244）の論文に示され
た方法、すなわちアセチレンガスをチーグラー・ナッタ
触媒で重合させる方法により形成される。
上記のような従来の有機半導体を用いたFET素子では、
ポリアセチレンを使用しているため空気中に放置すると
不飽和結合の多いポリアセチレンが容易に酸素、水の攻
撃を受け、比較的速やかに劣化する。したがって、ポリ
アセチレンを用いたFET素子は、安定性に乏しく、かつ
寿命が短かく、電気特性も劣るという問題点を有してい
た。また、製造方法の面からも、アセチレンガスをチー
グラー・ナッタ触媒で重合させてポリアセチレン膜を形
成させる方法は比較的複雑であり又、ポリアセチレンに
は合成時用いた触媒が残存するなど実用化には解決すべ
き多数の問題が残されている。
ポリアセチレンを使用しているため空気中に放置すると
不飽和結合の多いポリアセチレンが容易に酸素、水の攻
撃を受け、比較的速やかに劣化する。したがって、ポリ
アセチレンを用いたFET素子は、安定性に乏しく、かつ
寿命が短かく、電気特性も劣るという問題点を有してい
た。また、製造方法の面からも、アセチレンガスをチー
グラー・ナッタ触媒で重合させてポリアセチレン膜を形
成させる方法は比較的複雑であり又、ポリアセチレンに
は合成時用いた触媒が残存するなど実用化には解決すべ
き多数の問題が残されている。
この発明は、かかる問題点を解決するためになされたも
ので、安定で長寿命であり、電気的特性に優れた半導体
素子の製造方法を提供することを目的としている。
ので、安定で長寿命であり、電気的特性に優れた半導体
素子の製造方法を提供することを目的としている。
〔問題点を解決するための手段〕 この発明の対象とする半導体素子は、ソース電極とドレ
イン電極間の電流通路である電導度を調整され、複素五
員環を有するπ−共役系高分子である半導体層の導電率
をゲート電極によって制御するものである。
イン電極間の電流通路である電導度を調整され、複素五
員環を有するπ−共役系高分子である半導体層の導電率
をゲート電極によって制御するものである。
この発明における半導体層は複素五員環を有するπ−共
役系高分子を用いて容易に作製されたものであるため、
均質となり電気特性に優れたFET素子が得られる。又、
安価な有機化合物を用いるため安価となる。
役系高分子を用いて容易に作製されたものであるため、
均質となり電気特性に優れたFET素子が得られる。又、
安価な有機化合物を用いるため安価となる。
第１図に示した一般的なFET素子断面図における半導体
層（４）にこの発明に係わる電導度を調整され、複素五
員環を有するπ−共役系高分子を用いればこの発明の一
実施例のエンハンスメントモードFET素子が得られる。
又、第２図，第３図，第４図にこの発明の他の実施例の
FET素子の断面図を示す。図において、（１）〜（３）
および（５），（６）は第１図と同様であり、（４）は
半導体層として働く電導度を調整され、複素五員環を有
するπ−共役系高分子膜である。
層（４）にこの発明に係わる電導度を調整され、複素五
員環を有するπ−共役系高分子を用いればこの発明の一
実施例のエンハンスメントモードFET素子が得られる。
又、第２図，第３図，第４図にこの発明の他の実施例の
FET素子の断面図を示す。図において、（１）〜（３）
および（５），（６）は第１図と同様であり、（４）は
半導体層として働く電導度を調整され、複素五員環を有
するπ−共役系高分子膜である。
ここでこの発明に用いる材料としては以下に述べるもの
がある。
がある。
基板としてはガラスが一般的に用いられるがポリエステ
ルフイルムやポイミドフイルムなどの絶縁性の高分子膜
を用いることもできる。
ルフイルムやポイミドフイルムなどの絶縁性の高分子膜
を用いることもできる。
ゲート電極としては金，白金，クロム，パラジウム，ア
ルミニウム，インジウムなどの金属や、錫酸化物，酸化
インジウム，インジウム・錫酸化物（ITO）等を用いる
のが一般的であるが勿論これら材料に限られる訳ではな
く、また、これら材料を２種以上用いてゲート電極とし
て使用しても差し支えない。また、第１図および第２図
に示すこの発明のエンハンスメントモードFET素子にお
いてはｐ型シリコンやｎ型シリコンをゲート電極（２）
と基板（１）を兼ねて用いることができる。この場合に
は、基板（１）を省略することができる。また、この場
合にはｐ型シリコンやｎ型シリコンの体積固有抵抗率は
半導体層として用いる複素五員環を有するπ−共役系高
分子のそれよりも小さい事が実用上好ましい。更に、ゲ
ート電極として導電性の有機系高分子を用いても差し支
えない。
ルミニウム，インジウムなどの金属や、錫酸化物，酸化
インジウム，インジウム・錫酸化物（ITO）等を用いる
のが一般的であるが勿論これら材料に限られる訳ではな
く、また、これら材料を２種以上用いてゲート電極とし
て使用しても差し支えない。また、第１図および第２図
に示すこの発明のエンハンスメントモードFET素子にお
いてはｐ型シリコンやｎ型シリコンをゲート電極（２）
と基板（１）を兼ねて用いることができる。この場合に
は、基板（１）を省略することができる。また、この場
合にはｐ型シリコンやｎ型シリコンの体積固有抵抗率は
半導体層として用いる複素五員環を有するπ−共役系高
分子のそれよりも小さい事が実用上好ましい。更に、ゲ
ート電極として導電性の有機系高分子を用いても差し支
えない。
絶縁膜としては絶縁性のものであれば、無機・有機のい
ずれの材料でも使用可能であり、一般的には酸化シリコ
ン（SiO2），窒化シリコン，酸化アルミニウム，ポリエ
チレン，ポリビニルカルバゾール，ポリフエニレンスル
フイド，ポリパラキシレンなどが用いられる。ソース電
極およびドレイン電極としては、ゲート電極の（２）の
場合と同様の金属および錫酸化物，酸化インジウム，イ
ンジウム・錫酸化物（ITO）等を用いることができる
が、複素五員環を有するπ−共役系高分子とオーム性接
触することができる仕事関数の大きい金属、例えば金，
白金，クロム，パラジウム等が好んで用いられる。ま
た、ソース電極（５）およびドレイン電極（６）として
導電性の有機系高分子を用いても特性上問題はない。半
導体層（４）として働く複素五員環を有するπ−共役系
高分子は、それ自身では通常絶縁体ではあるが適当な電
子受容体、例えば過塩素酸イオン，テトラフルオロボレ
ートイオン，スルホン酸イオン等や電子供与体、例えば
Na,K,Li,アミン等をドーピングすることによってｐ型ま
たはｎ型の半導体とする事ができ、その電導度も絶縁体
領域から金属領域に至る幅広い範囲で制御できるので、
エンハンスメントFET素子を得ることのできる電導度に
制御する。この発明においては、安定性，特性の観点か
らｐ型にドーピングされた複素五員環を有するπ−共役
系高分子膜が好んで用いられる。
ずれの材料でも使用可能であり、一般的には酸化シリコ
ン（SiO2），窒化シリコン，酸化アルミニウム，ポリエ
チレン，ポリビニルカルバゾール，ポリフエニレンスル
フイド，ポリパラキシレンなどが用いられる。ソース電
極およびドレイン電極としては、ゲート電極の（２）の
場合と同様の金属および錫酸化物，酸化インジウム，イ
ンジウム・錫酸化物（ITO）等を用いることができる
が、複素五員環を有するπ−共役系高分子とオーム性接
触することができる仕事関数の大きい金属、例えば金，
白金，クロム，パラジウム等が好んで用いられる。ま
た、ソース電極（５）およびドレイン電極（６）として
導電性の有機系高分子を用いても特性上問題はない。半
導体層（４）として働く複素五員環を有するπ−共役系
高分子は、それ自身では通常絶縁体ではあるが適当な電
子受容体、例えば過塩素酸イオン，テトラフルオロボレ
ートイオン，スルホン酸イオン等や電子供与体、例えば
Na,K,Li,アミン等をドーピングすることによってｐ型ま
たはｎ型の半導体とする事ができ、その電導度も絶縁体
領域から金属領域に至る幅広い範囲で制御できるので、
エンハンスメントFET素子を得ることのできる電導度に
制御する。この発明においては、安定性，特性の観点か
らｐ型にドーピングされた複素五員環を有するπ−共役
系高分子膜が好んで用いられる。
複素五員環を有するπ−共役系高分子は一般式 （ただし、ＸはＳおよびＯ原子の内の一種、R1，および
R2は−H,−CH3，−OCH3，−C2H5および−OC2H5基の内の
一種、ｎは整数である） で示されるもの、並びに一般式 （ただしR1およびR2は−H,−CH3，−OCH3，−C2H5およ
び−OC2H5基の内の一種、R3は−H,−CH3，−C2H5，−C3
H7， NO2基の内の一種、ｎは整数である） で示されるものである。（以下、単にπ−共役系高分子
と略称する） なお、これらπ−共役系高分子はエンハンスメントモー
ドFET素子の安定性および特性の観点から極めて優れた
材料である。
R2は−H,−CH3，−OCH3，−C2H5および−OC2H5基の内の
一種、ｎは整数である） で示されるもの、並びに一般式 （ただしR1およびR2は−H,−CH3，−OCH3，−C2H5およ
び−OC2H5基の内の一種、R3は−H,−CH3，−C2H5，−C3
H7， NO2基の内の一種、ｎは整数である） で示されるものである。（以下、単にπ−共役系高分子
と略称する） なお、これらπ−共役系高分子はエンハンスメントモー
ドFET素子の安定性および特性の観点から極めて優れた
材料である。
上記π−共役系高分子の薄膜を形成する場合、電気化学
的重合法（電解重合法）によって形成することが適して
いる。
的重合法（電解重合法）によって形成することが適して
いる。
例えば電解重合法で上記π−共役系高分子膜を形成する
には、上記π−共役系高分子に相当するモノマーおよび
支持電解質を有機溶媒または水、または水と有機溶媒と
の混合溶媒に溶かし反応溶液とし、上記第２図，第３図
のこの発明のエンハンスメントモードFET素子の作製で
はソース電極（５）およびドレイン電極（６）の少なく
とも片方を作用電極とし、例えば白金などの対極との間
に電流を通じて重合反応を起こさせて作用電極上および
その近傍に所望のπ−共役系高分子を析出させ、ソース
電極（５）およびドレイン電極（６）間をπ−共役系高
分子でつなぎ析出したπ−共役系高分子膜をよく洗浄し
た後、窒素雰囲気中で乾燥するという方法を用いる。こ
の場合析出したπ−共役系高分子膜は反応時に支持電解
質のアニオンがドーピングされてｐ型有機半導体とな
り、またソース電極（５）およびドレイン電極（６）間
の距離は充分短かいため両電極間の絶縁膜もπ−共役系
高分子膜によって完全に被覆され、両電極はｐ型有機半
導体膜によって一部又は完全に被覆される。またこのｐ
型有機半導体膜は電解重合後に適度に脱ドープしてエン
ハンスメントモードFET素子に適した電導度に変化させ
ることができる。この方法によって合成されるポリチオ
フェンおよびポリ（３−メチルチオフェン）は特にエン
ハンスメントモードFET素子の半導体層としての特性が
優れ、両ポリマーの合成には電解重合法が適している。
ここで、有機溶媒としては、支持電解質および上記モノ
マーを溶解させるものならよく、例えばアセトニトリ
ル、ニトロベンゼン、ベンゾニトリル、ニトロメタン、
N,N−ジメチルホルムアミド（DMF）、ジメチルスルホキ
シド（DMSO）、ジクロロメタン、テトラヒドロフラン、
エチルアルコールおよびメチルアルコール，水等の極性
溶媒が単独又は２種以上の混合溶媒として用いられる。
支持電解質としては酸化電位および還元電位が高く、電
解重合時にそれ自身が酸化又は還元反応を受けず、かつ
溶媒中に溶解させることによって溶液に電導性を付与す
ることのできる物質であり、例えば、過塩素酸テトラア
ルキルアンモニウム塩、テトラアルキルアンモニウムテ
トラフルオロボレート塩、テトラアルキルアンモニウム
ヘキサフルオロホスフェート塩、テトラアルキルアンモ
ニウムパラトルエンスルホネート塩および水酸化ナトリ
ウム等が用いられるが、勿論２種以上を併用しても構わ
ない。
には、上記π−共役系高分子に相当するモノマーおよび
支持電解質を有機溶媒または水、または水と有機溶媒と
の混合溶媒に溶かし反応溶液とし、上記第２図，第３図
のこの発明のエンハンスメントモードFET素子の作製で
はソース電極（５）およびドレイン電極（６）の少なく
とも片方を作用電極とし、例えば白金などの対極との間
に電流を通じて重合反応を起こさせて作用電極上および
その近傍に所望のπ−共役系高分子を析出させ、ソース
電極（５）およびドレイン電極（６）間をπ−共役系高
分子でつなぎ析出したπ−共役系高分子膜をよく洗浄し
た後、窒素雰囲気中で乾燥するという方法を用いる。こ
の場合析出したπ−共役系高分子膜は反応時に支持電解
質のアニオンがドーピングされてｐ型有機半導体とな
り、またソース電極（５）およびドレイン電極（６）間
の距離は充分短かいため両電極間の絶縁膜もπ−共役系
高分子膜によって完全に被覆され、両電極はｐ型有機半
導体膜によって一部又は完全に被覆される。またこのｐ
型有機半導体膜は電解重合後に適度に脱ドープしてエン
ハンスメントモードFET素子に適した電導度に変化させ
ることができる。この方法によって合成されるポリチオ
フェンおよびポリ（３−メチルチオフェン）は特にエン
ハンスメントモードFET素子の半導体層としての特性が
優れ、両ポリマーの合成には電解重合法が適している。
ここで、有機溶媒としては、支持電解質および上記モノ
マーを溶解させるものならよく、例えばアセトニトリ
ル、ニトロベンゼン、ベンゾニトリル、ニトロメタン、
N,N−ジメチルホルムアミド（DMF）、ジメチルスルホキ
シド（DMSO）、ジクロロメタン、テトラヒドロフラン、
エチルアルコールおよびメチルアルコール，水等の極性
溶媒が単独又は２種以上の混合溶媒として用いられる。
支持電解質としては酸化電位および還元電位が高く、電
解重合時にそれ自身が酸化又は還元反応を受けず、かつ
溶媒中に溶解させることによって溶液に電導性を付与す
ることのできる物質であり、例えば、過塩素酸テトラア
ルキルアンモニウム塩、テトラアルキルアンモニウムテ
トラフルオロボレート塩、テトラアルキルアンモニウム
ヘキサフルオロホスフェート塩、テトラアルキルアンモ
ニウムパラトルエンスルホネート塩および水酸化ナトリ
ウム等が用いられるが、勿論２種以上を併用しても構わ
ない。
次に化学酸化重合法で上記π−共役系高分子膜を形成す
るには脱イオン水または有機溶媒、または水と有機溶媒
との混合溶媒に開始剤として所定量の酸化剤を溶解さ
せ、これを充分脱酸素した溶液を準備した後にこの溶液
中に上記π−共役系高分子に相当するモノマーを所定量
添加し、モノマーの重合を行う。このとき例えば第２図
に示したFET素子の作製ではあらかじめゲート電極
（２）、絶縁膜（３）、ソース電極（５）およびドレイ
ン電極（６）を設けておいた基板（１）すなわち中間部
材をこの溶液中に浸しπ−共役系高分子の重合膜から成
る半導体層（４）を基板（１）上に形成させる。この
際、少量の酸化剤またはアニオンがπ−共役系高分子膜
（４）中にドーピングされる。又、エンハンスメントモ
ードFET素子に適した電導度に調整するために、ガス相
からのドーピングや、電気化学的ドーピングを引き続き
行なう。
るには脱イオン水または有機溶媒、または水と有機溶媒
との混合溶媒に開始剤として所定量の酸化剤を溶解さ
せ、これを充分脱酸素した溶液を準備した後にこの溶液
中に上記π−共役系高分子に相当するモノマーを所定量
添加し、モノマーの重合を行う。このとき例えば第２図
に示したFET素子の作製ではあらかじめゲート電極
（２）、絶縁膜（３）、ソース電極（５）およびドレイ
ン電極（６）を設けておいた基板（１）すなわち中間部
材をこの溶液中に浸しπ−共役系高分子の重合膜から成
る半導体層（４）を基板（１）上に形成させる。この
際、少量の酸化剤またはアニオンがπ−共役系高分子膜
（４）中にドーピングされる。又、エンハンスメントモ
ードFET素子に適した電導度に調整するために、ガス相
からのドーピングや、電気化学的ドーピングを引き続き
行なう。
なお、上記溶液中にモノマーを添加した後直ちに、ある
いは同時に、上記基板（１）をこの溶液中に浸してもよ
い。この方法は、膜厚制御性や膜の均一性に優れ、かつ
膜形成と同時にエンハンスメントモードFETに適した電
導度が得られる場合が多い。ここで開始剤としては塩化
第二鉄、フェリシアン化カリウム等が用いられるが勿論
これらに限られるわけではない。開始剤の酸化還元電位
がモノマーの酸化電位より貴であるすべての酸化剤を用
いることができる。
いは同時に、上記基板（１）をこの溶液中に浸してもよ
い。この方法は、膜厚制御性や膜の均一性に優れ、かつ
膜形成と同時にエンハンスメントモードFETに適した電
導度が得られる場合が多い。ここで開始剤としては塩化
第二鉄、フェリシアン化カリウム等が用いられるが勿論
これらに限られるわけではない。開始剤の酸化還元電位
がモノマーの酸化電位より貴であるすべての酸化剤を用
いることができる。
一方、第１図における半導体層（４）に電導度を調整さ
れ、複素五員環を有するπ−共役系高分子を用いたこの
発明の一実施例のエンハンスメントモードFET素子は、
ポリアセチレンを用いた従来のFET素子と比べてFET素子
としての安定性は格段に増し、かつ下記第５図および第
６図から明らかなように、例えばドレイン電流を流した
い時にのみゲート電圧を印加すれば良いという、エンハ
ンスメントモードの有する極めて優れた特性を有する素
子を得ることができる。上記のように構成されたFET素
子においては、その動作機構は未だ明らかではないが、
次の様に考えられる。すなわち、π−共役系高分子膜
（４）と絶縁膜（３）の界面においてπ−共役系高分子
膜（４）側に形成した空乏層の幅がゲート電極（２）と
ソース電極（５）の間にかけた電圧で制御され、実効的
なホールのチャンネル断面積が変化するためにソース電
極（５）とドレイン電極（６）の間を流れる電流が変化
すると考えられる。このとき、通常、π−共役系高分子
膜（４）としては電導度の低いｐ型半導体性をもたせた
ものが好んで用いられる。またπ−共役系高分子膜
（４）よりも電導度の高い有機系高分子をソース電極
（５）とドレイン電極（６）に用いても良く、これはπ
−共役系高分子膜（４）へのホールの注入やπ−共役系
高分子膜（４）からのホールの引き去りが有効に行なわ
れるためと考えられる。
れ、複素五員環を有するπ−共役系高分子を用いたこの
発明の一実施例のエンハンスメントモードFET素子は、
ポリアセチレンを用いた従来のFET素子と比べてFET素子
としての安定性は格段に増し、かつ下記第５図および第
６図から明らかなように、例えばドレイン電流を流した
い時にのみゲート電圧を印加すれば良いという、エンハ
ンスメントモードの有する極めて優れた特性を有する素
子を得ることができる。上記のように構成されたFET素
子においては、その動作機構は未だ明らかではないが、
次の様に考えられる。すなわち、π−共役系高分子膜
（４）と絶縁膜（３）の界面においてπ−共役系高分子
膜（４）側に形成した空乏層の幅がゲート電極（２）と
ソース電極（５）の間にかけた電圧で制御され、実効的
なホールのチャンネル断面積が変化するためにソース電
極（５）とドレイン電極（６）の間を流れる電流が変化
すると考えられる。このとき、通常、π−共役系高分子
膜（４）としては電導度の低いｐ型半導体性をもたせた
ものが好んで用いられる。またπ−共役系高分子膜
（４）よりも電導度の高い有機系高分子をソース電極
（５）とドレイン電極（６）に用いても良く、これはπ
−共役系高分子膜（４）へのホールの注入やπ−共役系
高分子膜（４）からのホールの引き去りが有効に行なわ
れるためと考えられる。
更に、第２図および第３図に示したエンハンスメントモ
ードFET素子では、ゲート電極（２）として、金属電極
以外にπ−共役系高分子膜（４）よりも電導度の高いｐ
型シリコンやｎ型シリコンあるいは有機系高分子を用い
ても、π−共役系高分子膜（４）中に充分大きな幅の空
乏層が形成されてエンハンスメントモード電界効果型ト
ランジスタとしての特性が現われると考えられる。
ードFET素子では、ゲート電極（２）として、金属電極
以外にπ−共役系高分子膜（４）よりも電導度の高いｐ
型シリコンやｎ型シリコンあるいは有機系高分子を用い
ても、π−共役系高分子膜（４）中に充分大きな幅の空
乏層が形成されてエンハンスメントモード電界効果型ト
ランジスタとしての特性が現われると考えられる。
以下、この発明を実施例を用いてより具体的に説明する
が、勿論この発明がこれら実施例によって制限されるも
のではない。
が、勿論この発明がこれら実施例によって制限されるも
のではない。
実施例１ 6S/cmなる電導度を有する厚さ380μｍのｎ型シリコン板
（3.0cm×3.0cm）の両面に熱酸化法で3000Å厚の酸化シ
リコン膜を設けた。次に、片面にポジ型レジストを用い
て、ソース電極とドレイン電極となるべきパターン（各
有効面積0.2cm×0.4cm;チャネルとなるべきギャップ:5
μｍ）を描き、その後、真空蒸着法にてクロム膜を200
Å設け、更にその上に金膜を300Å設けた後、レジスト
を除去してソース電極とドレイン電極を形成した。この
ソース電極とドレイン電極に銀ペースでリードをとり、
接点部をエポキシ樹脂にて固定した。
（3.0cm×3.0cm）の両面に熱酸化法で3000Å厚の酸化シ
リコン膜を設けた。次に、片面にポジ型レジストを用い
て、ソース電極とドレイン電極となるべきパターン（各
有効面積0.2cm×0.4cm;チャネルとなるべきギャップ:5
μｍ）を描き、その後、真空蒸着法にてクロム膜を200
Å設け、更にその上に金膜を300Å設けた後、レジスト
を除去してソース電極とドレイン電極を形成した。この
ソース電極とドレイン電極に銀ペースでリードをとり、
接点部をエポキシ樹脂にて固定した。
100mlのアセントニトリル中に2.2′−ジチオフェン（0.
36g）、過塩素酸テトラエチルアンモニウム（0.73g）を
溶解させ、これを反応溶解とした。上記、シリコン板上
のソース電極およびドレイン電極を作用電極とし、対極
（対向電極）として白金板（1cm×2cm）を用い、参照電
極としてSCE（飽和カロメル電極）を使用し、反応溶液
中にこれらを浸した。窒素ガス雰囲気下で作用電極を陽
極として対極との間に一定電流（100μA/cm2）を８分間
流し、作用電極上、すなわち、ソース電極およびドレイ
ン電極上と両電極間の酸化シリコン上を完全にポリチオ
フェンで被覆した。
36g）、過塩素酸テトラエチルアンモニウム（0.73g）を
溶解させ、これを反応溶解とした。上記、シリコン板上
のソース電極およびドレイン電極を作用電極とし、対極
（対向電極）として白金板（1cm×2cm）を用い、参照電
極としてSCE（飽和カロメル電極）を使用し、反応溶液
中にこれらを浸した。窒素ガス雰囲気下で作用電極を陽
極として対極との間に一定電流（100μA/cm2）を８分間
流し、作用電極上、すなわち、ソース電極およびドレイ
ン電極上と両電極間の酸化シリコン上を完全にポリチオ
フェンで被覆した。
次に、作用電極の電位をポテンショスタットで、SCEに
対して＋0.2Vに4.5時間設定して、ｐ型ドーピング状態
にあるポリチオフェンを電気化学的に部分脱ドーピング
を行なった後、アセトニトリルで２度洗浄後、窒素ガス
雰囲気下で乾燥した。このようにして設けたポリチオフ
ェンが被覆していないシリコン板の他面の酸化シリコン
を紙ヤスリで一部（0.5cm2）除去し、インジウム−ガリ
ウムでｎ型シリコンとオーム性接触をとり、ここからリ
ードをとり出しエポキシ樹脂で接点部固定し、このリー
ド線を通じ、ｎ型シリコンがゲート電極として作用する
ようにした。
対して＋0.2Vに4.5時間設定して、ｐ型ドーピング状態
にあるポリチオフェンを電気化学的に部分脱ドーピング
を行なった後、アセトニトリルで２度洗浄後、窒素ガス
雰囲気下で乾燥した。このようにして設けたポリチオフ
ェンが被覆していないシリコン板の他面の酸化シリコン
を紙ヤスリで一部（0.5cm2）除去し、インジウム−ガリ
ウムでｎ型シリコンとオーム性接触をとり、ここからリ
ードをとり出しエポキシ樹脂で接点部固定し、このリー
ド線を通じ、ｎ型シリコンがゲート電極として作用する
ようにした。
以上のようにして第２図に示した構造のこの発明の実施
例のエンハンスメントモードFET素子を試作したこの実
施例では第２図中（１）と（２）がｎ型シリコンで構成
され、基板兼ゲート電極であり、（３）が絶縁膜として
働く酸化シリコン、（４）が半導体層であるポリチオフ
ェン膜、（５）および（６）がそれぞれ金膜により被覆
されたクロム膜から成るソース電極とドレイン電極であ
る。なお、上記ポリチオフェンの電導度は、下記第５図
から、約５×10-7Ω-1cm-1と算出される。
例のエンハンスメントモードFET素子を試作したこの実
施例では第２図中（１）と（２）がｎ型シリコンで構成
され、基板兼ゲート電極であり、（３）が絶縁膜として
働く酸化シリコン、（４）が半導体層であるポリチオフ
ェン膜、（５）および（６）がそれぞれ金膜により被覆
されたクロム膜から成るソース電極とドレイン電極であ
る。なお、上記ポリチオフェンの電導度は、下記第５図
から、約５×10-7Ω-1cm-1と算出される。
実施例２ 3.0cm×3.0cmのガラス基板の中央付近にホトリングラフ
ィーと真空蒸着法によって厚さ200Åのクロム膜をリボ
ン状に設け、更に、この上に金膜を500Åの厚さに真空
蒸着法によって設けこれをゲート電極とした（有効電極
面積:10mm×10μｍ）。
ィーと真空蒸着法によって厚さ200Åのクロム膜をリボ
ン状に設け、更に、この上に金膜を500Åの厚さに真空
蒸着法によって設けこれをゲート電極とした（有効電極
面積:10mm×10μｍ）。
更に、基板上に酸化シリコン膜を5000Åの厚さにCVD法
によって設けこれを絶縁膜とした。その上に、チャネル
長が３μｍとなるように厚さ200Åのクロム膜、更にク
ロム膜上に500Åの金膜をゲート電極をはさんで２ヵ所
に実施例１と同様のリフトオフ法を使用した真空蒸着法
にて設け、これらをソース電極とドレイン電極とした
（各有効面積:1mm×10mm）ゲート電極、ソース電極、お
よびドレイン電極からリードを銀ペーストでとり、その
後、エポキシ樹脂にて接点部を固定し、以後の実験に供
した。
によって設けこれを絶縁膜とした。その上に、チャネル
長が３μｍとなるように厚さ200Åのクロム膜、更にク
ロム膜上に500Åの金膜をゲート電極をはさんで２ヵ所
に実施例１と同様のリフトオフ法を使用した真空蒸着法
にて設け、これらをソース電極とドレイン電極とした
（各有効面積:1mm×10mm）ゲート電極、ソース電極、お
よびドレイン電極からリードを銀ペーストでとり、その
後、エポキシ樹脂にて接点部を固定し、以後の実験に供
した。
100mlのアセトニトリル中にＮ−メチルピロール（0.4
g）、過塩素酸テトラエチルアンモニウム（0.7g）を溶
解させた液を反応溶液とした。上記、ソース電極および
ドレイン電極に相当する電極を作用電極とし、対極を白
金板（1cm×2cm）を用い、参照電極としてSCEを使用し
て、反応溶液中にこれらを浸した。窒素ガス雰囲気下
で、作用電極と対極との間に一定電流（120μA/cm2）を
15分間流し、作用電極上、すなわちソース電極およびド
レイン電極上と両電極間の３μｍを完全にポリ（Ｎ−メ
チルピロール）で被覆した。次に作用電極の電位をポテ
ンショスタットでSCEに対し＋0.3Vに４時間設定して、
ｐ型ドーピング状態にあるポリ（Ｎ−メチルピロール）
を電気化学的に脱ドーピングを行った後、アセトニトリ
ルで２度洗浄後、窒素ガス雰囲気下で乾燥した。
g）、過塩素酸テトラエチルアンモニウム（0.7g）を溶
解させた液を反応溶液とした。上記、ソース電極および
ドレイン電極に相当する電極を作用電極とし、対極を白
金板（1cm×2cm）を用い、参照電極としてSCEを使用し
て、反応溶液中にこれらを浸した。窒素ガス雰囲気下
で、作用電極と対極との間に一定電流（120μA/cm2）を
15分間流し、作用電極上、すなわちソース電極およびド
レイン電極上と両電極間の３μｍを完全にポリ（Ｎ−メ
チルピロール）で被覆した。次に作用電極の電位をポテ
ンショスタットでSCEに対し＋0.3Vに４時間設定して、
ｐ型ドーピング状態にあるポリ（Ｎ−メチルピロール）
を電気化学的に脱ドーピングを行った後、アセトニトリ
ルで２度洗浄後、窒素ガス雰囲気下で乾燥した。
以上のようにして、第２図に示した構造のこの発明の実
施例のエンハンスメントモードFET素子を試作したこの
実施例では、第２図中、（１）がガラス基板、（２）が
金膜で被覆したクロム膜から成るゲート電極、（３）が
絶縁膜である酸化シリコン、（４）が半導体層として働
くポリ（Ｎ−メチルピロール）、（５），（６）が金膜
で被覆したクロム膜からなるソース電極とドレイン電極
である。なお、上記ポリ（Ｎ−メチルピロール）の電導
度は、下記第６図から約２×10-6Ω-1cm-1と算出され
る。
施例のエンハンスメントモードFET素子を試作したこの
実施例では、第２図中、（１）がガラス基板、（２）が
金膜で被覆したクロム膜から成るゲート電極、（３）が
絶縁膜である酸化シリコン、（４）が半導体層として働
くポリ（Ｎ−メチルピロール）、（５），（６）が金膜
で被覆したクロム膜からなるソース電極とドレイン電極
である。なお、上記ポリ（Ｎ−メチルピロール）の電導
度は、下記第６図から約２×10-6Ω-1cm-1と算出され
る。
実施例３ 3.0cm×3.0cmのガラス基板の中央付近にホトリングラフ
ィーと真空蒸着法によって、厚さ500Åのクロム膜をリ
ボン状に設け、更にこの上に金膜を1000Åの厚さに真空
蒸着法によって設け、これをゲート電極とした（有効電
極面積:10mm×10μｍ）。更に、基板上に窒化シリコン
膜を5000Åの厚さにCVD法によって設けこれを絶縁膜と
した。
ィーと真空蒸着法によって、厚さ500Åのクロム膜をリ
ボン状に設け、更にこの上に金膜を1000Åの厚さに真空
蒸着法によって設け、これをゲート電極とした（有効電
極面積:10mm×10μｍ）。更に、基板上に窒化シリコン
膜を5000Åの厚さにCVD法によって設けこれを絶縁膜と
した。
100mlの純水中に塩化第二鉄（FeCl3・6H2O,2.7g）を溶
解させた液に高純度窒素ガスを30分間通気してから上記
基板を浸し、高純度窒素ガスを通気しながら、この溶液
に1mlのＮ−メチルピロールを加えた。Ｎ−メチルピロ
ールを加えるとすぐに化学酸化重合反応が開始し、窒化
シリコン膜上にポリ（Ｎ−メチルピロール）膜が形成し
始め、３時間後に溶液から基板をとり出し、水およびエ
タノールで十分洗浄した後、３時間真空乾燥を行なっ
た。
解させた液に高純度窒素ガスを30分間通気してから上記
基板を浸し、高純度窒素ガスを通気しながら、この溶液
に1mlのＮ−メチルピロールを加えた。Ｎ−メチルピロ
ールを加えるとすぐに化学酸化重合反応が開始し、窒化
シリコン膜上にポリ（Ｎ−メチルピロール）膜が形成し
始め、３時間後に溶液から基板をとり出し、水およびエ
タノールで十分洗浄した後、３時間真空乾燥を行なっ
た。
以上のようにして得られたポリ（Ｎ−メチルピロール）
上にソース電極およびドレイン電極とすべく、ゲート電
極をはさんで２ヵ所に真空蒸着法にて1000Åの金膜を設
けた。その後、ソース電極、ドレイン電極およびゲート
電極から銀ペーストを用いてリードをとり出し、接点部
をエポキシ樹脂で固定し、以後の電気測定に供した。
上にソース電極およびドレイン電極とすべく、ゲート電
極をはさんで２ヵ所に真空蒸着法にて1000Åの金膜を設
けた。その後、ソース電極、ドレイン電極およびゲート
電極から銀ペーストを用いてリードをとり出し、接点部
をエポキシ樹脂で固定し、以後の電気測定に供した。
このようにして第１図に示したこの発明の実施例のエン
ハンスメントモードFET素子を試作した。この実施例で
は第１図中（１）がガラス基板、（２）が金膜で被覆し
たクロム膜から成るゲート電極、（３）が絶縁膜である
窒化シリコン、（４）が半導体層として働くポリ（Ｎ−
メチルピロール）、（５）および（６）がそれぞれソー
ス電極およびドレイン電極である金膜である。
ハンスメントモードFET素子を試作した。この実施例で
は第１図中（１）がガラス基板、（２）が金膜で被覆し
たクロム膜から成るゲート電極、（３）が絶縁膜である
窒化シリコン、（４）が半導体層として働くポリ（Ｎ−
メチルピロール）、（５）および（６）がそれぞれソー
ス電極およびドレイン電極である金膜である。
実施例４ 3.0cm×3.0cmのガラス基板全面に真空蒸着法にて500Å
のクロム膜を設け、更に、この上に金膜を1000Åの厚さ
に真空蒸着法によって設けた。この上にネガ型レジスト
を用いたホトリソグラフイー技術で10μｍ幅で対向させ
たソース電極とドレイン電極を形成した（各有効面積:
0.2cm×0.4cm） このソース電極およびドレイン電極を作用電極として用
いて実施例１と同様の電気化学的重合法によってソース
電極上およびドレイン電極上更にソース・ドレイン電極
間を完全にポリ（３−メチルチオフェン）にて被覆し
た。ただし、この場合、モノマーとして2.2′−ジチオ
フェンの代わりに３−メチルチオフェンを用い、作用電
極と対極の間に一定電流（0.5mA/cm2）を10分間流し
た。このようにして得られたポリ（３−メチルチオフェ
ン）は高度にｐ型ドーピングされた状態にあり、これを
電気化学的に脱ドーピングするために作用電極の電位を
ポテンショスタットを用い、SCEに対し−0.1Vに４時間
設定した。その後アセトニトリルで２回洗浄後、窒素雰
囲気下で乾燥した。
のクロム膜を設け、更に、この上に金膜を1000Åの厚さ
に真空蒸着法によって設けた。この上にネガ型レジスト
を用いたホトリソグラフイー技術で10μｍ幅で対向させ
たソース電極とドレイン電極を形成した（各有効面積:
0.2cm×0.4cm） このソース電極およびドレイン電極を作用電極として用
いて実施例１と同様の電気化学的重合法によってソース
電極上およびドレイン電極上更にソース・ドレイン電極
間を完全にポリ（３−メチルチオフェン）にて被覆し
た。ただし、この場合、モノマーとして2.2′−ジチオ
フェンの代わりに３−メチルチオフェンを用い、作用電
極と対極の間に一定電流（0.5mA/cm2）を10分間流し
た。このようにして得られたポリ（３−メチルチオフェ
ン）は高度にｐ型ドーピングされた状態にあり、これを
電気化学的に脱ドーピングするために作用電極の電位を
ポテンショスタットを用い、SCEに対し−0.1Vに４時間
設定した。その後アセトニトリルで２回洗浄後、窒素雰
囲気下で乾燥した。
次にポリ（３−メチルチオフェン）上にCVD窒化シリコ
ンを5000Å設けた後、ゲード電極として1000Åの金膜を
窒化シリコン上、しかもソース・ドレイン電極間に真空
蒸着法にて設けた。このようにして第３図に示したこの
発明の実施例のエンハンスメントモードFET素子を試作
した。この実施例では第３図中（１）がガラス基板、
（２）が金膜から成るゲート電極、（３）が絶縁膜であ
る窒化シリコン膜、（４）がπ−共役系高分子膜である
ポリ（３−メチルチオフェン）膜、（５）および（６）
はそれぞれ金膜で被覆したクロム膜から成るソース電極
およびドレイン電極である。
ンを5000Å設けた後、ゲード電極として1000Åの金膜を
窒化シリコン上、しかもソース・ドレイン電極間に真空
蒸着法にて設けた。このようにして第３図に示したこの
発明の実施例のエンハンスメントモードFET素子を試作
した。この実施例では第３図中（１）がガラス基板、
（２）が金膜から成るゲート電極、（３）が絶縁膜であ
る窒化シリコン膜、（４）がπ−共役系高分子膜である
ポリ（３−メチルチオフェン）膜、（５）および（６）
はそれぞれ金膜で被覆したクロム膜から成るソース電極
およびドレイン電極である。
第５図および第６図はそれぞれ実施例１および２で作製
しエンハンスメントモードたFET素子の各ゲート電圧に
おけるソース・ドレイン間電流（10-1μＡ）−ソース・
ドレイン間電圧（Ｖ）特性を示す特性図であり横軸はソ
ース・ドレイン間電圧（Ｖ）縦軸はソース・ドレイン間
電流（10-1μＡ）を示す。それによると、両素子共に、
ゲート電圧として負の電圧を印加するにつれてドレイン
電流が大きく増加するエンハンスメントモードであり、
ドレイン電流を流したいときにのみゲート電圧を印加す
れば良いという、ポリアセチレンを半導体層とした従来
のFET素子（デブリーションモード）では得られない優
れた特性が得られた。又、両素子共に空気中で１ヵ月放
置後も、その特性は殆ど変わらなかった。
しエンハンスメントモードたFET素子の各ゲート電圧に
おけるソース・ドレイン間電流（10-1μＡ）−ソース・
ドレイン間電圧（Ｖ）特性を示す特性図であり横軸はソ
ース・ドレイン間電圧（Ｖ）縦軸はソース・ドレイン間
電流（10-1μＡ）を示す。それによると、両素子共に、
ゲート電圧として負の電圧を印加するにつれてドレイン
電流が大きく増加するエンハンスメントモードであり、
ドレイン電流を流したいときにのみゲート電圧を印加す
れば良いという、ポリアセチレンを半導体層とした従来
のFET素子（デブリーションモード）では得られない優
れた特性が得られた。又、両素子共に空気中で１ヵ月放
置後も、その特性は殆ど変わらなかった。
実施例３にて作製したエンハンスメントモードFET素子
の特性は、実施例２で作製した素子の特性とほぼ同様で
あった。実施例４にて作製したエンハンスメントモード
FET素子は実施例１で作製した素子の特性と同等かそれ
以上の特性を示した。
の特性は、実施例２で作製した素子の特性とほぼ同様で
あった。実施例４にて作製したエンハンスメントモード
FET素子は実施例１で作製した素子の特性と同等かそれ
以上の特性を示した。
以上説明したとおり、この発明の工程を採用することに
より、複素五員環を有するπ−共役系高分子材料を実際
の半導体素子材料として使用出来るようになり、電気的
特性に優れた半導体素子を得ることができる。
より、複素五員環を有するπ−共役系高分子材料を実際
の半導体素子材料として使用出来るようになり、電気的
特性に優れた半導体素子を得ることができる。
第１図は、一般的なFET素子の断面図、第２図，第３図
および第４図はこの発明の実施例のFET素子の断面図、
第５図および第６図はこの発明の実施例の各ゲート電圧
におけるソース・ドレイン間電流−ソース・ドレイン間
電圧（Ｖ）特性図である。 図において、（２）はゲート電極、（３）は絶縁膜、
（４）は半導体層、（５），（６）はそれぞれソース電
極およびドレイン電極である。 なお、各図中同一符号は同一又は相当部分を示す。
および第４図はこの発明の実施例のFET素子の断面図、
第５図および第６図はこの発明の実施例の各ゲート電圧
におけるソース・ドレイン間電流−ソース・ドレイン間
電圧（Ｖ）特性図である。 図において、（２）はゲート電極、（３）は絶縁膜、
（４）は半導体層、（５），（６）はそれぞれソース電
極およびドレイン電極である。 なお、各図中同一符号は同一又は相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 安藤 虎彦 兵庫県尼崎市塚口本町８丁目１番１号 三 菱電機株式会社材料研究所内 (56)参考文献 特開 昭58−114465（ＪＰ，Ａ)
Claims (1)
- 【請求項１】複素五員環を有するπ−共役系高分子のモ
ノマーと支持電解質とを水または有機溶剤に溶かした溶
液中に、その上にソース及びドレイン電極が形成された
基板と対向電極とを浸漬し、この溶液中で上記ソース或
いはドレイン電極の少なくとも一方の電極を作用電極と
し上記作用電極と対向電極間に電流を流して上記ソース
及びドレイン電極上及び上記ソース及びドレイン電極間
に複素五員環を有するπ−共役系高分子膜を形成する第
１の工程と、その後上記作用電極に所定の電位を設定し
て上記複素五員環を有するπ−共役系高分子膜を脱ドー
プして上記複素五員環を有するπ−共役系高分子膜の導
電率を制御する第２の工程とを備えたことを特徴とする
電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60226505A JPH0732253B2 (ja) | 1985-10-09 | 1985-10-09 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60226505A JPH0732253B2 (ja) | 1985-10-09 | 1985-10-09 | 電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6285467A JPS6285467A (ja) | 1987-04-18 |
| JPH0732253B2 true JPH0732253B2 (ja) | 1995-04-10 |
Family
ID=16846168
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60226505A Expired - Fee Related JPH0732253B2 (ja) | 1985-10-09 | 1985-10-09 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0732253B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62183181A (ja) * | 1986-02-06 | 1987-08-11 | Matsushita Electric Ind Co Ltd | 電界効果トランジスタおよびその製造法 |
| US5892244A (en) * | 1989-01-10 | 1999-04-06 | Mitsubishi Denki Kabushiki Kaisha | Field effect transistor including πconjugate polymer and liquid crystal display including the field effect transistor |
| US5206525A (en) * | 1989-12-27 | 1993-04-27 | Nippon Petrochemicals Co., Ltd. | Electric element capable of controlling the electric conductivity of π-conjugated macromolecular materials |
| JP4959147B2 (ja) | 2005-04-13 | 2012-06-20 | 富士フイルム株式会社 | 画像表示装置 |
| JP5018043B2 (ja) * | 2005-12-01 | 2012-09-05 | 住友化学株式会社 | 高分子化合物およびそれを用いた高分子発光素子 |
| JP2008041960A (ja) | 2006-08-07 | 2008-02-21 | Nissan Chem Ind Ltd | 電子回路部品の製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58114465A (ja) * | 1981-12-26 | 1983-07-07 | Nippon Telegr & Teleph Corp <Ntt> | 高分子半導体電界効果トランジスタ及びその製造方法 |
-
1985
- 1985-10-09 JP JP60226505A patent/JPH0732253B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6285467A (ja) | 1987-04-18 |
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