JPH0732602B2 - 波形整形回路 - Google Patents
波形整形回路Info
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- JPH0732602B2 JPH0732602B2 JP24002685A JP24002685A JPH0732602B2 JP H0732602 B2 JPH0732602 B2 JP H0732602B2 JP 24002685 A JP24002685 A JP 24002685A JP 24002685 A JP24002685 A JP 24002685A JP H0732602 B2 JPH0732602 B2 JP H0732602B2
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Description
【発明の詳細な説明】 産業上の利用分野 この発明は非循環電流方式のサイクロコンバータを用い
た低周波電源装置に使用される波形整形回路に関するも
のである。
た低周波電源装置に使用される波形整形回路に関するも
のである。
従来の技術 第４図は非循環電流方式のサイクロコンバータを用いた
低周波電源装置の主回路部および制御回路部のブロック
図を示している。
低周波電源装置の主回路部および制御回路部のブロック
図を示している。
第４図において、主回路部は、正群サイリスタ電力変換
器２と負群サイリスタ電力変換器３とから構成され、３
相交流電源（周波数f1）１を上記正群サイリスタ電力変
換器２および負群サイリスタ電力変換器３に加え、正群
サイリスタ電力変換器２および負群サイリスタ電力変換
器３を一定周期で動作させると正群サイリスタ電力変換
器２および負群サイリスタ電力変換器３より３相交流電
源１の周波数f1と異なる周波数f2の出力電圧を得ること
ができ、この周波数f2の出力電圧によって電動機，電磁
石コイルなどの負荷５を駆動するようになっている。な
お、第４図においては、正群サイリスタ電力変換器２お
よび負群サイリスタ電力変換器３を模式的に示している
が、実際には３相分のアームを有している。
器２と負群サイリスタ電力変換器３とから構成され、３
相交流電源（周波数f1）１を上記正群サイリスタ電力変
換器２および負群サイリスタ電力変換器３に加え、正群
サイリスタ電力変換器２および負群サイリスタ電力変換
器３を一定周期で動作させると正群サイリスタ電力変換
器２および負群サイリスタ電力変換器３より３相交流電
源１の周波数f1と異なる周波数f2の出力電圧を得ること
ができ、この周波数f2の出力電圧によって電動機，電磁
石コイルなどの負荷５を駆動するようになっている。な
お、第４図においては、正群サイリスタ電力変換器２お
よび負群サイリスタ電力変換器３を模式的に示している
が、実際には３相分のアームを有している。
正群サイリスタ電力変換器２および負群サイリスタ電力
変換器３は、その点弧位相αの余弦cosαを正弦波状に
変化させることにより、その出力電圧を周波数f1より低
い周波数f2の正弦波状に制御することができ、負荷５に
流れる負荷電流ｉも正弦波状となる。ただし、負荷５が
誘導性の場合には電圧位相より電流位相が遅れることは
周知である。
変換器３は、その点弧位相αの余弦cosαを正弦波状に
変化させることにより、その出力電圧を周波数f1より低
い周波数f2の正弦波状に制御することができ、負荷５に
流れる負荷電流ｉも正弦波状となる。ただし、負荷５が
誘導性の場合には電圧位相より電流位相が遅れることは
周知である。
ところで、非循環電流方式のものでは、負荷電流ｉの極
性を切り換える際、正群サイリスタ電力変換器２から負
群サイリスタ電力変換器３へ、またはその逆の切換動作
を行う必要がある。この切換は、一方の電流が零になっ
てから他方の動作を開始させる必要があり、そうしない
と正群サイリスタ電力変換器２および負群サイリスタ電
力変換器３を介して３相交流電源１を短絡する結果とな
る。
性を切り換える際、正群サイリスタ電力変換器２から負
群サイリスタ電力変換器３へ、またはその逆の切換動作
を行う必要がある。この切換は、一方の電流が零になっ
てから他方の動作を開始させる必要があり、そうしない
と正群サイリスタ電力変換器２および負群サイリスタ電
力変換器３を介して３相交流電源１を短絡する結果とな
る。
このため、従来は、各半サイクルの後半部分が正弦波よ
り早く立下がって正弦波より早いタイミングで零になる
波形の基準波形信号を波形整形回路によって作り、この
基準波形信号に基づいて負荷電流ｉを制御することによ
り負荷電流ｉの立下がりを早め、正群サイリスタ電力変
換器２が遮断して負群サイリスタ電力変換器３が導通す
るまでの間および負群サイリスタ電力変換器３が遮断し
て正群サイリスタ電力変換器２が導通するまでの間にそ
れぞれ休止時間（正群サイリスタ電力変換器２および負
群サイリスタ電力変換器３の両方がゲートブロックされ
ている期間）を設けるようにしていた。
り早く立下がって正弦波より早いタイミングで零になる
波形の基準波形信号を波形整形回路によって作り、この
基準波形信号に基づいて負荷電流ｉを制御することによ
り負荷電流ｉの立下がりを早め、正群サイリスタ電力変
換器２が遮断して負群サイリスタ電力変換器３が導通す
るまでの間および負群サイリスタ電力変換器３が遮断し
て正群サイリスタ電力変換器２が導通するまでの間にそ
れぞれ休止時間（正群サイリスタ電力変換器２および負
群サイリスタ電力変換器３の両方がゲートブロックされ
ている期間）を設けるようにしていた。
主回路部を制御する制御回路部は具体的には、第４図に
示すように、負荷５の通電経路中に介挿したシャント抵
抗器4,出力周波数設定回路6,電流設定回路7,波形整形回
路8,電流検出回路9,誤差増幅回路10,位相制御回路11,正
群・負群ブロック回路12およびゲート増幅回路13から構
成されている。
示すように、負荷５の通電経路中に介挿したシャント抵
抗器4,出力周波数設定回路6,電流設定回路7,波形整形回
路8,電流検出回路9,誤差増幅回路10,位相制御回路11,正
群・負群ブロック回路12およびゲート増幅回路13から構
成されている。
シャント抵抗器４は、負荷５に流れる負荷電流ｉに応じ
た電圧降下をその両端に生じる。
た電圧降下をその両端に生じる。
出力周波数設定回路６は、振幅１の主制御信号sinωｔ
と振幅１の副制御信号cosωｔとを発生し、その周波数
は内蔵の周波数設定部によって任意に設定できるように
なっている。
と振幅１の副制御信号cosωｔとを発生し、その周波数
は内蔵の周波数設定部によって任意に設定できるように
なっている。
電流設定回路７は、出力周波数設定回路６の主制御信号
sinωｔおよび副制御信号cosωｔを入力として、内蔵の
電流設定部によって任意の振幅ISの主制御信号IS sinω
ｔおよび副制御信号IS cosωｔを出力する。
sinωｔおよび副制御信号cosωｔを入力として、内蔵の
電流設定部によって任意の振幅ISの主制御信号IS sinω
ｔおよび副制御信号IS cosωｔを出力する。
波形整形回路８は、電流設定回路７の主制御信号IS sin
ωｔおよび副制御信号IS cosωｔを入力とし、主制御信
号IS sinωｔに副制御信号IS cosωｔを所定の期間のみ
加算することにより、正弦波より早いタイミングで零と
なる波形の基準波形信号を作る。
ωｔおよび副制御信号IS cosωｔを入力とし、主制御信
号IS sinωｔに副制御信号IS cosωｔを所定の期間のみ
加算することにより、正弦波より早いタイミングで零と
なる波形の基準波形信号を作る。
電流検出回路９は、シャント抵抗器４によって変換され
た電圧から負荷電流ｉに対応した負荷電流信号を作成す
る。
た電圧から負荷電流ｉに対応した負荷電流信号を作成す
る。
誤差増幅回路10は、電流検出回路９からの負荷電流信号
と波形整形回路８からの基準波形信号とを比較して制御
信号を作る。
と波形整形回路８からの基準波形信号とを比較して制御
信号を作る。
位相制御回路11は、誤差増幅回路10からの制御信号に応
じて正群サイリスタ電力変換器２および負群サイリスタ
電力変換器３へ与えるゲートパルスの位置を決める。
じて正群サイリスタ電力変換器２および負群サイリスタ
電力変換器３へ与えるゲートパルスの位置を決める。
正群・負群ブロック回路12は、位相制御回路11から出力
されるゲートパルスを、電流検出回路９から出力される
負荷電流信号の極性に応じて正群サイリスタ電力変換器
２用と負群サイリスタ電力変換器３用とにそれぞれ振り
分ける。
されるゲートパルスを、電流検出回路９から出力される
負荷電流信号の極性に応じて正群サイリスタ電力変換器
２用と負群サイリスタ電力変換器３用とにそれぞれ振り
分ける。
ゲート増幅回路13は、正群・負群ブロック回路12によっ
て２つに振り分けられたゲートパルスをそれぞれ別々に
増幅して、正群サイリスタ電力変換器２および負群サイ
リスタ電力変換器３にそれぞれ与える。
て２つに振り分けられたゲートパルスをそれぞれ別々に
増幅して、正群サイリスタ電力変換器２および負群サイ
リスタ電力変換器３にそれぞれ与える。
上記した各構成要素の動作によって、負荷電流ｉの波形
が基準波形信号の波形に追従するように正群サイリスタ
電力変換器２および負群サイリスタ電力変換器３の導通
・遮断が制御されることになる。この際、基準波形信号
が正弦波より早いタイミングで零となるため、正群サイ
リスタ電力変換器２が遮断してつぎに負群サイリスタ電
力変換器３が導通するまでの間および負群サイリスタ電
力変換器３が遮断してつぎに正群サイリスタ電力変換器
２が導通するまでの間に正群サイリスタ電力変換器２お
よび負群サイリスタ電力変換器３の両方が遮断する休止
時間を設けることができ、正群サイリスタ電力変換器２
または負群サイリスタ電力変換器３が遮断が何らかの理
由で少し遅れても正群サイリスタ電力変換器２および負
群サイリスタ電力変換器３の両方が同時に導通すること
はなく、３相交流電源１の短絡を防止することができ
る。
が基準波形信号の波形に追従するように正群サイリスタ
電力変換器２および負群サイリスタ電力変換器３の導通
・遮断が制御されることになる。この際、基準波形信号
が正弦波より早いタイミングで零となるため、正群サイ
リスタ電力変換器２が遮断してつぎに負群サイリスタ電
力変換器３が導通するまでの間および負群サイリスタ電
力変換器３が遮断してつぎに正群サイリスタ電力変換器
２が導通するまでの間に正群サイリスタ電力変換器２お
よび負群サイリスタ電力変換器３の両方が遮断する休止
時間を設けることができ、正群サイリスタ電力変換器２
または負群サイリスタ電力変換器３が遮断が何らかの理
由で少し遅れても正群サイリスタ電力変換器２および負
群サイリスタ電力変換器３の両方が同時に導通すること
はなく、３相交流電源１の短絡を防止することができ
る。
前記した波形整形回路８は、具体的には、第５図に示す
ように、周波数ｆ（＝ω/2π）の主制御信号IS sinωｔ
および副制御信号IS cosωｔをそれぞれ零検出器14A,14
Bに加えて、それぞれ入力正極性のときに高レベルとな
り入力負極性のときに低レベルとなる信号を作る。そし
て、これら両信号を排他的論理和回路17に加えることに
より、主制御信号ISsinωｔの位相π/2からπの区間お
よび位相３π/2から２πの区間に高レベルとなり、それ
以外の区間は低レベルとなる信号を作り、この信号でア
ナログスイッチ等のスイッチ16を開閉制御するようにな
っている。
ように、周波数ｆ（＝ω/2π）の主制御信号IS sinωｔ
および副制御信号IS cosωｔをそれぞれ零検出器14A,14
Bに加えて、それぞれ入力正極性のときに高レベルとな
り入力負極性のときに低レベルとなる信号を作る。そし
て、これら両信号を排他的論理和回路17に加えることに
より、主制御信号ISsinωｔの位相π/2からπの区間お
よび位相３π/2から２πの区間に高レベルとなり、それ
以外の区間は低レベルとなる信号を作り、この信号でア
ナログスイッチ等のスイッチ16を開閉制御するようにな
っている。
したがって、加算器18の一方の入力端には主制御信号IS
sinωｔ（第６図（Ａ）において符号19で示す）がその
まま入力され、加算器18の他方の入力端には、係数器15
によってＫ倍された副制御信号Ｋ・IS cosωｔのうち、
位相π/2からπの区間および３π/2から２πの区間の部
分（第６図（Ａ）において符号20で示す）が入力され、
加算器18には第６図（Ｂ）において符号21で示す基準波
形信号が出力される。
sinωｔ（第６図（Ａ）において符号19で示す）がその
まま入力され、加算器18の他方の入力端には、係数器15
によってＫ倍された副制御信号Ｋ・IS cosωｔのうち、
位相π/2からπの区間および３π/2から２πの区間の部
分（第６図（Ａ）において符号20で示す）が入力され、
加算器18には第６図（Ｂ）において符号21で示す基準波
形信号が出力される。
この場合の基準波形信号21の休止時間は Δｔ＝T0 で、角度にしてθ０である。
これに対し、基準波形信号21の周波数をf/2に設定した
ときの基準波形信号21の波形は第６図（Ｃ）のようにな
り、このときの休止時間は Δｔ＝2T0 で、角度にしてθ０である。
ときの基準波形信号21の波形は第６図（Ｃ）のようにな
り、このときの休止時間は Δｔ＝2T0 で、角度にしてθ０である。
上記したように、副制御信号IS cosωｔに一定の係数Ｋ
を乗算して主制御信号IS sinωｔに加算する構成では、
基準波形信号21の周波数ｆが変化すれば、休止時間Δｔ
の長さも変化することになり、周波数が低くなるほど休
止時間Δｔが長くなる。
を乗算して主制御信号IS sinωｔに加算する構成では、
基準波形信号21の周波数ｆが変化すれば、休止時間Δｔ
の長さも変化することになり、周波数が低くなるほど休
止時間Δｔが長くなる。
なお、第６図において、Ａは主制御信号IS sinωｔの振
幅を示し、Ａ＝ISである。また、Ｂは副制御信号Ｋ・IS
cosωｔの振幅を示し、Ｂ＝Ｋ・ISである。
幅を示し、Ａ＝ISである。また、Ｂは副制御信号Ｋ・IS
cosωｔの振幅を示し、Ｂ＝Ｋ・ISである。
第７図（Ａ）は周波数がｆのときの低周波電源装置の負
荷電流ｉの波形図、第７図（Ｂ）は周波数がf/2のとき
の低周波電源装置の負荷電流ｉの波形図を示している。
荷電流ｉの波形図、第７図（Ｂ）は周波数がf/2のとき
の低周波電源装置の負荷電流ｉの波形図を示している。
発明の解決しようとする問題点 上記のような低周波電源装置は、出力周波数を数Hz〜20
Hz程度の範囲で任意に変化できることが必要とされてい
るが、上記のような波形整形回路８で基準波形信号を作
ると、周波数が変化すればこれに合わせて休止時間Δｔ
も変化することになる。例えば使用最高周波数において
３相交流電源１の短絡防止に必要な最短の休止時間Δｔ
を設定したとしても、周波数ｆが低くなれば休止時間Δ
ｔが長くなる。この結果、低い周波数帯では休止時間Δ
ｔが必要以上に長くなって波形の歪が大となり、効率が
悪くなったり、例えば負荷５がモータである場合などは
トルクリップルが大きくなる等の不具合が発生する。
Hz程度の範囲で任意に変化できることが必要とされてい
るが、上記のような波形整形回路８で基準波形信号を作
ると、周波数が変化すればこれに合わせて休止時間Δｔ
も変化することになる。例えば使用最高周波数において
３相交流電源１の短絡防止に必要な最短の休止時間Δｔ
を設定したとしても、周波数ｆが低くなれば休止時間Δ
ｔが長くなる。この結果、低い周波数帯では休止時間Δ
ｔが必要以上に長くなって波形の歪が大となり、効率が
悪くなったり、例えば負荷５がモータである場合などは
トルクリップルが大きくなる等の不具合が発生する。
この発明の目的は、設定周波数の高低にかかわらず、休
止時間を一定にすることができる波形整形回路を提供す
ることである。
止時間を一定にすることができる波形整形回路を提供す
ることである。
問題点を解決するための手段 この発明の波形整形回路は、正弦波からなる主制御信号
の位相π/2からπ区間および３π/2から２π区間に出力
を発生する位相検出回路と、前記主制御信号の周波数を
変数とする正接関数またはその近似関数を発生する関数
発生器と、前記主制御信号と同じ周波数の余弦波からな
る副制御信号に前記関数発生器の出力を係数として乗算
する乗算器と、前記位相検出回路の出力期間中前記乗算
器の出力を通過させるスイッチと、前記主制御信号と前
記スイッチの出力とを加算し加算結果を基準波形信号と
して出力する加算器とを備えている。
の位相π/2からπ区間および３π/2から２π区間に出力
を発生する位相検出回路と、前記主制御信号の周波数を
変数とする正接関数またはその近似関数を発生する関数
発生器と、前記主制御信号と同じ周波数の余弦波からな
る副制御信号に前記関数発生器の出力を係数として乗算
する乗算器と、前記位相検出回路の出力期間中前記乗算
器の出力を通過させるスイッチと、前記主制御信号と前
記スイッチの出力とを加算し加算結果を基準波形信号と
して出力する加算器とを備えている。
作用 この発明の構成によれば、副制御信号に掛ける係数を、
周波数の正接関数またはその近似関数に応じて変化させ
るようにしたため、基準波形信号の周波数を変化させて
も、その休止時間を一定にすることができる。したがっ
て、基準波形信号の休止時間を必要最短に設定すること
で、周波数の変化にかかわらず低周波電源装置の出力の
波形歪を常に最小にして効率を高めることができる。
周波数の正接関数またはその近似関数に応じて変化させ
るようにしたため、基準波形信号の周波数を変化させて
も、その休止時間を一定にすることができる。したがっ
て、基準波形信号の休止時間を必要最短に設定すること
で、周波数の変化にかかわらず低周波電源装置の出力の
波形歪を常に最小にして効率を高めることができる。
実施例 この発明の一実施例を第１図ないし第３図に基づいて説
明する。この波形整形回路は、第１図に示すように、正
弦波からなる主制御信号IS sinωｔの位相π/2からπ区
間および３π/2から２π区間に出力を発生する位相検出
回路24と、前記主制御信号IS sinωｔの周波数を変数と
する正接関数を発生する関数発生器22と、前記主制御信
号IS sinωｔと同じ周波数の余弦波からなる副制御信号
IS cosωｔに前記関数発生器22の出力を係数Kfとして乗
算する乗算器23と、前記位相検出回路24の出力期間中前
記乗算器23の出力を通過させるアナログスイッチ等のス
イッチ16と、前記主制御信号IS sinωｔと前記スイッチ
16の出力とを加算し加算結果を基準波形信号として出力
する加算器18とを備えている。
明する。この波形整形回路は、第１図に示すように、正
弦波からなる主制御信号IS sinωｔの位相π/2からπ区
間および３π/2から２π区間に出力を発生する位相検出
回路24と、前記主制御信号IS sinωｔの周波数を変数と
する正接関数を発生する関数発生器22と、前記主制御信
号IS sinωｔと同じ周波数の余弦波からなる副制御信号
IS cosωｔに前記関数発生器22の出力を係数Kfとして乗
算する乗算器23と、前記位相検出回路24の出力期間中前
記乗算器23の出力を通過させるアナログスイッチ等のス
イッチ16と、前記主制御信号IS sinωｔと前記スイッチ
16の出力とを加算し加算結果を基準波形信号として出力
する加算器18とを備えている。
位相検出回路24は、零検出器14A,14Bと排他的論理和回
路17とから構成されている。
路17とから構成されている。
この波形整形回路は、第４図において波形整形回路８に
代えて使用されるもので、具体的には、第１図に示すよ
うに、周波数ｆ（＝ω/2π）の主制御信号IS sinωｔお
よび副制御信号IS cosωｔをそれぞれ零検出器14A,14B
に加えて、それぞれ入力正極性のときに高レベルとなり
入力負極性のときに低レベルとなる信号を作る。そし
て、これら両信号を排他的論理和回路17に加えることに
より、主制御信号IS sinωｔの位相π/2からπの区間お
よび位相３π/2から２πの区間に高レベルとなり、それ
以外の区間は低レベルとなる信号を作り、この信号でア
ナログスイッチ等のスイッチ16を開閉制御するようにな
っている。
代えて使用されるもので、具体的には、第１図に示すよ
うに、周波数ｆ（＝ω/2π）の主制御信号IS sinωｔお
よび副制御信号IS cosωｔをそれぞれ零検出器14A,14B
に加えて、それぞれ入力正極性のときに高レベルとなり
入力負極性のときに低レベルとなる信号を作る。そし
て、これら両信号を排他的論理和回路17に加えることに
より、主制御信号IS sinωｔの位相π/2からπの区間お
よび位相３π/2から２πの区間に高レベルとなり、それ
以外の区間は低レベルとなる信号を作り、この信号でア
ナログスイッチ等のスイッチ16を開閉制御するようにな
っている。
したがって、加算器18の一方の入力端には主制御信号IS
sinωｔがそのまま入力され、加算器18の他方の入力端
には、乗算器23によってKf倍された副制御信号Kf・IS c
osωｔのうち、位相π/2からπの区間および３π/2から
２πの区間の部分が入力され、加算器18には第２図
（Ａ）において符号21で示す基準波形信号が出力され
る。
sinωｔがそのまま入力され、加算器18の他方の入力端
には、乗算器23によってKf倍された副制御信号Kf・IS c
osωｔのうち、位相π/2からπの区間および３π/2から
２πの区間の部分が入力され、加算器18には第２図
（Ａ）において符号21で示す基準波形信号が出力され
る。
この際、主制御信号IS sinωｔの周波数ｆ（＝ω/2π）
を変数とする正接関数を関数発生器22によって発生さ
せ、この関数発生器22の出力を係数Kfとしている。
を変数とする正接関数を関数発生器22によって発生さ
せ、この関数発生器22の出力を係数Kfとしている。
このため、周波数ｆの変化に応じて係数Kfが変化し、基
準波形信号の休止時間を一定にすることができる。すな
わち、周波数が第２図（Ａ）のｆから第２図（Ｂ）のf/
2に変化したときに、副制御信号Kf・IS cosωｔの振幅
Ｂが変化し、休止時間Δｔは第２図（Ａ），（Ｂ）とも
同じT0となる。なお、主制御信号IS sinωｔの振幅Ａは
一定である。
準波形信号の休止時間を一定にすることができる。すな
わち、周波数が第２図（Ａ）のｆから第２図（Ｂ）のf/
2に変化したときに、副制御信号Kf・IS cosωｔの振幅
Ｂが変化し、休止時間Δｔは第２図（Ａ），（Ｂ）とも
同じT0となる。なお、主制御信号IS sinωｔの振幅Ａは
一定である。
ここで、基準波形信号の休止時間Δｔが周波数にかかわ
らず一定になる理由について説明する。
らず一定になる理由について説明する。
基準波形信号の波形が基準となる正弦波からどの程度波
形整形されているかを表わす係数Kf（フォーシング比と
称する）と休止時間T0の関係は以下のようになる。
形整形されているかを表わす係数Kf（フォーシング比と
称する）と休止時間T0の関係は以下のようになる。
任意の出力周波数ｆ（Hz）において、休止時間T0に相当
する角度θ０は、 θ０＝２πｆ・T0（rad） ・・・（１） となる。この角度θ０の余弦関数は、次式で与えられ
る。
する角度θ０は、 θ０＝２πｆ・T0（rad） ・・・（１） となる。この角度θ０の余弦関数は、次式で与えられ
る。
ここで、Ｂ＝Kf・Ａとすると、 となる。したがって、係数Kfは、 となる。今、周波数ｆに関係なく休止時間T0を一定に保
つためには、周波数ｆと係数kfとは第（４）式を満足さ
せる必要がある。この第（４）式の正接関数を発生させ
るのが、第１図の関数発生器22である。
つためには、周波数ｆと係数kfとは第（４）式を満足さ
せる必要がある。この第（４）式の正接関数を発生させ
るのが、第１図の関数発生器22である。
なお、周波数ｆと係数Kfとの関係は厳密には正接関数で
あるが、必要な周波数範囲では第３図に示すような一次
関数で近似できるので、関数発生器22も簡単な回路で実
現できる。なお、第３図はT0＝5msecの場合を示してい
る。
あるが、必要な周波数範囲では第３図に示すような一次
関数で近似できるので、関数発生器22も簡単な回路で実
現できる。なお、第３図はT0＝5msecの場合を示してい
る。
この実施例の波形整形回路は、副制御信号IS cosωｔに
乗算する係数Kfを基準波形信号の周波数ｆを変数とする
正接関数またはその近傍関数で構成し、周波数の変化に
応じて副制御信号の振幅Ｂを変化させるようにしている
ので、基準波形信号の休止時間Δｔを周波数ｆに関係な
く一定にすることができ、この休止時間Δｔを最短に設
定することで、どんな周波数でも低周波電源装置の出力
の波形歪を最小にして効率を高めることができる。
乗算する係数Kfを基準波形信号の周波数ｆを変数とする
正接関数またはその近傍関数で構成し、周波数の変化に
応じて副制御信号の振幅Ｂを変化させるようにしている
ので、基準波形信号の休止時間Δｔを周波数ｆに関係な
く一定にすることができ、この休止時間Δｔを最短に設
定することで、どんな周波数でも低周波電源装置の出力
の波形歪を最小にして効率を高めることができる。
発明の効果 この発明の波形整形回路によれば、副制御信号に掛ける
係数を、周波数の正接関数またはその近似関数に応じて
変化させるようにしたため、基準波形信号の周波数を変
化させても、その休止時間を一定にすることができる。
したがって、基準波形信号の休止時間を必要最短に設定
することで、周波数の変化にかかわらず低周波電源装置
の出力の波形歪を常に最小にして効率を高めることがで
きる。
係数を、周波数の正接関数またはその近似関数に応じて
変化させるようにしたため、基準波形信号の周波数を変
化させても、その休止時間を一定にすることができる。
したがって、基準波形信号の休止時間を必要最短に設定
することで、周波数の変化にかかわらず低周波電源装置
の出力の波形歪を常に最小にして効率を高めることがで
きる。
第１図はこの発明の一実施例のブロック図、第２図は基
準波形信号の波形図、第３図は関数発生器の入出力特性
図、第４図は低周波電源装置のブロック図、第５図は従
来の波形整形回路のブロック図、第６図は第５図の各部
の波形図、第７図は低周波電源装置の出力波形図であ
る。 16……スイッチ、18……加算器、22……関数発生器、23
……乗算器、24……位相検出回路
準波形信号の波形図、第３図は関数発生器の入出力特性
図、第４図は低周波電源装置のブロック図、第５図は従
来の波形整形回路のブロック図、第６図は第５図の各部
の波形図、第７図は低周波電源装置の出力波形図であ
る。 16……スイッチ、18……加算器、22……関数発生器、23
……乗算器、24……位相検出回路
Claims (1)
- 【請求項１】正弦波からなる主制御信号の位相π/2から
π区間および３π/2から２π区間に出力を発生する位相
検出回路と、前記主制御信号の周波数を変数とする正接
関数またはその近似関数を発生する関数発生器と、前記
主制御信号と同じ周波数の余弦波からなる副制御信号に
前記関数発生器の出力を係数として乗算する乗算器と、
前記位相検出回路の出力期間中前記乗算器の出力を通過
させるスイッチと、前記主制御信号と前記スイッチの出
力とを加算し加算結果を基準波形信号として出力する加
算器とを備えた波形整形回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24002685A JPH0732602B2 (ja) | 1985-10-25 | 1985-10-25 | 波形整形回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24002685A JPH0732602B2 (ja) | 1985-10-25 | 1985-10-25 | 波形整形回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62100167A JPS62100167A (ja) | 1987-05-09 |
| JPH0732602B2 true JPH0732602B2 (ja) | 1995-04-10 |
Family
ID=17053360
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24002685A Expired - Fee Related JPH0732602B2 (ja) | 1985-10-25 | 1985-10-25 | 波形整形回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0732602B2 (ja) |
-
1985
- 1985-10-25 JP JP24002685A patent/JPH0732602B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62100167A (ja) | 1987-05-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |