JPH07326622A - シリコン基板内の無欠陥領域およびその平坦な構造を維持するための方法 - Google Patents

シリコン基板内の無欠陥領域およびその平坦な構造を維持するための方法

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JPH07326622A
JPH07326622A JP7043797A JP4379795A JPH07326622A JP H07326622 A JPH07326622 A JP H07326622A JP 7043797 A JP7043797 A JP 7043797A JP 4379795 A JP4379795 A JP 4379795A JP H07326622 A JPH07326622 A JP H07326622A
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マーク・アイ・ガードナー
Jr H Jim Fulford
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10P36/00—Gettering within semiconductor bodies
    • H10P36/20—Intrinsic gettering, i.e. thermally inducing defects by using oxygen present in the silicon body
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/06—Gettering

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

(57)【要約】 【目的】 １つまたは２つ以上のモノリシックデバイス
を備えたＣＺシリコンウエハのプロセス前のデニューデ
ィングおよびプロセス中のゲッタリングのための方法を
提供する。 【構成】 プロセス前のデニューディングは、水素雰囲
気の中で行なわれ、酸素を外方拡散させ、基板の表面か
ら離れたところへの格子間シリコンの流入を維持する。
プロセス中のゲッタリングは、低温で行なわれ、ゲート
酸化に先行して、表面の格子間シリコンの結合から、積
層欠陥および表面の不規則性が発生しないようにする。
その結果ポリシリコンの堆積の後に発生する、基板の表
面内またはその近くでの酸素および／または格子間シリ
コンの移動が最小限に抑えられ、ゲート酸化膜の純粋性
が高められる。

Description

【発明の詳細な説明】
【０００１】
【発明の分野】この発明は集積回路の製造に関し、より
特定的には、無欠陥領域および無欠陥領域の上のゲート
酸化膜の特性を維持するために用いられる、シリコン基
板の真性ゲッタリングおよび処理ステップに関する。
【０００２】
【関連技術の背景】周知のように、その存在のために性
能を落とすことになるライフタイム短縮ドーパント（通
常何らかの重金属）を回路の領域から取除くためのステ
ップが実行できる。ドーパントの存在のために少数キャ
リアのライフタイムが短縮されるだけでなく、ドーパン
トはＭＯＳ構造における移動度を減少させ、Ｎ型および
Ｐ型の材料に対する抵抗率を高める。少数キャリアのラ
イフタイムが長いことは多くの理由で望ましい。その理
由とは、逆接合リークを最小限にし、バイポーラトラン
ジスタの利得を改良し、ダイナミックＭＯＳメモリにお
けるリフレッシュ時間を増加させることを含む。回路の
活性領域からライフタイム短縮ドーパントを取除くため
に、半導体処理に先行してまたは半導体処理の間に“ゲ
ッタリング”および“デニューディング（denuding）”
といった技術が一般的に採用される。
【０００３】この明細書中で規定されるように、“半導
体処理”または“シリコン基板の処理”とは一般的に、
パターン形成、成長、基板の上および基板の内部への様
々な材料およびイオンの注入および堆積を行ない、複数
のモノリシックデバイスを形成するのに必要なステップ
のことを指す。多くの製造業者たちは、シリコン基板の
処理の前に、プロセス前のデニューディングおよびゲッ
タリングステップを組入れている。プロセス前のデニュ
ーディングおよびゲッタリングは、一般的に、販売業者
から未処理のシリコンウエハを入手したときの検査を含
む。その他の製造業者が、プロセス前のデニューディン
グおよびゲッタリングの代わりとして、回路の処理ステ
ップの間に、デニューディングおよびゲッタリングを行
なう（すなわち、プロセス中のデニューディングおよび
ゲッタリング）こともある。
【０００４】（ここに引用により援用する）米国特許第
４，６６６，５３２号および第４，５４８，６５４号で
述べられているように、ゲッタリングという用語は一般
的に、基板の材料内の酸素の析出と基板のバルク内の格
子歪み、転位ループおよび積層欠陥の形成とを指す。歪
み、ループおよび欠陥は、ＳｉＯｘの析出成長の結果で
あることが多い。析出成長は、不要の、ライフタイム短
縮ドーパントに対するゲッタリング場所（トラップ）と
して働く、格子の乱れおよび転位を引き起こす。ゲッタ
リングは、シリコン基板の表面領域から離れた不活性な
場所において行なわれることが多く、したがって、しば
しばイントリンシック（intrinsic ）ゲッタリングと呼
ばれる。イントリンシックゲッタリングは、析出の結果
としてのゲッタリング場所を発生させるだけでなく、チ
ョクラルスキー（ＣＺ）法で成長させたシリコンウエハ
のある真性物質の特性（たとえば、格子間酸素、置換型
炭素、シリコンの空洞および格子間シリコン）を生じさ
せる。
【０００５】活性領域から離れたシリコンのバルク内に
ゲッタリング場所を発生させるという概念は、当該技術
では、半導体ウエハの歩留りを大きく向上させるものと
して認識されている。しかしながら、産業界はまた、デ
バイスが形成される基板の表面の近くの活性領域内の中
の酸素を減少させることの重要性を認識している。この
領域の酸素を減少させることは、一般的にデニューディ
ングと呼ばれ、ウエハの表面領域（無欠陥領域）から格
子間酸素原子を外方拡散させることを含む。
【０００６】デバイスの性能を向上させるために、ゲッ
タリングとデニューディングのステップ両方が必要であ
る。従来のイントリンシックゲッタリングおよびデニュ
ーディングは、一般的に、プロセス前の、３つのステッ
プのサイクルとして行なわれるかまたは半導体の製造の
処理ステップ内に（すなわち、プロセス中に）組入れら
れる。たとえば、ボーランド（Borland)、「ボーランド
によるイントリンシックゲッタリングの最新技術概観：
第１部および第２部（Borland's Overview ofthe Lates
t in Intrinsic Gettering ： Part I and PartＩ
Ｉ）」、半導体インターナショナル（Semiconductor In
ternational)（１９８９年４月および５月）（ここに引
用により援用する）を参照されたい。イントリンシック
ゲッタリングの３つのサイクルは以下のとおりである。
ウエハが販売業者から届いたときに、そのウエハを高温
雰囲気（通常１１００℃よりも大きい）に晒し、格子間
酸素を外方拡散させ、基板の表面の真下に無欠陥領域を
形成する。次に、ウエハは、ＳｉＯｘの核形成が行なわ
れるようにするために、より低い温度（８５０℃よりも
低いことが多い）に冷却される。３つのステッププロセ
スは、その後、ウエハをおよそ９００℃から１０００℃
の範囲内の、より高い温度に晒し、ＳｉＯｘの核から大
きな析出物を形成するステップで終了する。臨界的な大
きさを超えるＳｉＯｘ析出成長は、真性格子欠陥を形成
し、したがって、ゲッタリングされた領域を発生させ
る。イントリンシックゲッタリングとは主として、３つ
のステッププロセスのうち第２と第３のステップであ
り、第１のステップはデニューディングのために用いら
れる。
【０００７】米国特許第４，５４８，６５４号で教示さ
れるように、デニューディングステップの間に、水素と
いった還元雰囲気を用いることは、基板の表面のバリヤ
フィルムの形成を避けることによる、酸素の外方拡散の
促進につながる。水素は、外方拡散された酸素と結合
し、ウエハの表面から搬送される水を形成する。水素
は、デニューディング処理の促進をもたらすように思わ
れるが、水素がデニューディングステップにおいてもた
らすであろうその他の利点については、従来の知識は制
限されたもののように思われる。
【０００８】主としてゲッタリングステップである、そ
の後に続くプロセス前のステップに対して水素雰囲気を
維持することは、費用も時間もかかる。さらに、酸素が
外方拡散された後、水素は一般的に必ずしもゲッタリン
グを行なうわけではない。したがって、プロセス前のゲ
ッタリングを削除し、ゲッタリングステップをデバイス
製造の通常のプロセスに組入れることは、利益をもたら
すであろう。しかしながら、従来の処理ステップは、第
２および第３のゲッタリングステップ（低温、次に高温
で行なわれる）を組入れることに容易には適応しない。
一般的に、ウエハがプロセス前にデニューディングされ
たならば、その後に形成されるウェル領域は、高温のド
ライブインステップを必要とする。高温のドライブイン
では、高温で行なわれる第３のステップに先行する第２
のステップにおいて必要とされる、ＳｉＯｘの核形成が
十分に行なわれないであろう。したがって、多くの製造
業者たちは、デニューディングとゲッタリングのすべて
の３つのステップを、半導体処理の前に行なう。その代
わりとして、製造業者たちは、３つのステップすべてを
半導体プロセスフローに組入れることもある。前者の場
合、プロセス前のゲッタリングにより、集積回路を製造
するのに必要なステップおよび費用が増加する。後者の
場合、プロセス中のデニューディングおよびゲッタリン
グは、プロセスフローがもし後から水素チャンバととも
に用いられなければ、水素によるデニューディングの利
点を達成することができない。
【０００９】デニューディングステップは、格子間の場
所にある酸素を、シリコン基板の表面から離れた場所に
移動させるのに必要な、高温で行なわれる。無欠陥領域
が形成された後、以降のいかなる高温サイクルも、酸素
原子および／または格子間シリコン原子の無欠陥領域へ
の、および基板の表面近くへの移動を生じさせ得る。も
し無欠陥領域がかなりの量の酸素または格子間シリコン
を受取ると、デニューディングされている領域は、危険
にさらされ、以前は無欠陥領域であった場所での重金属
原子のゲッタリングをもたらし得る。酸素および格子間
シリコンの侵入により引き起こされる転位は、金属原子
の存在を原因とする活性またはチャネル領域内の電気的
特性に影響するだけでなく、逆に、無欠陥領域の上に成
長する構造に影響する。したがって、後に続く熱サイク
ルを行なう処理ステップの間に、無欠陥領域の特性を維
持することが重要である。プロセスフローの中の特定の
重要なステップに先行して、またその間に、無欠陥特性
を維持することは、確かに重要である。
【００１０】デニューディングがプロセス前のステップ
として発生し、ゲッタリングがプロセス中に発生するプ
ロセスフローを提供することは利益をもたらすであろ
う。水素が、酸素の排出を促進するためのみならず、優
れたシリコン表面特性をもたらすために利用されること
は、さらに利益をもたらすであろう。デバイスの処理の
初期工程の間の、ゲート酸化膜の形成およびゲート酸化
膜の上のポリシリコンの層の形成を含む工程まで、シリ
コン表面の特性が維持されることは、さらなる利益をも
たらすであろう。この方法論の利点は、少なくともある
重要な処理工程の後まで、無欠陥領域の特性を維持し、
その結果、デニューディングされたシリコン表面の上に
形成される構造は、優れた特性を有することである。
【００１１】
【発明の概要】上記の問題の大部分は、この発明による
プロセス前のデニューディングおよびプロセス中のゲッ
タリングの方法論により解決される。すなわち、デニュ
ーディングをプロセス前のステップとすることにより、
デニューディングが水素雰囲気の中で行なわれ、酸素の
外方拡散を増速するだけでなく、さらに重要なことに
は、基板表面から離れて格子間シリコン原子が過剰に流
入するのを制御することである。基板表面から離れたと
ころへの流入は、デバイス製造の初期工程の間の、ポリ
シリコンの堆積が行なわれるまで維持される。フィール
ド酸化膜の形成になって初めて、最後のゲッタリングス
テップが行なわれる。最後のゲッタリングステップは、
９００℃から１０００℃の範囲内の温度で発生する。ゲ
ッタリングステップは析出成長を可能にするには十分だ
が、酸素の外方拡散を可能にしない。酸素の外方拡散
は、およそ１１００℃を超える温度の範囲で発生する。
フィールド酸化膜で、および酸素の外方拡散の温度より
も低い温度で、ゲッタリングを行なうことにより、プロ
セス前のステップで以前に形成された無欠陥領域は、さ
らに加えられる酸素により危険にさらされることはな
い。したがって、デニューディングされた表面は、重金
属原子といった不純物をトラッピングするためのゲッタ
リングの場所を含まないであろうしまた、そこから成長
するゲート酸化膜に有害な影響をもたらす実質的な転位
を発生することもないであろう。このプロセスの結果、
ゲート酸化膜の降伏の増進を含む、ゲート酸化膜の特性
の実質的な向上が達成される。
【００１２】重要なことには、この発明のプロセスフロ
ーは高エネルギー（ＭｅＶ）ウェル注入を利用し、Ｍｅ
Ｖ注入の性質により、ゲート酸化膜形成に先行して低温
の処理ステップが維持できる。したがって、実質的な酸
素の外方拡散および／または無欠陥領域への格子間シリ
コンの移動を引き起こすのに必要な高温は、ゲート酸化
膜形成に先行するウェル形成の間は発生しない。プロセ
ス前の水素デニューディングおよびプロセス中のゲッタ
リング（フィールド酸化膜形成時における）と関連づけ
て、ＭｅＶ注入技術を用いることにより、この発明は、
とりわけ、低コストのプロセス中ゲッタリングステップ
と結びつく、水素デニューディングの利点を達成する。
【００１３】概して、この発明は、無欠陥領域および実
質的に平板な無欠陥領域構造を維持するための方法を意
図する。この方法は、中に酸素原子および格子間シリコ
ン原子を組入れたシリコン基板を設けるステップを含
む。次に、シリコン基板が水素雰囲気の中で、１１００
℃を超える温度まで加熱され、酸素原子を外方拡散さ
せ、基板の表面内に実質的に酸素原子および格子間シリ
コン原子のない無欠陥領域を形成する。ポリシリコンの
堆積に先行し、次に基板は１０００℃よりも低い温度で
処理され、無欠陥領域の中へのおよび無欠陥領域からの
酸素原子の移動を最小限に、また、格子間シリコン原子
の形成および無欠陥領域から基板の表面への格子間シリ
コン原子の移動を最小限にする。その後、基板の表面上
に形成されたゲート酸化膜の上にポリシリコンが堆積す
る。もしゲート酸化膜がおよそ１８０Åで、ゲート酸化
膜が２ｍｍ2 領域上に形成されたなら、そのゲート酸化
膜により達成される降伏電圧は、２０ボルトよりも大き
い。さらに、例示の形成された酸化膜の（原子レベルで
の）厚みの可変性は、およそ１０％よりも小さい。
【００１４】この発明はさらに、フィールド酸化膜が成
長した後まで、最終的なゲッタリング温度が発生しない
ようにすることにより、無欠陥領域の上に優れた特性の
ゲート酸化膜を準備するための方法を意図する。この方
法は、ゲート酸化膜が形成され、ポリシリコンが堆積し
た後まで、高温（１０００℃よりも大）を発生させない
ようにするステップを含む。この方法は、中に酸素原子
とシリコン原子とを組入れたシリコン基板を設けるステ
ップを含む。次に、無欠陥領域が、酸素原子および格子
間シリコン原子が実質的にない基板の表面近くに形成さ
れる。その次に、基板の選択領域の上にフィールド酸化
膜が成長できる。フィールド酸化膜は、１０００℃より
も低い温度雰囲気で成長し、無欠陥領域の中へのおよび
無欠陥領域からの酸素原子の移動を最小限にし、また格
子間シリコン原子の形成および基板の表面への格子間シ
リコンの移動を最小限にする。その後、少なくとも１つ
のウェルの型の型不純物が、フィールド酸化膜を通し
て、１ＭｅＶよりも大きなエネルギーで注入される。ウ
ェル型不純物は、通常は９００℃よりも低く、１０００
℃よりも低い温度まで加熱されるが、これは、基板内の
酸素原子およびシリコン原子の位置を実質的に維持する
一方で、無欠陥領域内でのその型の不純物を熱処理する
ためである。それからゲート酸化膜が１０００℃よりも
低い温度で無欠陥領域の上で成長する。（酸化膜形成の
前の）基板および無欠陥領域の表面は、その上に形成さ
れる酸素原子および格子間シリコン原子がない結果とし
て、および格子間シリコン原子の移動により引き起こさ
れる、格子転位および積層欠陥が最小限であることの結
果として、実質的に均一である。
【００１５】この発明はさらに、最初の、プロセス前の
デニューディングの後およびプロセス中のゲッタリング
の間に、シリコン基板の表面に酸素原子および格子間シ
リコン原子が流入するのを最小限にするための方法を意
図する。この方法は、複数の酸素原子を、シリコン基板
内の表面領域から、水素雰囲気の中で、デニューディン
グするステップを含む。デニューディングステップは、
シリコン基板の処理および基板内の能動デバイスの形成
に先行して行なわれる。一旦処理が開始され、シリコン
基板の上にポリシリコンが形成される前に、基板は１０
００℃よりも低い温度で処理され、格子間シリコン原子
の形成およびシリコン基板から基板の表面への格子間シ
リコン原子の移動を最小限にする。パターン形成された
フィールド酸化膜が基板の上に形成され、ＭｅＶ注入さ
れたウェル領域が、パターン形成されたフィールド酸化
膜の間のウィンドウを通るように形成される。次に、ゲ
ート酸化膜がウェル領域の上に成長し、ポリシリコンが
ゲート酸化膜の上に堆積する。その後処理はシリコン基
板の上で１０００℃を超える温度で続行し、基板内にゲ
ッタリング場所を提供する。
【００１６】この発明のその他の目的および利点は、以
下の詳細な説明を読み、添付の図面を参照することによ
り、明らかになるであろう。
【００１７】この発明には、様々な修正および代替形が
適用されるが、特定の実施例が、図面の例により示さ
れ、この明細書中で以降詳細に述べられる。しかしなが
ら、図面および説明は、この発明を開示された特定の形
式に制限することを意図するものではなく、反対に、前
掲の特許請求の範囲により規定されるこの発明の精神お
よび範囲内におけるすべての修正、等価物、および代替
形をカバーすることを意図するものであることを、理解
されたい。
【００１８】
【実施例の詳細な説明】図１では、ＣＺシリコン基板の
デニューディングおよびイントリンシックゲッタリング
に必要な３つのステップの熱サイクルを引き起こすため
の温度条件が示される。３つのステップのプロセスは、
およそ１１００℃と１３００℃との間の比較的高温で発
生するデニューディングステップ１０で始まる、特定の
順序に従わねばならない。デニューディングは、基板の
表面近くの酸素の外方拡散を可能にし、ウエハのバルク
に発生する可能性のある酸素の集中を妨げる上で必要で
ある。以下述べられるように、デニューディング１０
は、プロセス前のステップとして発生し、薄膜堆積また
は注入といった何らかの過程が、基板の上と内部とにそ
れぞれ発生する前に、発生する。デニューディングの
後、非化学量論的シリコン酸化物（ＳｉＯｘ）核形成の
発生を可能にするために、基板は、比較的低温の熱サイ
クル１２に晒される。低温のために、シリコンおよび酸
素原子が、基板のバルク内の真性領域またはその近くに
存在することができ、ＳｉＯｘ化合物の核を形成する。
基板のバルクの内部奥深くで誘起される核形成は、以降
形成されるゲッタリング場所（トラップ）が発生する領
域を定めるのに必要である。しかしながら、ゲッタリン
グ場所は、ＳｉＯｘの核析出物が臨界量を超えるまで形
成されない。析出成長１４は、一般的に、９５０℃と１
２００℃を僅かに超える温度の範囲内で発生する。
【００１９】核形成１２およびその後に続く析出物成長
１４は、一般的に３つのステップのプロセスの後半２つ
のステップとして説明され、一般的にいわゆるイントリ
ンシックゲッタリングステップを構成する。臨界レベル
までの核成長１４の後になって初めて、ゲッタリングプ
ロセスが達成される。低温の核形成ステップ１２は、最
終的に形成されるゲッタリング場所を規定するのに必要
である。酸素の外方拡散１０続いて核形成１２および析
出物成長１４の３つのステップは、無欠陥領域を基板の
表面の近くに形成し、ゲッタリング場所をバルク内に形
成するのに必要である。ゲッタリング場所は、少数キャ
リアライフタイム短縮ドーパントを、基板のバルク内の
奥深く、また基板の表面近くの活性領域から遠く離れて
（すなわち、無欠陥領域から離れて）、引きつけ、捕獲
する。
【００２０】図２では、シリコン基板１６の一部分の原
子配列図が示される。基板１６はチョクラルスキー（Ｃ
Ｚ）法プロセスで成長し、シリコン原子１８の単結晶格
子構造を定める。格子の中に配置されているのは、格子
間酸素原子２０、シリコンの空洞２２、格子間シリコン
原子２４、成長した析出物２６などといった、ＣＺ法に
より成長したシリコンウエハの特性を有する様々な真性
物質である。臨界的な大きさの析出物２６は、望まれな
い不純物に対するゲッタリング場所としての働きをする
格子構造内における、乱れおよび転位を発生させる。析
出物２６成長に関連して、格子間シリコン２４の形成お
よび／または排除が行なわれる。格子間シリコン２４
は、ＳｉＯｘ化合物形成の際のシリコン格子の体積の増
加のために、生成され、排除されると仮定される。排除
された格子間シリコン２４は、析出物から離れて、矢印
２８の方向に、シリコン基板１６の表面３０の方に、一
般的には移動する。したがって、析出物２６の成長によ
り、格子間シリコンが、ウエハのバルクから離れて表面
３０の方に過剰に流入し、格子構造の延長として、また
は格子表面での格子間のロケーションでの、表面終端の
結合３２を形成する可能性がある。
【００２１】しかし、デニューディング雰囲気が、水素
といった不活性物質であると仮定すると、デニューディ
ングにより、格子間シリコンが表面３０から離れてウエ
ハのバルクに過剰に流入する可能性があると仮定され
る。水素雰囲気は、デニューディングプロセスを促進す
るのみならず、酸素雰囲気が用いられ酸化膜が形成され
る場合のように、表面３０での実質的な膜形成をまた防
止する。水素原子３４は、雰囲気から取込まれ、その高
拡散性の結果として、好ましくは格子間の場所に移動
し、格子間酸素といったいかなる格子間原子もバルク領
域から出し、および格子間シリコンをバルク領域の奥深
くに追いやる。水素の移動が、格子間シリコンの表面移
動を妨害または減少させると仮定される。したがって、
水素原子３４は、能動的な役割を果たし、デニューディ
ングステップのみにおいて、格子間シリコンが形成され
てそのかなりの量が表面領域３０に移動しないようにす
る。格子間酸素２０は、しかし、容易に表面に移動し、
水素と結合し、水として取除かれる。
【００２２】優れた特性のゲート酸化膜、特に厚みが１
００Åよりも小さなゲート酸化膜（すなわちＥＥＰＲＯ
Ｍにおけるトンネル酸化膜）の成長の際、表面３０が実
質的に平板状を保つことおよび格子間シリコンが場所３
２に移動して結合することの防止が必須である。こうい
った結合は、いわゆる、酸化誘起表面積層欠陥（ＯＩＳ
Ｆ）といった結果に終わることがある。ＯＩＳＦは、表
面３０の上の微小欠陥（ピット）よりも重大である。Ｏ
ＩＳＦは、表面における格子の崩壊および不規則な酸化
膜の形成を引き起こす。大きな乱れにより、ゲート酸化
膜の厚みが極端に不均一となり、結果として、薄い領域
においてはより低いゲート酸化膜降伏電圧を露呈すると
仮定される。したがって、格子間シリコン原子２４の表
面移動を制御することにより、ＯＩＳＦを最小限にする
ことが重要である。水素雰囲気でのデニューディング
は、表面移動を減少させるように見えるが、１０００℃
を超える温度での析出物成長は、こういった表面移動を
増速することがある。以下で論じられるように、デバイ
ス製造の初期工程の間に、低温の析出物成長を行なうた
めに１つのプロセスステップが用いられる。すなわち、
ゲート酸化膜形成およびポリシリコンの堆積の前に発生
するプロセスステップの間に、酸素原子および格子間シ
リコンの表面移動を制御することが必要である。ゲート
酸化膜が形成され、ポリシリコンの層で十分に覆われた
後、以前に成長し覆われたゲート酸化膜の実質的な影響
は、最小限であるか存在しないに等しい。したがって、
析出物成長およびゲッタリングは、酸化膜が確立され、
それを覆うポリシリコンの層で保護された後まで、低温
で行なわれる。
【００２３】水素雰囲気の中でプロセス前のステップと
して形成された無欠陥領域３１は、格子間酸素およびシ
リコン原子がほとんどない状態で最初に設定される。ポ
リシリコン堆積に先行して生じるプロセスステップに対
し、高温の熱サイクル（すなわち、デニューディングの
温度範囲まで上昇する熱サイクル）を最小限にすること
により、無欠陥領域３１の純粋性（integrity ）を保つ
ことが重要である。したがって、フィールド酸化膜で発
生するゲッタリングは、１０００℃よりも低い低温で行
なわれ、格子間酸素原子２０が、無欠陥領域３１に侵入
し、その領域にとどまらないようにしなければならな
い。無欠陥領域３１内に酸素または格子間シリコン原子
が存在することにより、金属原子ゲッタリングトラップ
およびそれに伴う有害な影響が発生し得る。金属原子
は、活性チャネル領域における電気的動作に逆効果をも
たらすだけでなく、無欠陥領域３１の表面３０において
形成されるいかなるゲート酸化膜の局部的な薄膜化をも
引き起こすものである。重金属は、確かにＥＥＰＲＯＭ
デバイスにおけるトンネル効果をもたらす。多大な量の
金属原子が存在すれば、半導体領域は、導体の伝導度を
持ち得る。ポリシリコンの堆積の前に、ゲッタリング温
度を注意深く監視し、維持することにより、無欠陥領域
３１は、望まれぬ酸素および格子間シリコン原子の侵入
によっても大きく崩れることはない。
【００２４】図３では、プロセス前のデニューディング
およびポリシリコン堆積の後のゲッタリングのフロー図
が示される。このフロー図は、ＣＺウエハのバルク内に
おける、プロセス前のデニューディングおよびプロセス
中のゲッタリング場所に必要な例示のステップを示す。
重要なことには、デニューディングは水素雰囲気を用い
て達成され、プロセス中のゲッタリングは、ＭｅＶウェ
ル注入技術を用いて達成される。さらに、デニューディ
ングおよびゲッタリングされた基板は、ＥＰＩ層を形成
する必要なしに、またそれに関連するコスト高を招く必
要なしに、エピタキシャル（ＥＰＩ）層の利点を達成す
る。無欠陥領域および無欠陥領域の下のゲッタリング場
所は、優れた特性のゲート酸化膜を提供し、ＥＰＩ層を
形成する必要なしに、また予め形成されたＥＰＩ層を有
するウエハを購入する必要なしに、低接合リークを達成
することができる。モノリシックデバイスがコスト競合
的な場合、ＥＰＩ層の形成に関連する追加ステップを強
いられずに、製造業者または販売者により基板が準備さ
れることは重要である。
【００２５】プロセス前のデニューディングおよびプロ
セス中のゲッタリングを用いた、優れた特性のゲート酸
化膜の処理は、プロセス前のデニューディングステップ
３４で始まる。デニューディングは、参照番号３６で示
されるように、水素雰囲気の中で、１１００℃から１３
００℃の範囲内の高温で行なわれる。表面領域がデニュ
ーディングされた後、ウエハは通常のプロセスフローで
処理され、基板の上に数多くのモノリシックデバイスを
形成する。一般的にプロセスは、ウエハ表面を通る選択
領域におけるフィールド酸化膜の形成で始まる３８。フ
ィールド酸化膜は、始めにバッファ酸化膜が成長し４
０、その後バッファ酸化膜の上にシリコン窒化膜が設け
られる４２ことにより、ＬＯＣＯＳ（選択酸化法）に従
い、選択的に酸化する。次にシリコン窒化膜は、フォト
レジストでパターン形成されることができる４４。パタ
ーン形成された窒化膜により、シリコン窒化膜のない領
域におけるフィールド酸化膜の選択的な成長４６が可能
になる。バッファ酸化膜は、シリコン窒化膜インタフェ
ースでのストレスを減少させる助けをし、それにより、
それに続く酸化の間、非窒化ウィンドウの隅におけるシ
リコンでの転位の発生を最小限にする。バッファ酸化膜
は通常非常に薄く、多くの事例では４００Åよりも小さ
い。薄いバッファ酸化膜は、ウィンドウインタフェース
での「バーズビーク」構造の低減の助けとなる。
【００２６】フィールド酸化膜およびその下のバッファ
酸化膜の選択領域の形成は、１０００℃よりも低い温度
雰囲気で成長する。シリコン窒化膜は、たとえば８５０
℃よりも低い、さらに低温で堆積する。シリコン窒化膜
は通常非常に薄いため、低温の堆積技術が用いられ、そ
れに関連してより遅い堆積速度も慣容されるが、それ
は、低速度においても、シリコン窒化膜は比較的短い時
間に形成できるからである。しかし、フィールド酸化膜
は高温で成長するが、無欠陥領域の崩壊を防ぐため、温
度雰囲気は１０００℃よりも低い温度に維持されねばな
らない。温度雰囲気はしかし、３つのステップのプロセ
スの第３のステップが発生できるように、十分高温でな
ければならない。８５０℃よりも低い温度でのシリコン
窒化膜堆積は、３つのステップのプロセスの第２のプロ
セスには十分であり、参照番号４８で示されるＳｉＯｘ
核形成を可能にできる。フィールド酸化膜の成長速度を
速めるために、高温でのドライ酸化プロセス５０または
ウェット酸化プロセス５２が用いられる。成長速度に関
する詳細およびウェットおよびドライ酸化プロセスに対
する酸化時間は、図４を参照して以下に説明される。フ
ィールド酸化膜の目標とされる厚みは、４０００Åまた
は、ある場合では、７０００から８０００Åであり、し
たがって成長速度が速いことは、ウエハのスループット
を達成する上で重要である。
【００２７】図３に示されるプロセスフローの重要な利
点は、フィールド酸化膜を通しての、およびシリコン基
板の中へのウェル領域のＭｅＶ注入の利用である。Ｍｅ
Ｖ注入は、プロセスステップの数を減少させるだけでな
く、より重要なのは、熱処理工程５６でのウェルのドラ
イブイン温度を低減することである。ウェルの熱処理温
度は、１０００℃よりも低く、およそ９００℃まで低減
され、したがってこの温度はデニューディング温度１１
００℃よりも低い。この温度の低減は重要である。すな
わち、同じウェルドライブインステップに対する従来の
ＣＭＯＳデバイスの処理は、３から２４時間の間１１５
０℃から１２００℃の温度を必要とするからである。た
とえば、ボーランド他，「ＭｅＶ注入技術：今世代の装
置を用いた次世代製造（MeV Implantation Technology
：Next-Generation Manufacturing with Current-Gene
ration Equipment)」，ソリッドステートテクノロジー
（Solid State Technology) ，（１９９３年１２月）を
参照されたい。ゲッタリングステップをプロセスフロー
に組入れることにより、時間が節約され、コストが低下
する。さらに、低温のＭｅＶ処理により、ゲート酸化膜
の形成の後まで、無欠陥領域へのおよび無欠陥領域内で
の、酸素および格子間シリコンの拡散または移動の発生
が妨げられる。
【００２８】最後のステップ（３つのステップのプロセ
スの第３のステップ）のゲッタリングは、ステップ４９
で示されるように、フィールド酸化膜が成長するときに
完了する。最終ステップのＳｉＯｘ析出成長は、フィー
ルド酸化膜が９００℃から１０００℃の範囲内で成長し
ているとき、１０００℃よりも低い温度範囲で行なわれ
る。ゲッタリングの完了は、無欠陥領域から離れた基板
のバルク内でゲッタリング場所を設定するのに必要であ
る。析出は、かなり低温において発生し、酸素および格
子間シリコン原子が、以前にステップ３４で形成された
無欠陥領域に移動するのを防ぐ。
【００２９】ウェル領域が、パターン形成されたフィー
ルド酸化膜を通しておよびその間へ、高エネルギー（１
ＭｅＶよりも大きなエネルギー）で注入された後、ゲー
ト酸化膜は、ステップ５８で示されるように、フィール
ド酸化膜の間のウィンドウ内に無欠陥領域の上で形成さ
れる。フィールド酸化膜と同様、ゲート酸化膜は、ドラ
イ酸化またはウェット酸化プロセスのいずれかにより成
長できる。ドライ酸化プロセス６０が選択されたなら、
成長速度は、成長チャンバでの高圧力を用いて、増大で
きる。ウェット酸化プロセス６２は、大気圧（７６０Ｔ
ｏｒｒ）またはそれに近い圧力で、行なうことができ
る。「ゲート酸化膜」は、基板およびその上のポリシリ
コンの間に形成される酸化膜領域を指すことに注意する
ことが大切である。ＥＥＰＲＯＭプロセスにおいて、ト
ンネル酸化膜は、ゲート酸化膜の一部分として形成され
る。トンネル酸化膜は、ゲート酸化膜領域の一部分をエ
ッチングして取除き、非トンネル領域およびトンネル領
域を成長させることによって形成される。多くの応用例
では、トンネル領域（酸化膜）は、およそ８５オングス
トロームであり、それに隣接する非トンネル酸化膜はお
よそ１８０オングストロームである。ゲート酸化膜は、
トンネル酸化膜を含まなければ、通常は非常に薄く、ま
た通常は数百オングストロームよりも小さい。ゲート酸
化膜が薄いトンネル酸化膜を含む場合、ゲート酸化膜
は、ステップ４０でのバッファ酸化膜の形成と同様、迅
速にかなりの低温で形成されることができる。したがっ
て、ＥＥＰＲＯＭ製造に必要なトンネル酸化膜形成は、
現行のプロセスに非常に適合するものである。
【００３０】ゲート酸化膜形成の後、ポリシリコンが堆
積し、ステップ６４で示されるように、ゲート酸化膜の
上にパターン形成される。自己整合プロセスに従い、次
にソースおよびドレイン領域が活性領域に注入される。
ステップ６６に示されるように、ソースおよびドレイン
は、ポリシリコンゲートの反対側の基板内に、およびフ
ィールド酸化膜の間のウィンドウに注入される。次の熱
サイクルは一般的に、ソースおよびドレイン注入に続く
熱処理ステップを含む。不純物ドーパントを活性化する
ソースおよびドレイン熱処理は、いかなる温度でも実施
可能であり、好ましくは、ステップ６８で示されるよう
に、１０００℃を超える温度である。熱処理ステップ６
８での高温のため、酸素および格子間シリコン原子が、
無欠陥領域に侵入し、基板の表面に移動する可能性があ
る。格子間酸素および格子間シリコンといった不純物の
侵入は、既に形成されたゲート酸化膜およびゲート酸化
膜が成長する表面の特性に影響しない。したがって、無
欠陥領域の崩壊および無欠陥領域の表面の近辺でのゲッ
タリング場所の形成は、ステップ５８および６４でそれ
ぞれ示されるように、ゲート酸化膜が成長し、ポリシリ
コンの導電体で覆われた後に発生する場合には、大して
重要ではない。したがって、格子間シリコンおよび酸素
の基板表面への移動ならびにＯＩＳＦの有害な影響は、
実質的に最小限にされ、排除され、または、無効なもの
となる。
【００３１】図４は、図３のプロセスステップに従い形
成されたフィールドおよびゲート酸化膜に対し、時間の
関数としてのウェットおよびドライ熱酸化のグラフを示
す。特定的には、ドライ酸化は、曲線６５で示されるよ
うに１０００℃で成長させることができ、または曲線６
７で示されるように９００℃で成長させることができ
る。さらには、ウェット酸化は、蒸気雰囲気において、
曲線６９および７０でそれぞれ示されるように、９００
℃または１０００℃で形成できる。図４で示されるよう
に、温度雰囲気の増大または雰囲気に湿気を加えること
により、酸化速度は増加するだろう。１０００℃の酸化
温度で、ウェット酸化は、曲線７０の点Ｂで示されるよ
うに、酸化時間およそ１時間で、４０００Åの厚みを形
成できる。したがって、ウェット酸化は、４０００Åを
超えるフィールド酸化膜を形成する好ましい方法であ
る。ドライ酸化が用いられる場合、酸化速度を増大させ
るため、加圧された雰囲気が必要である。ゲート酸化膜
の厚みは２００Åよりも小さいため、ドライ酸化は、比
較的短い時間で、適切な結果を生む。
【００３２】図５では、図３のプロセスステップに従
い、シリコン基板の上に形成されるデュアルウェルデバ
イス（ＣＭＯＳ）の断面図が示される。図５は特に、基
板の出発材料７６内に形成された、不純物の型が反対の
ウェル領域７２および７４を示す。ウェル領域７２およ
び７４は、しばしばＭｅＶ注入と呼ばれる高エネルギー
注入技術を用いて注入される。ウェル領域７２および７
４は、基板の中へおよびフィールド酸化膜８０を通し
て、数ミクロンの深さまで注入できる。自己整合のプロ
セスに従い、ウェル領域およびフィールド酸化膜の間に
浅いところで注入されているのは、ソースおよびドレイ
ン領域８２である。ソース／ドレイン注入に先行し、ま
たウェル注入および熱処理の後は、ゲート酸化膜８４を
成長させるプロセスである。ゲート酸化膜８４は、ポリ
シリコンゲート導電体８６で覆われる。
【００３３】図６は、図５の平面Ａに沿う詳細な図であ
り、この発明のプロセスステップに従い形成されるゲー
ト酸化膜８４の幾何学的構成を示す。ゲート酸化膜８４
はかなり薄いことが可能で、その他よりも薄いある領域
（微細構造）を持ち得る。
【００３４】しかしながら、析出物成長および酸素原子
と格子間シリコン原子の表面移動を最小限にすることに
より、ゲート酸化膜８４は、比較的均等な厚みをもって
形成できる。図３のプロセスに従い形成されるゲート酸
化膜８４は、一般的に、可変性が１０％よりも小さな
（たとえば３平方ミクロンよりも小さい）選択ゲート領
域内で規定される厚みを含む。最小のＯＩＳＦが、基板
７２／７４の表面で発生し、したがって純粋性の高い酸
化膜８４が可能となる。さらに、析出成長を遅延させる
かまたは阻止することにより、基板のバルク内の積層欠
陥がまた最小限となる。析出物成長により引き起こされ
る、内部および表面の積層欠陥、転位および格子のすべ
りを最小限にすることにより、ゲート酸化膜８４は、基
板７２／７４のかなり均一的および平板な上側表面から
成長できる。したがって、ゲート酸化膜８４の成長の出
発点は、非常に優れた表面であり、したがって、ゲート
領域にまたがり均等な構成および厚みを達成する。
【００３５】図３のプロセスステップに従い形成された
ゲート酸化膜は、図７に示されるように、降伏するまで
に、かなり高いゲート酸化膜電圧に耐えうる。図７は、
様々な電圧で発生する実際のゲート酸化膜降伏欠陥の事
例のヒストグラムを示し、デニューディングおよびゲッ
タリングされていないＣＺウエハ８８、ＥＰＩウエハ９
０、およびプロセス前に水素によりデニューディングさ
れ、プロセス中にゲッタリングされたウエハ９２の間で
比較が行なわれる。１８０Åのターゲットゲート酸化膜
および２．４ｍｍ2 のゲート酸化膜領域を有するウエハ
に対しテストが行なわれる。説明されていない、７ボル
トでの３つの欠陥を除き、プロセス前のデニューディン
グおよびポリシリコンの後のイントリンシックゲッタリ
ングウエハ９２は、デニューディングもゲッタリングも
されていないＣＺウエハ８８と比較して、優れた酸化膜
降伏の結果をもたらす。また、ウエハ９２は、ゲート酸
化膜の性能に関して、ＥＰＩウエハ９０よりも幾分優れ
ているように思われる。しかし、さらに重要なのは、ウ
エハ９２（ＥＰＩウエハではない）は、製造し入手する
のに非常に低コストであることである。
【００３６】この開示の利益を受ける当業者には、この
発明は、フラッシュＥＰＲＯＭまたはＥＥＰＲＯＭメモ
リデバイスを含むいかなるＭＯＳデバイスへの応用も可
能であることが、認識されるであろう。さらに、この明
細書に示され、説明された形態は、現在における好まし
い実施例として捉えられることがまた理解される。この
発明の利益を受ける当業者には、様々な修正および変更
が、すべての処理ステップに、前掲の特許請求の範囲で
述べられたこの発明の精神および範囲から逸脱すること
なく、加えられるであろうことが、明らかであろう。前
掲の特許請求の範囲は、すべての修正および変更を受け
入れるものであり、したがって、詳述や図面は、制限的
なものとしてよりもむしろ例示と見なされることを意図
する。
【図面の簡単な説明】
【図１】この発明に従う、シリコン基板のデニューディ
ングおよびゲッタリングに対する温度条件を示すグラフ
図である。
【図２】この発明に従う、不純物の外方拡散および非化
学量論的なシリコン酸化物（ＳｉＯｘ）の配置ととも
に、シリコン基板の一部を表わす原子配列図である。
【図３】この発明に従う、プロセス前のデニューディン
グおよびポリシリコン堆積後のゲッタリング方法論を示
す、フロー図である。
【図４】図３のプロセスステップに従い形成されるフィ
ールドおよびゲート酸化膜に対する、時間の関数として
の、ウェットおよびドライ熱酸化のグラフ図である。
【図５】図３のプロセスステップに従いシリコン基板の
上およびその中に形成された、デュアルウェル型デバイ
スの断面図である。
【図６】図５の面Ａに沿う、詳細図である。
【図７】様々な電圧で発生する実際のゲート酸化膜降伏
欠陥の事例のヒストグラムの図であり、従来のプロセス
とこの発明のプロセスとを比較する図である。
【符号の説明】 １６ シリコン基板 １８ シリコン原子 ２０ 格子間酸素原子 ２２ シリコンの空洞 ２４ 格子間シリコン原子 ２６ 析出物
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マーク・アイ・ガードナー アメリカ合衆国、78612 テキサス州、セ ダー・クリーク、ハイウェイ・535、ピ ィ・オゥ・ボックス・249（番地なし) (72)発明者 エイチ・ジム・フルフォード・ジュニア アメリカ合衆国、78748 テキサス州、オ ースティン、ウッドシャー・ドライブ、 9808 (72)発明者 デリック・ジェイ・リスターズ アメリカ合衆国、78728 テキサス州、オ ースティン、テリサ・コーブ、1904

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 シリコン基板内に無欠陥領域を維持する
    ためおよび実質的に平坦な無欠陥領域の構造を維持する
    ための方法であって、 中に酸素原子および格子間シリコン原子を組入れたシリ
    コン基板を設けるステップと、 水素雰囲気の中で前記基板を１１００℃を超える温度ま
    で加熱し、前記酸素原子を外方拡散させ、前記基板の表
    面の中に実質的に前記酸素原子のない無欠陥領域を形成
    するステップと、 ポリシリコンの堆積に先行して、前記基板を１０００℃
    よりも低い温度で処理し、前記無欠陥領域の内部へおよ
    び前記無欠陥領域からの前記酸素原子の移動を最小限に
    し、前記格子間シリコン原子の形成および前記格子間シ
    リコン原子の前記無欠陥領域から前記基板の表面への移
    動を最小限にするステップと、 前記基板の表面上に形成されたゲート酸化膜の上にポリ
    シリコンを堆積させるステップとを含み、１８０オング
    ストロームの前記ゲート酸化膜が、降伏電圧が２０ボル
    トよりも大きな２ｍｍ2 の領域の上に形成されることが
    できる、シリコン基板内の無欠陥領域およびその平坦な
    構造を維持するための方法。
  2. 【請求項２】 前記基板を処理するステップは、前記基
    板の選択領域の上にフィールド酸化膜を成長させるステ
    ップを含む、請求項１に記載の方法。
  3. 【請求項３】 前記基板を処理するステップは、１Ｍｅ
    Ｖよりも大きなエネルギーで、少なくとも１つのウェル
    型不純物を、前記無欠陥領域に注入するステップを含
    む、請求項１に記載の方法。
  4. 【請求項４】 前記基板を処理するステップは、前記無
    欠陥領域に注入された不純物原子を熱処理するステップ
    を含む、請求項１に記載の方法。
  5. 【請求項５】 前記基板を処理するステップは、前記無
    欠陥領域の上にゲート酸化膜を成長させるステップを含
    み、前記無欠陥領域の表面は、その上に形成される格子
    間シリコンの欠落の結果として、ならびに前記無欠陥領
    域の内部への、および前記無欠陥領域からの酸素原子の
    移動が最小限である結果として、実質的に均一である、
    請求項１に記載の方法。
  6. 【請求項６】 ソースおよびドレインの不純物領域を前
    記ウェル型の不純物に注入するステップと、温度に関係
    なく前記ソースおよびドレインの不純物領域を熱処理す
    るステップとをさらに含む、請求項１に記載の方法。
  7. 【請求項７】 フィールド酸化膜が成長するまでゲッタ
    リング温度が発生しないようにすることにより、無欠陥
    領域の上に優れた特性のゲート酸化膜を準備するための
    方法であって、 中に酸素原子およびシリコン原子を組入れたシリコン基
    板を設けるステップと、 前記基板の表面の近くに、前記酸素原子および前記格子
    間シリコン原子が実質的にない無欠陥領域を形成するス
    テップと、 前記基板の選択領域の上にフィールド酸化膜を成長させ
    るステップとを含み、前記成長させるステップは、９０
    ０℃から１０００℃の間の温度雰囲気の中で発生し、前
    記無欠陥領域の内部へおよび前記無欠陥領域からの前記
    酸素原子の移動を最小限にし、前記酸素原子および前記
    格子間シリコン原子の形成と前記基板の表面への移動と
    を最小限にし、さらに、 前記フィールド酸化膜に近接しておよびその中へ、１Ｍ
    ｅＶよりも大きなエネルギーで注入し、前記無欠陥領域
    内に少なくとも１つのウェル型の不純物を形成するステ
    ップと、 前記無欠陥領域内の前記不純物型を熱処理するために、
    １０００℃よりも低い温度まで前記基板を加熱し、一方
    で、上記形成するステップおよび成長させるステップの
    間に現われる、前記酸素原子と前記シリコン原子の位置
    を実質的に維持するステップと、 １０００℃よりも低い温度雰囲気の中で前記無欠陥領域
    の上にゲート酸化膜を成長させるステップとを含み、前
    記基板の表面および無欠陥領域は、その上に形成される
    前記格子間シリコン原子の欠落の結果として、ならびに
    前記無欠陥領域の内部へのおよび前記無欠陥領域からの
    酸素原子の移動が最小限である結果として、実質的に均
    一であり、さらに、 前記ゲート酸化膜の上にポリシリコンのパターン形成を
    し、第１レベルのゲート導電体を形成するステップを含
    む、優れた特性のゲート酸化膜を無欠陥領域の上に準備
    するための方法。
  8. 【請求項８】 前記形成するステップは、水素雰囲気の
    中で、１１００℃を超える温度まで前記基板を加熱する
    ステップを含む、請求項７に記載の方法。
  9. 【請求項９】 前記フィールド酸化膜を成長させるステ
    ップと前記ゲート酸化膜を成長させるステップとは、ド
    ライ酸素雰囲気の中で前記フィールド酸化膜と前記ゲー
    ト酸化膜とを熱により成長させるステップを含む、請求
    項７に記載の方法。
  10. 【請求項１０】 前記熱により成長させるステップは、
    ７６０Ｔｏｒｒを超える圧力において発生する、請求項
    ９に記載の方法。
  11. 【請求項１１】 前記フィールド酸化膜を成長させるス
    テップと前記ゲート酸化膜を成長させるステップとは、
    Ｈ2 Ｏが存在する中で前記フィールド酸化膜と前記ゲー
    ト酸化膜とを熱により成長させるステップを含む、請求
    項７に記載の方法。
  12. 【請求項１２】 前記フィールド酸化膜を成長させるス
    テップは、 前記基板に３００オングストロームよりも小さなバッフ
    ァ酸化膜を堆積させるステップと、 前記バッファ酸化膜の上にシリコン窒化膜を堆積させ、
    前記シリコン窒化膜と前記バッファ酸化膜とのある部分
    を選択的に取除き、その下の前記基板を露出させるステ
    ップとを含む、請求項７に記載の方法。
  13. 【請求項１３】 ソースおよびドレインの不純物領域を
    前記ウェル型の不純物に注入し、温度に関わりなく、前
    記ソースおよびドレインの不純物領域を熱処理するステ
    ップをさらに含む、請求項７に記載の方法。
  14. 【請求項１４】 デニューディング（denuding）中とそ
    の後およびゲート酸化膜の上にポリシリコンの層が形成
    される前に、シリコン基板の表面に酸素原子および格子
    間シリコン原子が流入するのを最小限にするための方法
    であって、 シリコン基板の処理に先行して、水素雰囲気の存在の中
    で、前記シリコン基板内の表面領域から複数の酸素原子
    をデニューディングするステップと、 前記シリコン基板の上のポリシリコンの形成に先行し
    て、前記シリコン基板を１０００℃よりも低い温度で処
    理し、 （ｉ） 酸素原子および格子間シリコン原子の形成と、
    シリコン基板から基板の表面への酸素原子および格子間
    シリコン原子の移動とを最小限にし、 （ｉｉ） 前記基板の上にパターン形成されたフィール
    ド酸化膜を形成し、ＭｅＶ注入されたウェル領域は、ウ
    ェル領域の上の前記パターン形成されたフィールド酸化
    膜とゲート酸化膜の間に横たわり、さらに、 前記ゲート酸化膜の上にポリシリコンを堆積させ、その
    後１０００℃を超える温度での前記シリコン基板の処理
    を続行し、前記基板内にゲッタリング場所を設けるステ
    ップを含む、シリコン基板の表面への酸素原子および格
    子間シリコン原子の流入を最小限にするための方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2000047969A1 (fr) * 1999-02-15 2000-08-17 Yamatake Corporation Capteur de pression à semi-conducteur
US6325848B1 (en) 1997-11-11 2001-12-04 Nec Corporation Method of making a silicon substrate with controlled impurity concentration

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0684925A (ja) * 1992-07-17 1994-03-25 Toshiba Corp 半導体基板およびその処理方法
US5795809A (en) * 1995-05-25 1998-08-18 Advanced Micro Devices, Inc. Semiconductor wafer fabrication process including gettering utilizing a combined oxidation technique
JPH09120965A (ja) * 1995-10-25 1997-05-06 Toshiba Corp 半導体装置の製造方法
US6004868A (en) 1996-01-17 1999-12-21 Micron Technology, Inc. Method for CMOS well drive in a non-inert ambient
US5910339A (en) * 1996-08-22 1999-06-08 Cornell Research Foundation, Inc. Fabrication of atomic step-free surfaces
WO1998014994A1 (en) * 1996-09-30 1998-04-09 Lsi Logic Corporation Semiconductor fabrication
KR100211547B1 (ko) * 1996-10-29 1999-08-02 김영환 반도체 소자의 필드 산화막 형성방법
JPH10154713A (ja) 1996-11-22 1998-06-09 Shin Etsu Handotai Co Ltd シリコンウエーハの熱処理方法およびシリコンウエーハ
US5994761A (en) 1997-02-26 1999-11-30 Memc Electronic Materials Spa Ideal oxygen precipitating silicon wafers and oxygen out-diffusion-less process therefor
US6190631B1 (en) 1997-04-09 2001-02-20 Memc Electronic Materials, Inc. Low defect density, ideal oxygen precipitating silicon
US5899732A (en) * 1997-04-11 1999-05-04 Advanced Micro Devices, Inc. Method of implanting silicon through a polysilicon gate for punchthrough control of a semiconductor device
US6271151B1 (en) * 1997-06-30 2001-08-07 Advanced Micro Devices, Inc. Method and apparatus for controlling the thickness of a gate oxide in a semiconductor manufacturing process
US6133123A (en) 1997-08-21 2000-10-17 Micron Technology, Inc. Fabrication of semiconductor gettering structures by ion implantation
US5929508A (en) * 1998-05-21 1999-07-27 Harris Corp Defect gettering by induced stress
US6828690B1 (en) * 1998-08-05 2004-12-07 Memc Electronic Materials, Inc. Non-uniform minority carrier lifetime distributions in high performance silicon power devices
US6191010B1 (en) 1998-09-02 2001-02-20 Memc Electronic Materials, Inc. Process for preparing an ideal oxygen precipitating silicon wafer
EP1114454A2 (en) * 1998-09-02 2001-07-11 MEMC Electronic Materials, Inc. Silicon on insulator structure from low defect density single crystal silicon
US6336968B1 (en) 1998-09-02 2002-01-08 Memc Electronic Materials, Inc. Non-oxygen precipitating czochralski silicon wafers
JP4405082B2 (ja) 1998-09-02 2010-01-27 エムイーエムシー・エレクトロニック・マテリアルズ・インコーポレイテッド 内部ゲッタリング性の改良された熱アニーリングされたウエハ
US6416836B1 (en) 1998-10-14 2002-07-09 Memc Electronic Materials, Inc. Thermally annealed, low defect density single crystal silicon
JP2000154070A (ja) * 1998-11-16 2000-06-06 Suminoe Textile Co Ltd セラミックス三次元構造体及びその製造方法
US6284384B1 (en) 1998-12-09 2001-09-04 Memc Electronic Materials, Inc. Epitaxial silicon wafer with intrinsic gettering
JP2000183068A (ja) * 1998-12-10 2000-06-30 Oki Electric Ind Co Ltd 半導体装置の製造方法
DE19925044B4 (de) * 1999-05-28 2005-07-21 Siltronic Ag Halbleiterscheibe mit Kristallgitter-Defekten und Verfahren zur Herstellung derselben
US20030051656A1 (en) 1999-06-14 2003-03-20 Charles Chiun-Chieh Yang Method for the preparation of an epitaxial silicon wafer with intrinsic gettering
DE10024710A1 (de) * 2000-05-18 2001-12-20 Steag Rtp Systems Gmbh Einstellung von Defektprofilen in Kristallen oder kristallähnlichen Strukturen
EP1295324A1 (en) * 2000-06-30 2003-03-26 MEMC Electronic Materials, Inc. Method and apparatus for forming a silicon wafer with a denuded zone
US6339016B1 (en) 2000-06-30 2002-01-15 Memc Electronic Materials, Inc. Method and apparatus for forming an epitaxial silicon wafer with a denuded zone
US6599815B1 (en) 2000-06-30 2003-07-29 Memc Electronic Materials, Inc. Method and apparatus for forming a silicon wafer with a denuded zone
JP2004537161A (ja) * 2001-04-11 2004-12-09 エムイーエムシー・エレクトロニック・マテリアルズ・インコーポレイテッド 高抵抗率ｃｚシリコンにおけるサーマルドナー生成の制御
TW541581B (en) * 2001-04-20 2003-07-11 Memc Electronic Materials Method for the preparation of a semiconductor substrate with a non-uniform distribution of stabilized oxygen precipitates
US6955718B2 (en) * 2003-07-08 2005-10-18 Memc Electronic Materials, Inc. Process for preparing a stabilized ideal oxygen precipitating silicon wafer
CN100461349C (zh) * 2003-10-21 2009-02-11 株式会社上睦可 高电阻硅晶片的制造方法以及外延晶片及soi晶片的制造方法
US7485928B2 (en) * 2005-11-09 2009-02-03 Memc Electronic Materials, Inc. Arsenic and phosphorus doped silicon wafer substrates having intrinsic gettering
US20090004426A1 (en) * 2007-06-29 2009-01-01 Memc Electronic Materials, Inc. Suppression of Oxygen Precipitation in Heavily Doped Single Crystal Silicon Substrates
US20090004458A1 (en) * 2007-06-29 2009-01-01 Memc Electronic Materials, Inc. Diffusion Control in Heavily Doped Substrates
DE102007063270B4 (de) * 2007-12-31 2011-06-01 Amd Fab 36 Limited Liability Company & Co. Kg Verfahren zur Verringerung zur Erzeugung von Ladungseinfangstellen in Gatedielektrika in MOS-Transistoren durch Ausführen einer Wasserstoffbehandlung

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4548654A (en) * 1983-06-03 1985-10-22 Motorola, Inc. Surface denuding of silicon wafer
US4666532A (en) * 1984-05-04 1987-05-19 Monsanto Company Denuding silicon substrates with oxygen and halogen
JPS61193459A (ja) * 1985-02-21 1986-08-27 Toshiba Corp シリコンウエハの処理方法
JPS61193458A (ja) * 1985-02-21 1986-08-27 Toshiba Corp シリコンウエハの処理方法
JP2666945B2 (ja) * 1988-02-08 1997-10-22 株式会社東芝 半導体装置の製造方法
JP2575545B2 (ja) * 1990-07-05 1997-01-29 株式会社東芝 半導体装置の製造方法
JP2546745B2 (ja) * 1991-03-15 1996-10-23 信越半導体株式会社 半導体デバイスの製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6325848B1 (en) 1997-11-11 2001-12-04 Nec Corporation Method of making a silicon substrate with controlled impurity concentration
WO2000047969A1 (fr) * 1999-02-15 2000-08-17 Yamatake Corporation Capteur de pression à semi-conducteur

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