JPH07326737A

JPH07326737A - インピーダンス線路、フィルタ素子、遅延素子および半導体装置

Info

Publication number: JPH07326737A
Application number: JP6119033A
Authority: JP
Inventors: Mitsuhiko Goto; 光彦後藤
Original assignee: Nippon Steel Corp
Current assignee: Nippon Steel Corp
Priority date: 1994-05-31
Filing date: 1994-05-31
Publication date: 1995-12-12

Abstract

(57)【要約】【構成】導電性基板１１上に第１の化合物半導体層１
３と、該第１の化合物半導体層上に形成された組成の異
なる第２の化合物半導体層１４とによって形成される二
次元電子ガス層を線状に形成した伝送路２０の両端に電
極１８，１９を設けたインピーダンス線路、フィルタ素
子、遅延素子および半導体装置。【効果】インピーダンス線路、フィルタ素子、遅延素
子は、半導体装置（集積回路）に適応して素子間配線と
上記各素子機能を兼用することが可能であり、また、そ
の半導体装置は集積度が向上する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、化合物半導体のヘテロ
構造を利用した二次元電子ガス層をキャリアとして用い
るインピーダンス線路、フィルタ素子、遅延素子および
半導体装置に関する。

【０００２】

【従来の技術】化合物半導体を用いた半導体素子は、一
般にシリコン半導体を用いた素子より高速・高周波域で
動作することが可能であるため、次第にその利用が広が
っている。そして、複数の素子を一つの基板上に集積化
したものが半導体装置であり、化合物半導体装置では、
その特徴である高周波領域での優れた特性から、高周波
増幅回路などのトランジスタと共に、信号の遅延回路や
フィルタ回路などを同一基板上に集積化した半導体装置
がある。

【０００３】フィルタ回路は、トランジスタなどの能動
素子のみにより構成されたアクティブフィルタと、抵抗
やキャパシタによって構成されたパッシブフィルタとが
あり、そのいずれであっても同一基板上に集積化して半
導体装置とすることが可能である。

【０００４】アクティブフィルタとしては、例えば特公
昭５５−４０１８９号公報に、２種類の遮断周波数の異
なるトランジスタを同一基板上に形成し、遮断周波数の
低い方のトランジスタをフィルタとして用いたものが開
示されている。一方、パッシブフィルタは、抵抗やキャ
パシタなどによってのみ構成されているため、製造上の
ばらつきの影響で素子特性が変化する能動素子を含まな
いために所望のフィルタ特性が得やすい。

【０００５】しかしながら、アクティブフィルタを上述
した公報記載のように同一基板上に遮断周波数の異なる
２種類のトランジスタを形成することは、１つの遮断周
波数のトランジスタを形成する場合と比較して、その製
造工程が複雑にならざるを得ないと行った問題がある。

【０００６】また、パッシブフィルタを構成するために
は、半導体基板上にインダクタを作製することが不可能
なため、抵抗とキャパシタの組み合わせによってパッシ
ブフィルタとするのであるが、抵抗を半導体基板上に形
成するには、シリコン基板の場合にはシリコン中に不純
物を拡散した層を利用することができるが、ヘテロ構造
を利用した化合物半導体の場合は、不純物を拡散すると
いう方法が利用できないため、トランジスタなどを形成
後、基板上に一度絶縁膜を堆積し、その上に金属膜を積
層し、これをパターニングして抵抗を形成する。拡散法
が用いられない理由は、不純物が拡散するほどの高温に
すると、ヘテロ構造を形成した部分のせっかく急峻にな
るように作った半導体組成、不純物濃度分布の急峻さが
なくなり、ヘテロ構造の機能が落ちてしまうからであ
る。またキャパシタを半導体基板上に形成するために
は、トランジスタなどを形成後、絶縁膜や金属膜を積層
することによって得られる。しかしながら、化合物半導
体装置の場合、シリコン半導体による半導体装置のよう
に、絶縁膜や金属膜を積層すること自体が容易ではない
ため、その製造工程が複雑となる。

【０００７】これは、シリコン半導体の場合、絶縁膜で
あるシリコン酸化膜や窒化膜が容易に形成でき、しかも
酸やアルカリ、また熱に対する耐性が強く非常に安定な
物質であるため、その上に何層もの絶縁膜と金属膜を形
成するは容易に行えるのに対し、化合物半導体装置で
は、絶縁膜自体の形成が難しく、例えば化合物半導体の
代表的なものであるＧａＡｓでは、ガリウムの酸化物で
あるＧａ₂Ｏ₃は安定でなく、また、窒化物であるＧａ
Ｎは半導体であり、絶縁膜として使用できない。そこで
多くの化合物半導体装置ではＣＶＤ法によるＳｉＯ₂や
Ｓｉ₃Ｎ₄、ＳｉＯＮ(Silicon Oxi-Nitride) などを堆
積することにより絶縁膜として用いているが、これにて
もＳｉＯ₂やＳｉ₃Ｎ₄の内部ストレスによるクラック
の発生などといった問題があり、未だシリコン半導体装
置のごとき多層構造を得ることが困難であり、歩留りが
悪いといった問題がある。

【０００８】また、ポリイミドを配線層の間の絶縁膜と
して用いて多層配線を行った例がある（小柳まや、金子
良明、永田幸平、清水治夫、岡本正明、清水
聡：“２５ＫゲートＧａＡｓゲートアレー，”電子情報
通信学会技術研究報告ＭＷ９３−１０８，（ＭＷ９３
−１０５〜１１３，ｐｐ．２３−２９），１９９４年１
月）。しかし、ポリイミドには膜収縮があるため、塗布
した後、固まるまでにポリイミドの膜が収縮して、膜内
に応力が発生し、クラックが入りやすくなるという問題
がある。また、ポリイミドは吸湿性をもつため、膜自体
や膜内、膜間の配線材料の経時劣化が大きく、信頼性に
も問題がある。

【０００９】

【発明が解決しようとする課題】そこで、本発明の第一
の目的は、化合物半導体によるトランジスタなどの能動
素子上に新たな層構造を伴うことなく形成できるインピ
ーダンス線路、フィルタ素子、遅延素子などの受動素子
を提供することであり、第二の目的として、これら受動
素子とトランジスタなどの能動素子を集積化した半導体
装置を提供することである。

【００１０】

【課題を解決するための手段】上記目的を解決するため
の本発明は、導電性基板上に、第１の化合物半導体層
と、該第１の化合物半導体層上に該第１の化合物半導体
層と組成の異なる第２の化合物半導体層とを積層するこ
とによって前記第１の化合物半導体層と該第２の化合物
半導体層との接合界面に二次元電子ガス層を形成し、該
二次元電子ガス層を線状に残し、該線状の二次元電子ガ
ス層の両端の前記第２の化合物半導体層上に電極を設
け、該電極下に前記二次元電子ガス層に至る拡散層が形
成されてなることを特徴とするインピーダンス線路であ
る。

【００１１】上記目的を解決するための本発明は、導電
性基板上に、第１の化合物半導体層と、該第１の化合物
半導体層上に該第１の化合物半導体層と組成の異なる第
２の化合物半導体層とを積層することによって前記第１
の化合物半導体層と該第２の化合物半導体層との接合界
面に二次元電子ガス層を形成し、該二次元電子ガス層を
線状に残し、該線状の二次元電子ガス層の両端の前記第
２の化合物半導体層上に電極を設け、該電極下に前記二
次元電子ガス層に至る拡散層が形成されてなることを特
徴とするフィルタ素子である。

【００１２】上記目的を解決するための本発明は、導電
性基板上に、第１の化合物半導体層と、該第１の化合物
半導体層上に該第１の化合物半導体層と組成の異なる第
２の化合物半導体層とを積層することによって前記第１
の化合物半導体層と該第２の化合物半導体層との接合界
面に二次元電子ガス層を形成し、該二次元電子ガス層を
線状に残し、該線状の二次元電子ガス層の両端の前記第
２の化合物半導体層上に電極を設け、該電極下に前記二
次元電子ガス層に至る拡散層が形成されてなることを特
徴とする遅延素子である。

【００１３】また上記目的を解決するための本発明は、
導電性基板上に、第１の化合物半導体層と、該第１の化
合物半導体層上に形成された組成の異なる第２の化合物
半導体層とによって前記第１の化合物半導体層と該第２
の化合物半導体層との接合界面に二次元電子ガス層が形
成され、該第２の化合物半導体層上に、ソース電極、ド
レイン電極およびゲート電極が形成されてなる二次元電
子ガス電界効果トランジスタが複数集積化された半導体
装置において、前記複数の二次元電子ガス電界効果トラ
ンジスタ同士を電気的に接続する必要のある部分の二次
元電子ガス層を残し、接続が不要な部分の二次元電子ガ
ス層を消滅せしめたことを特徴とする半導体装置であ
る。

【００１４】本発明は、前記複数の二次元電界効果トラ
ンジスタ同士を接続する部分の二次元電子ガス層を残
し、接続が不要な部分の二次元電子ガス層を消滅せしめ
るために、接続が不要となる二次元電子ガス層が形成さ
れる部分の前記第１の化合物半導体層および前記第２の
化合物半導体層をエッチングにより除去したことを特徴
とする半導体装置である。

【００１５】また本発明は、前記複数の二次元電界効果
トランジスタ同士を接続する部分の二次元電子ガス層を
残し、接続が不要な部分の二次元電子ガス層を消滅せし
めるために、接続が不要な部分の二次元電子ガス層の上
に、０Ｖ以下の電位を印加する電極を形成したことを特
徴とする半導体装置である。

【００１６】また本発明は、前記複数の二次元電界効果
トランジスタ同士を接続する部分の二次元電子ガス層を
残し、接続が不要な二次元電子ガス層を消滅せしめるた
めに、接続が不要となる二次元電子ガス層が形成される
部分の前記第１の化合物半導体層および前記第２の化合
物半導体層に酸素イオンを注入したことを特徴とする半
導体装置である。

【００１７】さらに本発明は、前記複数の二次元電界効
果トランジスタ同士を接続する部分の二次元電子ガス層
を残した部分の前記第２の化合物半導体層上に、制御電
極を設けたことを特徴とする半導体装置である。

【００１８】

【作用】上述のように構成された本発明は、導電性基板
上に第１の化合物半導体層と、この第１の化合物半導体
層と組成の異なる第２の化合物半導体層を積層すること
によって第１の化合物半導体層と第２の化合物半導体層
の界面に二次元電子ガス層が形成される。この二次元電
子ガス層は、導電性基板を用いることにより基板を接地
（ＧＮＤ）面とした導電路となる。

【００１９】そこで本発明においては、この二次元電子
ガス層を任意の幅と長さによる線状に形成して伝送路と
し、その両端の第２の化合物半導体層上に電極を設ける
ことで、インピーダンス線路として提供する。

【００２０】この二次元電子ガス層による伝送路の特性
は、抵抗成分Ｒ、インダクタンスＬ成分および容量成分
Ｃであり、抵抗成分Ｒおよびインダクタンス成分Ｌは下
記（１）および（２）式のごとく、シート抵抗ρｓまた
はシートインダクタンスＬｓと伝送路の電極間の長さｘ
／幅ｗに比例する。

【００２１】

【数１】Ｒ＝ρｓ×（ｘ／ｗ） …（１）

【００２２】

【数２】Ｌ＝Ｌｓ×（ｘ／ｗ） …（２）また、容量成分Ｃは下記（３）式のごとく単位面積当り
のＣｓと伝送路の電極間の長さｘ×幅ｗに比例する。

【００２３】

【数３】Ｃ＝Ｃｓ×（ｘ×ｗ） …（３）また、線路の特性インピーダンスＺ0 は伝送路の幅に反
比例して、下記（４）式のごとくなる。

【００２４】

【数４】

【００２５】ただし（４）式中Ｒ0 は伝送路の単位長さ
当りの抵抗値、Ｌ0 は伝送路の単位長さ当りのインダク
タンス、Ｃ0 は伝送路の単位長さ当りの容量である。

【００２６】この線状に形成した二次元電子ガス層の伝
送路は、導電性基板との間にできる容量成分と伝送路の
抵抗成分によって、高周波をあたえた場合にはこの容量
成分と抵抗成分の積で決まる時定数を持つＣＲフィルタ
として働くために、この時定数によって決まる遮断周波
数以上の周波数を減衰させる低域通過フィルタとしての
フィルタ素子となる。

【００２７】また、このフィルタ素子は、その遮断周波
数より十分小さい（１／１０程度以下）周波数では、遅
延時間がフィルタ素子の時定数に等しい遅延素子とな
る。すなわち、入力側の信号波形が時定数に相当する時
間だけ遅れて出力側に出てくる遅延素子となる。

【００２８】さらに、この二次元電子ガス層による伝送
路の上部に制御電極を設け、電圧を印加することで、伝
送路部分のシート抵抗を変化させ、伝送路としての特性
インピーダンスやフィルタ素子の時定数および遅延素子
の遅延時間を変化させることが可能となる。

【００２９】また、本発明においては、上記のような二
次元電子ガス層を線状に形成した伝送路を集積回路内の
トランジスタ間や、トランジスタと他の素子との間を接
続するための配線として用いることにより、この配線部
分を上記インピーダンス線路として機能させ、伝送路の
幅や長さを変えることにより、前記（４）式にしたがっ
て所望の特性インピーダンスを得ることで、素子間での
インピーダンスの整合をとったり、またフィルタ素子や
遅延素子として機能させることによって、フィルタ素子
や遅延素子を配線に組み込んだ形の半導体装置として集
積化することができる。もちろん、この場合においても
この配線として用いる伝送路の上に制御電極を設けるこ
とにより、前記のように特性インピーダンスやフィルタ
素子の時定数および遅延素子の遅延時間を変化させるこ
とが可能となる。

【００３０】

【実施例】以下、添付した図面を参照して本発明を適用
した実施例を説明する。なお、同一機能の部材に付いて
は同一付号を付した。

【００３１】実施例１図１は、本発明を適用したインピーダンス線路、フィル
タ素子および遅延素子の一実施例であり、図１ａはその
平面図、図１ｂは図１ａにおけるＡ−Ａ線での断面図で
あり、図１ｃは図１ａにおけるＢ−Ｂ線での断面図であ
る。

【００３２】本実施例１の素子は、導電性基板であるｎ
型で比抵抗１Ω・ｃｍのシリコン基板１１上に、ノンド
ープのＧａＡｓ層による高抵抗のバッファ層１２、その
上に第１の化合物半導体層であるノンドープ高純度のｉ
−ＧａＡｓ層１３、および第２の化合物半導体層で電子
供与層となるＳｉを１×１０¹⁸原子個ｃｍ^-3程度ドープ
した厚さ５００Åのｎ−ＡｌＧａＡｓ層１４を積層し、
このｉ−ＧａＡｓ層１３とｎ−ＡｌＧａＡｓ層１４との
ヘテロ接合界面に二次元電子ガス層（以下、２ＤＥＧ層
と称する）を形成させ、さらにｎ−ＡｌＧａＡｓ層１４
の上に、ドープしたｎ−ＧａＡｓ層によるキャップ層１
５を形成後、電極１８および１９としてＡｕＧｅ／Ｎｉ
／Ａｕを形成したものである。電極１８および１９の下
には２ＤＥＧ層に至る電極金属によるオーミック拡散層
１７が形成されている。そして本実施例１では、２ＤＥ
Ｇ部分を任意の幅と長さの線状の伝送路２０に形成する
ために、不要な部分のｉ−ＧａＡｓ層１３およびｎ−Ａ
ｌＧａＡｓ層１４をエッチングにより除去した。なお、
本実施例１において、シリコン基板１１面と２ＤＥＧ層
との間隔は、シリコン基板１１面からｉ−ＧａＡｓ層１
３とｎ−ＡｌＧａＡｓ層１４の界面までの間隔とほぼ同
じであり約３．８μｍである。

【００３３】この２ＤＥＧ層を残した伝送路２０および
その両端の電極１８および１９によって構成されたもの
がインピーダンス線路となり、また、高周波回路に用い
た場合には低域通過フィルタ素子となり、また、この低
域通過フィルタ素子の遮断周波数の１／１０以下の周波
数では遅延素子となる。

【００３４】この２ＤＥＧ層の特性は、用いるシリコン
基板の導電型と比抵抗によって変化することがある。こ
こで、このシリコン基板の導電型と比抵抗が及ぼす２Ｄ
ＥＧ層特性の変化について説明する。

【００３５】シリコン基板とバッファ層であるＧａＡｓ
層の界面には、シリコン基板の導電型に依らず、シリコ
ンがＧａＡｓ層に拡散して厚さが１００Å程度の薄いｎ
型層が形成される。このｎ型層から供与される電子がＧ
ａＡｓ層やシリコン層へ拡散して行く。この電子が拡散
した領域は、空乏層ではなく、導電性が高くなっている
ため、２ＤＥＧ層と接地面との実質的な距離を短くする
ように作用する。電子がＧａＡｓ層へ拡散して行く距離
は、大きく見積もっても１０００Å、すなわち０．１μ
ｍ程度であるが、シリコン基板へ拡散して行く距離は、
基板の導電型や比抵抗より異なってくる。

【００３６】このため、シリコン基板の導電型がｎ型の
ときは、前記のｎ型層からの電子がＧａＡｓ層に供与さ
れた影響のみが効くので、実際の接地（ＧＮＤ）面はシ
リコン基板とバッファ層であるＧａＡｓ層の界面から
０．１μｍ程度ＧａＡｓ層に入り込んだところとなる。
したがって、本実施例１の２ＤＥＧ層と実質的な接地面
との距離は約３．７μｍとなる。このｎ型シリコン基板
の場合には、比抵抗そのものが２ＤＥＧ層特性に影響を
与えるものではないので、市販されている程度のもので
あればどのような比抵抗のものであってもよい。そし
て、２ＤＥＧ層特性としては、このシリコン基板とバッ
ファ層であるＧａＡｓ層の界面から０．１μｍ程度Ｇａ
Ａｓ層に入り込んだところから２ＤＥＧ層までの距離で
容量成分が決まる。

【００３７】これに対し、シリコン基板の導電型がｐ型
のときは、シリコン基板に空乏層ができるため、シリコ
ン基板とバッファ層であるＧａＡｓ層の界面からシリコ
ン基板の内部にわずかに入り込んだところが実際の接地
（ＧＮＤ）面になる。例えば、シリコン基板の比抵抗が
４０Ω・ｃｍのときは、１．６μｍ程度入り込んだとこ
ろが実際の接地面となる。しかし、ＧａＡｓ層とシリコ
ン基板界面付近には、前述の薄いｎ型層により供与され
た電子が拡散して広がっているため、２ＤＥＧ層と接地
面との距離は、実質的には１．６μｍも増加せず、実際
の増加分は１．３μｍ程度となる。ｎ型シリコン基板を
用いた場合と比較すると、２ＤＥＧ層から接地面までの
距離の増加分はシリコン基板の比抵抗の平方根にほぼ比
例し、シリコン基板の比抵抗として、ほぼ限界と考えら
れるオーダーの１００００Ω・ｃｍのときに、１８μｍ
程度２ＤＥＧ層から接地面までの距離が増加する。一般
に市販されているシリコン基板自体は、直径３インチの
もので４００μｍの厚さを有し、直径４〜６インチのも
のでは６２５μｍの厚さをもっており、例え２０μｍ程
度シリコン表面から入り込んだところが接地面となって
も何ら問題はない。

【００３８】このように、シリコン基板の導電型がｐ型
のときは、その接地面がシリコン基板とバッファ層のＧ
ａＡｓ層の界面から入り込むため、その分、２ＤＥＧ層
と接地面との距離が大きくなり、２ＤＥＧ層の容量成分
やインダクタンス成分がｎ型のシリコン基板を用いたと
きと異なる。そこで、用いるシリコン基板の導電型がｐ
型のときには、比抵抗の値から、２ＤＥＧ層と実際の接
地面との距離の増加分を求めて、２ＤＥＧ層の容量成分
やインダクタンス成分を求める必要がある。具体的に
は、ＧａＡｓとシリコンはほぼ同じ比誘電率の値をもつ
ので、容量成分Ｃｓは２ＤＥＧ層と接地面との距離に概
ね反比例して大きくなる。ついでながら、ＣｓとＬｓの
値の積は、２ＤＥＧ層と接地面との距離によらず、概ね
一定となる。

【００３９】本実施例１の２ＤＥＧ層のシート抵抗ρｓ
は約１ｋΩ／□であり、シートインダクタンスＬｓは約
４．９ｐＨ／□であり、１０μｍ四方の面積当りの容量
Ｃｓは約３．２ｆＦである。形成された２ＤＥＧ層の伝
送路２０の特性としては、伝送路２０の長さｘおよび幅
ｗを任意にパターニングすることにより、前述した
（１）〜（４）式に、このρｓ、ＬｓおよびＣｓを代入
した値となる。これらＲｓ、Ｌｓ、Ｃｓの値および前記
（４）式より、この伝送路２０は約３０ＴＨｚ（３×１
０¹³Ｈｚ）以下ではＣＲラインとして考えてよいことが
わかり、この場合の特性インピーダンスは下記（５）式
で表される。

【００４０】

【数５】

【００４１】したがって、インピーダンス整合をとると
きは（５）式で所望の特性インピーダンスを得られるよ
う伝送路２０の幅を決める。また低域通過フィルタや遅
延素子として機能させるときは、伝送路２０全体の抵抗
成分と容量成分の積が所望の時定数や遅延時間になるよ
うに伝送路２０の長さを決める。

【００４２】なお、化合物半導体各層の不純物濃度や厚
さについては、以上のようなシリコン基板の導電型や比
抵抗に合わせ、所望する素子特性となるように適宜変更
するとよく、例えば、高純度ｉ−ＧａＡｓ層１３の不純
物濃度は低い方がよく、高くても１×１０¹⁶原子個ｃｍ
^-3以下が好ましく、できれば１×１０¹⁵原子個ｃｍ^-3以
下がより好ましい。厚さは５００〜１０００Å程度が好
ましい。また、ｎ−ＡｌＧａＡｓ層１４の不純物濃度
は、所望する特性（特にシート抵抗）によって変わるも
のであるが、概ね１×１０¹⁷原子個ｃｍ^-3〜１×１０¹⁹
原子個ｃｍ^-3程度であり、厚さも所望の特性によって変
わるものであるが、概ね１００Å〜１０００Å程度が好
ましく、より好ましくは３００Å〜５００Å程度が制御
しやすい。また、キャップ層１５であるｎ−ＧａＡｓ層
の不純物濃度は高い方がよく、１×１０¹⁸原子個ｃｍ^-3
程度以上が好ましく、厚さは薄過ぎず、厚過ぎず５００
〜２０００Å程度が好ましい。またバッファ層１２の厚
さは、容量成分の特性に影響を与えるものであり所望す
る特性に合わせて変えるとよいが、その上に形成する化
合物半導体各層の結晶性に影響を与えるためあまり薄く
することは好ましくなく、厚さは１μｍ程度以上が好ま
しい。また、結晶性の面からみると、このバッファ層１
２は厚いほどよい。しかし、シリコン基板上に結晶成長
させたＧａＡｓ層には内部応力が働くため、余り厚くで
きず、４μｍ程度が限界である。したがって、バッファ
層１２、ｉ−ＧａＡｓ層１３、ｎ−ＡｌＧａＡｓ層１
４、ｎ−ＧａＡｓ層１５の厚さの和が４μｍを超えない
ように、バッファ層１２の厚さを決定する。

【００４３】次に、この実施例１の素子の製造方法につ
いて説明する。まず、シリコン基板１１上に、バッファ
層１２となるノンドープＧａＡｓ層、ノンドープの極め
て高純度のｉ−ＧａＡｓ層１３を気相成長法により順次
エピタキシャル成長させ、次いで、不純物としてのＳｉ
源となるＳｉＨ₄やＳｉ₂Ｈ₆を導入しながらｎ−Ａｌ
ＧａＡｓ層１４をエピタキシャル成長させ、次いで、キ
ャップ層１５として同様にＳｉＨ₄やＳｉ₂Ｈ₆を導入
しながらｎ−ＧａＡｓ層をエピタキシャル成長させる。

【００４４】その後、伝送路２０となる部分を残すよう
に、マスク材をフォトリソグラフィーにより形成し、メ
サエッチングを行って、伝送路２０に不要な部分のｉ−
ＧａＡｓ層１３とｎ−ＡｌＧａＡｓ層１４およびキャッ
プ層１５を除去する。このメサエッチングのときのエッ
チング液は、例えばアンモニア・水酸化ナトリウム・過
酸化水素水の混合液、フッ酸・水・過酸化水素水の混合
液、硫酸・水・過酸化水素水の混合液またはリン酸・水
・過酸化水素水の混合液などを使用する。

【００４５】次いで、ＡｕＧｅ／Ｎｉ／Ａｕを蒸着、リ
フトオフの後、合金化熱処理（例えば４５０℃）を行う
ことにより、電極１８および１９が形成される。この
時、各電極下の２ＤＥＧ層に至るオーミック拡散層１７
が自然にできる。

【００４６】なお、本実施例１においては、ｎ型のシリ
コン基板を用いたが、これに限定されるものではなく、
所望する素子特性に合わせ、前記シリコン基板による影
響を考慮し、ｐ型のシリコン基板を用いてもよい。

【００４７】実施例２本発明を適用した実施例２は、前記した実施例１におい
て、伝送路２０を形成するために、不要な部分のｎ−Ａ
ｌＧａＡｓをメサエッチングにより除去して形成したの
に対し、この伝送路２０の周囲に素子分離のための電極
を設け、電極下の２ＤＥＧ層を空乏化して、伝送路２０
と周辺部分を素子分離することによりインピーダンス線
路、フィルタ素子および遅延素子として機能させたもの
である。図２は、本実施例２の素子構造を説明するため
の図面であり、図２ａはその平面図、図２ｂは図２ａに
おけるＡ−Ａ線での断面図であり、図２ｃは図２ａにお
けるＢ−Ｂ線での断面図である。

【００４８】本実施例２においては、導電性基板として
のｐ型の、比抵抗３０Ω・ｃｍのシリコン基板１１を用
い、このシリコン基板１１上に、ノンドープのＧａＡｓ
層による高抵抗のバッファ層１２、その上に第１の化合
物半導体層であるノンドープ高純度のｉ−ＧａＡｓ層１
３、および第２の化合物半導体層で電子供与層となるＳ
ｉを２×１０¹⁸原子個ｃｍ^-3ドープした厚さ１０００Å
のｎ−ＡｌＧａＡｓ層１４を積層して、２ＤＥＧ層を形
成させる。ｎ−ＡｌＧａＡｓ層１４の上に、ドープした
ｎ−ＧａＡｓ層によるキャップ層１５を形成後、電極１
８および１９をＡｕＧｅ／Ｎｉ／Ａｕによって形成し、
さらに、伝送路２０となる部分の周囲に素子分離電極２
５を形成して、この素子分離電極２５に最も低い電圧を
基準として、０Ｖ以下の電圧を印加することにより、素
子分離電極２５下の２ＤＥＧ層を空乏化して、伝送路２
０と周辺部分を分離している。シリコン基板１１面から
２ＤＥＧ層までの間隔は実施例１同様約３．８μｍであ
るが、ｐ型シリコン基板を用い、比抵抗が３０Ω・ｃｍ
なので、２ＤＥＧ層から接地面までの実質的な距離は、
約４．７μｍである。

【００４９】これにより電極１８および１９と２ＤＥＧ
層の伝送路２０によって形成され、前記実施例１同様に
インピーダンス線路、フィルタ素子および遅延素子とな
る。

【００５０】なお、本実施例２においては、ｐ型のシリ
コン基板を用いており、これが２ＤＥＧ層の特性に与え
る影響については、前記実施例１で詳細に説明したとお
りでる。したがって、２ＤＥＧ層から接地面までの実質
的な距離は、前記のように約４．７μｍである。本実施
例２における２ＤＥＧ層のシート抵抗ρｓは約２５０Ω
／□であり、シートインダクタンスＬｓは約６．３ｐＨ
／□であり、１０μｍ四方の面積当りの容量Ｃｓは約
２．６ｆＦである。形成された２ＤＥＧ層の伝送路２０
の特性としては、実施例１同様に、伝送路２０の長さｘ
および幅ｗを任意にパターニングすることにより所望す
る特性にすることができる。

【００５１】なお、本実施例２においては、ｐ型のシリ
コン基板を用いたが、所望する素子特性により、ｎ型の
シリコン基板を用いてもよい。その場合、２ＤＥＧ層と
接地面との距離は、シリコン基板面とバッファ層である
ＧａＡｓ層との界面までの距離から０．１μｍ程度短い
距離となる。

【００５２】また、化合物半導体層各層の不純物濃度や
厚さは実施例１と同様、変更することにより素子特性を
変えることができ、高純度ｉ−ＧａＡｓ層１３は１×１
０¹⁶原子個ｃｍ^-3以下、より好ましくは１×１０¹⁵原子
個ｃｍ^-3以下であり、厚さは５００〜１０００Å程度が
好ましい。また、ｎ−ＡｌＧａＡｓ層１４の不純物濃度
は、概ね１×１０¹⁷原子個ｃｍ^-3〜１×１０¹⁹原子個ｃ
ｍ^-3程度であり、厚さは概ね１００〜１０００Å程度、
より好ましくは３００〜５００Å程度である。また、キ
ャップ層１５となるｎ−ＧａＡｓ層の不純物濃度は１×
１０¹⁸原子個ｃｍ^-3程度以上が好ましく、厚さは５００
〜２０００Å程度が好ましい。またバッファ層１２につ
いても、厚さは１μｍ程度以上が好ましい。また、結晶
性の面からみると、このバッファ層１２は厚いほどよ
い。しかし、シリコン基板上に結晶成長させたＧａＡｓ
層には内部応力が働くため、余り厚くできず、４μｍ程
度が限界である。したがって、バッファ層１２、ｉ−Ｇ
ａＡｓ層１３、ｎ−ＡｌＧａＡｓ層１４、ｎ−ＧａＡｓ
層１５の厚さの和が４μｍを超えないように、バッファ
層１２の厚さを決定する。

【００５３】この実施例２の素子の製造方法について説
明する。まず、実施例１同様にシリコン基板１１上に、
バッファ層１２となるノンドープＧａＡｓ層、ノンドー
プの高純度ｉ−ＧａＡｓ層１３を気相成長法によりエピ
タキシャル成長させ、不純物としてのＳｉ源となるＳｉ
Ｈ₄やＳｉ₂Ｈ₆を導入しながらｎ−ＡｌＧａＡｓ層１
４をエピタキシャル成長させ、次いで、キャップ層１５
として同様にＳｉＨ₄やＳｉ₂Ｈ₆を導入しながら前記
同様にｎ−ＧａＡｓ層をエピタキシャル成長させる。

【００５４】次いで、ＡｕＧｅ／Ｎｉ／Ａｕを蒸着、リ
フトオフの後、合金化熱処理（例えば４５０℃）を行う
ことにより、電極１８および１９を形成して、この時、
各電極下に２ＤＥＧ層に至るオーミック拡散層１７が自
然にできる。

【００５５】次に素子分離電極材料を蒸着、リフトオフ
により、素子分離電極２５を形成する。なお素子分離電
極はキャップ層１５を除去して形成してもよい。

【００５６】実施例３本発明を適用した実施例３は、前述した実施例１におい
て、伝送路２０を形成するために、不要な部分のｉ−Ｇ
ａＡｓ層１３およびｎ−ＡｌＧａＡｓ層１４をメサエッ
チングにより除去して形成したのに対し、また前記実施
例２において素子分離電極を設けて伝送路２０を形成し
たのに対し、この伝送路２０の周囲のｉ−ＧａＡｓ層１
３およびｎ−ＡｌＧａＡｓ層１４部分に、その結晶性を
なくして半導体の性質を消滅させるようなイオン注入、
具体的には酸素（Ｏ）のイオン注入を行うことにより伝
送路２０以外の部分のでの２ＤＥＧ層をなくして、伝送
路２０を形成してインピーダンス線路、フィルタ素子お
よび遅延素子として機能させたものであり、その他の部
分の構造は、実施例１と同じである。

【００５７】図３は、本実施例３の素子構造を説明する
ための図面であり、図３ａはその平面図、図３ｂは図３
ａにおけるＡ−Ａ線での断面図であり、図３ｃは図３ａ
におけるＢ−Ｂ線での断面図である。

【００５８】本実施例３において、化合物半導体の積層
構造は前記した実施例１および実施例２と同じである
が、導電性基板として、ｎ型で比抵抗１０００Ω・ｃｍ
のシリコン基板１１を用い、このシリコン基板１１上
に、ノンドープのＧａＡｓ層による高抵抗のバッファ層
１２、その上に第１の化合物半導体層であるノンドープ
高純度のｉ−ＧａＡｓ層１３、および第２の化合物半導
体層で電子供与層となるＳｉを１．５×１０¹⁸原子個ｃ
ｍ^-3ドープした厚さ３００Åのｎ−ＡｌＧａＡｓ層１４
を積層して、２ＤＥＧ層を形成させ、伝送路２０以外の
不要部分２１に酸素のイオン注入を行って、不要部分２
１のｉ−ＧａＡｓ層１３およびｎ−ＡｌＧａＡｓ層１４
の半導体の性質を消滅させ、ｎ−ＡｌＧａＡｓ層１４の
上にドープしたｎ−ＧａＡｓ層によるキャップ層１５を
形成後、電極１８および１９をＡｕＧｅ／Ｎｉ／Ａｕに
よって形成したものである。なお、シリコン基板１１面
から２ＤＥＧ層までの間隔は約３．９μｍであり、本実
施例３においては、ｎ型シリコン基板を用いているた
め、２ＤＥＧ層と接地面との実質的な距離は約３．８μ
ｍである。これは、実施例１において説明した通りであ
り、また、シリコン基板の比抵抗による影響はない。

【００５９】これにより電極１８および１９と２ＤＥＧ
層の伝送路２０によって形成された素子は、前記実施例
１および実施例２と同様にインピーダンス線路、フィル
タ素子および遅延素子として働くことになる。なお、本
実施例３における２ＤＥＧ層のシート抵抗ρｓは約２．
２ｋΩ／□であり、シートインダクタンスＬｓは約５．
１ｐＨ／□であり、１０μｍ四方の面積当りの容量Ｃｓ
は約３．２ｆＦである。形成された２ＤＥＧ層の伝送路
２０の特性としては、実施例１同様に、伝送路２０の長
さｘおよび幅ｗを任意にパターニングすることにより所
望する特性にすることができる。

【００６０】なお、本実施例３においても、所望する素
子特性に合わせ、前記実施例１で説明したように、シリ
コン基板による影響を考慮し、ｐ型のシリコン基板を用
いてもよい。また、化合物半導体層各層の不純物濃度や
厚さは実施例１と同様に変更することにより素子特性を
変えることができ、高純度ｉ−ＧａＡｓ層１３は１×１
０¹⁶原子個ｃｍ^-3以下、より好ましくは１×１０¹⁵原子
個ｃｍ^-3以下であり、厚さは５００〜１０００Å程度が
好ましい。また、ｎ−ＡｌＧａＡｓ層１４の不純物濃度
は、概ね１×１０¹⁷原子個ｃｍ^-3〜１×１０¹⁹原子個ｃ
ｍ^-3程度であり、厚さは概ね１００〜１０００Å程度、
より好ましくは３００〜５００Å程度である。また、キ
ャップ層１５となるｎ−ＧａＡｓ層の不純物濃度は１×
１０¹⁸原子個ｃｍ^-3程度以上が好ましく、厚さは５００
〜２０００Å程度が好ましい。またバッファ層１２につ
いても、厚さは１μｍ程度以上が好ましい。また、結晶
性の面からみると、このバッファ層１２は厚いほどよ
い。しかし、シリコン基板上に結晶成長させたＧａＡｓ
層には内部応力が働くため、余り厚くできず、４μｍ程
度が限界である。したがって、バッファ層１２、ｉ−Ｇ
ａＡｓ層１３、ｎ−ＡｌＧａＡｓ層１４、ｎ−ＧａＡｓ
層１５の厚さの和が４μｍを超えないように、バッファ
層１２の厚さを決定する。

【００６１】この実施例３の素子の製造方法について説
明する。まず、前記実施例１同様にシリコン１１上に、
バッファ層１２となるノンドープＧａＡｓ層、ノンドー
プの高純度ｉ−ＧａＡｓ層１３を気相成長法によりエピ
タキシャル成長させ、不純物としてのＳｉ源となるＳｉ
Ｈ₄やＳｉ₂Ｈ₆を導入しながらｎ−ＡｌＧａＡｓ層１
４をエピタキシャル成長させ、次いで、フォトリソグラ
フィーにより伝送路２０となる部分にマスク材を形成
し、不要部分２１に酸素イオン注入を行う、酸素イオン
注入のドーズ量は１×１０¹⁷原子個ｃｍ^-2程度以上、好
ましくは１×１０¹⁸原子個ｃｍ^-2以上であり、加速電圧
は各層の厚さによりｉ−ＧａＡｓ層１３内部に到達する
ような加速電圧を適宜選択する。これにより酸素イオン
を注入された領域のｎ−ＡｌＧａＡｓ層１４とｉ−Ｇａ
Ａｓ層１３は半導体としての特性を示さなくなり、この
領域では２ＤＥＧ層１６が存在できなくなる。

【００６２】次いで、キャップ層１５としてＳｉＨ₄や
Ｓｉ₂Ｈ₆を導入しながら前記同様にｎ−ＧａＡｓ層を
エピタキシャル成長させる。次いで、ＡｕＧｅ／Ｎｉ／
Ａｕを蒸着、リフトオフの後、合金化熱処理（例えば４
５０℃）を行うことにより、電極１８および１９を形成
して、この時、各電極下に２ＤＥＧ層に至るオーミック
拡散層１７が自然にできる。

【００６３】実施例４本発明を適用した実施例４は、前述した実施例１、実施
例２または実施例３により形成した伝送路２０上に制御
電極２６を設けたものであり、図４ａは本実施例４の平
面図、図４ｂは図４ａにおけるＡ−Ａ線での断面図であ
り、図４ｃは図４ａにおけるＢ−Ｂ線での断面図であ
る。

【００６４】この伝送路２０上の制御電極２６に電圧を
印加することにより、伝送路２０である２ＤＥＧ層内の
ポテンシャルが変化して、２ＤＥＧ層のシート抵抗ρｓ
が変化することになり、伝送路２０の抵抗値Ｒを任意に
変化させることができる。なお、図示する場合には、制
御電極以外の構成は実施例１と同様としたが、制御電極
以外の構成は実施例２や実施例３のような構成であって
もよい。用いるシリコン基板の導電型や比抵抗について
は、実施例１で説明したとおりであり、ｎ型でもよい
し、ｐ型であってもよい。また、化合物半導体各層の不
純物濃度や厚さについても実施例１、実施例２および実
施例３と同様、所望する素子特性に合わせて変更するこ
とができるので、所望する特性変化範囲に合わせて適宜
選択するとよい。

【００６５】このように本実施例４は、可変インピーダ
ンス整合回路として用いることが可能となり、また、フ
ィルタ素子として用いる場合にもその時定数τ（τ＝Ｃ
Ｒ）（またはカットオフ周波数）を変化させることがで
き、さらに、遅延素子とした場合にはその遅延時間を変
化させることもでき、遅延時間可変の遅延素子となる。
つまり、シート抵抗ρｓを低減したいときは、制御電極
２６に、電極１８または電極１９の内いずれか低い方の
電位を基準として、例えば０．１〜２Ｖ程度の高い電圧
を印加すれば２ＤＥＧ層のシート抵抗が小さくなり抵抗
値Ｒが小さくなる。また、抵抗値Ｒを大きくしたい場合
には制御電極２６に、電極１８または電極１９の内いず
れか低い方の電位を基準として、−０．１〜−２Ｖ程度
の低い電圧を印加すると２ＤＥＧ層のシート抵抗が大き
くなる。

【００６６】この実施例４の素子の製造方法は、実施例
１、実施例２または実施例３同様に、まず、導電性基板
であるシリコン基板１１上に、バッファ層１２となるノ
ンドープＧａＡｓ層、ノンドープの高純度ｉ−ＧａＡｓ
層１３を気相成長法によりエピタキシャル成長させ、不
純物としてのＳｉ源となるＳｉＨ₄やＳｉ₂Ｈ₆を導入
しながらｎ−ＡｌＧａＡｓ層１４をエピタキシャル成長
させる。ここで、伝送路２０形成を酸素イオン注入によ
る場合には実施例３のごとく酸素イオン注入を行う。次
いで、キャップ層１５として不純物としてのＳｉ源とな
るＳｉＨ₄やＳｉ₂Ｈ₆を導入しながら前記同様にｎ−
ＧａＡｓ層をエピタキシャル成長させる。

【００６７】次いで、メサエッチングにより伝送路２０
を形成する場合には、ここで、実施例１のようにメサエ
ッチングを行って、不要な部分のｉ−ＧａＡｓ層１３と
ｎ−ＡｌＧａＡｓ層１４およびキャップ層１５を除去す
る。（なお、図示する場合には、このメサエッチングに
より不要部分を除去したものを図示している。）次い
で、ＡｕＧｅ／Ｎｉ／Ａｕを蒸着、リフトオフの後、合
金化熱処理（例えば４５０℃）を行うことにより、電極
１８および１９を形成して、この時、各電極下に２ＤＥ
Ｇ層に至るオーミック拡散層１７が自然にできる。

【００６８】次に制御電極２６を設けるために、硫酸・
水・過酸化水素水の混合液を用いたエッチングにより制
御電極２６を形成する場所のキャップ層１５のｎ−Ｇａ
Ａｓ層を選択的にエッチング除去する。その後、電極材
料の蒸着、リフトオフにより制御電極２６を形成する。
なお、実施例２のように伝送路２０を素子分離電極２５
によって成す場合には、この制御電極２６の形成と同時
に素子分離電極２５を形成することができるので、制御
電極２５と素子分離電極２６をそれぞれ別々な工程とす
る必要はない。

【００６９】なお、ｎ−ＧａＡｓ層のエッチングはリン
酸・水・過酸化水素水の混合液や、アンモニア・水酸化
ナトリウム・過酸化水素水の混合液によるエッチング
や、ＣＣｌ₂Ｆ₂ガスによる反応性イオンエッチングな
どでも行うことができる。

【００７０】実施例５実施例５は本発明を適用した半導体装置の一実施例であ
る。この半導体装置は、２つの２次元電子ガス電界効果
トランジスタが隣接し、その２つの２次元電子ガス電界
効果トランジスタを接続するための素子間配線路とし
て、前述した半導体素子の伝送路を用いたものである。
図５ａはその平面図、図５ｂは図５ａにおけるＡ−Ａ線
での断面図であり、図５ｃは図５ａにおけるＢ−Ｂ線で
の断面図である。なお、形成されている電界効果トラン
ジスタ（ＦＥＴ）はＥ−ＦＥＴ（エンハンスメント型Ｆ
ＥＴ）で、２つのＦＥＴの一方のソース電極ともう一方
のＦＥＴのドレイン電極を電気的に接続したものであ
る。

【００７１】本実施例５において、２次元電子ガス電界
効果トランジスタ部分１および２は、導電性基板である
ｐ型で比抵抗が３０００Ω・ｃｍのシリコン基板１１上
に、ノンドープのＧａＡｓ層による高抵抗のバッファ層
１２、その上に第１の化合物半導体層であるノンドープ
高純度のｉ−ＧａＡｓ層１３、および第２の化合物半導
体層で電子供与層となる不純物としてＳｉを５×１０¹⁷
原子個ｃｍ^-3ドープした厚さ１００Åのｎ−ＡｌＧａＡ
ｓ層１４を積層し、このｉ−ＧａＡｓ層１３とｎ−Ａｌ
ＧａＡｓ層１４とのヘテロ接合界面に２ＤＥＧ層１６が
形成され、シリコン基板１１面と２ＤＥＧ層との間隔は
約３．９μｍであるが、シリコン基板がｐ型で、比抵抗
が３０００Ω・ｃｍであるから、２ＤＥＧ層と接地面の
実質的な距離は、約１３．５μｍである。さらにｎ−Ａ
ｌＧａＡｓ層１４の上に、ドープしたｎ−ＧａＡｓ層に
よるキャップ層１５を形成後、ソース電極１Ｓ，２Ｓ、
ドレイン電極１Ｄ，２Ｄおよびゲート電極１Ｇ，２Ｇを
形成したものである。ソース電極１Ｓ，２Ｓおよびドレ
イン電極１Ｄ，２Ｄは、ＡｕＧｅ／Ｎｉ／Ａｕによって
形成され、その下に２ＤＥＧ層１６に至る電極金属によ
るオーミック拡散層１７が形成されている。

【００７２】本実施例５では、２つのＥ−ＦＥＴのソー
ス、ドレイン間を電気的に接続するための伝送路２０と
して２ＤＥＧ層のみを残し、接続に不要な部分のｉ−Ｇ
ａＡｓ層１３およびｎ−ＡｌＧａＡｓ層１４をエッチン
グにより除去した。

【００７３】これにより隣接するＥ−ＦＥＴのドレイン
１Ｄとソース２Ｓが２ＤＥＧ層による伝送路２０によっ
て電気的に接続されると共に、この伝送路２０部分を前
記実施例１同様にインピーダンス線路、遅延素子または
低域通過フィルタ素子として機能させることができる。

【００７４】本実施例５において形成される２ＤＥＧ層
の特性は、シート抵抗ρｓは約１０ｋΩ／□であり、シ
ートインダクタンスＬｓは約１８ｐＨ／□であり、１０
μｍ四方の面積当りの容量Ｃｓは約０．８９ｆＦであ
る。伝送路２０の特性は、前述した実施例１と同様であ
り、前述の（１）〜（４）式および（５）式によって求
められる。

【００７５】この２ＤＥＧ層の特性は、シリコン基板の
導電型と比抵抗によって変化することがあるのは、実施
例１で説明したものと同様であり、シリコン基板とバッ
ファ層のＧａＡｓ層の界面には、シリコンがＧａＡｓ層
に拡散して厚さが１００Å程度の薄いｎ型層が形成さ
れ、このｎ型層からの電子の供与によって、ＧａＡｓ層
に０．１μｍ程度、またシリコン基板側にはその導電型
や比抵抗によって異なる電子の拡散領域が形成される。
この電子の拡散領域が、２ＤＥＧ層と接地面との実質的
な距離を短くするように作用する。

【００７６】このため、シリコン基板の導電型がｎ型の
ときは、シリコン基板とバッファ層のＧａＡｓ層の界面
から０．１μｍ程度ＧａＡｓ層に入り込んだところが実
際の接地（ＧＮＤ）面となり、シリコン基板の比抵抗自
体は素子特性に影響しない。

【００７７】これに対し、シリコン基板の導電型がｐ型
のときは、シリコン基板に空乏層ができるため、シリコ
ン基板とバッファ層であるＧａＡｓ層の界面からシリコ
ン基板の内部にわずかに入り込んだところが実際の接地
（ＧＮＤ）面になる。例えば、シリコン基板の比抵抗が
４０Ω・ｃｍのときは、１．６μｍ程度入り込んだとこ
ろが実際の接地面となる。しかし、ＧａＡｓ層とシリコ
ン基板界面付近には、前述の薄いｎ型層により供与され
た電子が拡散して広がっているため、２ＤＥＧ層と接地
面との距離は、実質的には１．６μｍも増加せず、実際
の増加分は１．３μｍ程度となる。ｎ型シリコン基板を
用いた場合と比較すると、２ＤＥＧ層から接地面までの
距離の増加分はシリコン基板の比抵抗の平方根にほぼ比
例し、シリコン基板の比抵抗として、ほぼ限界と考えら
れるオーダーの１００００Ω・ｃｍのときに、１８μｍ
程度２ＤＥＧ層から接地面までの距離が増加する。一般
に市販されているシリコン基板自体は、直径３インチの
もので４００μｍの厚さを有し、直径４〜６インチのも
のでは６２５μｍの厚さをもっており、例え２０μｍ程
度シリコン表面から入り込んだところが接地面となって
も何ら問題はない。

【００７８】このように、シリコン基板の導電型がｐ型
のときは、その接地面がシリコン基板とバッファ層のＧ
ａＡｓ層の界面から入り込むため、その分、２ＤＥＧ層
と接地面との距離が大きくなり、２ＤＥＧ層の容量成分
やインダクタンス成分がｎ型のシリコン基板を用いたと
きと異なる。そこで、用いるシリコン基板の導電型がｐ
型のときには、比抵抗の値から、２ＤＥＧ層と実際の接
地面との距離の増加分を求めて、２ＤＥＧ層の容量成分
やインダクタンス成分を求める必要がある。具体的に
は、ＧａＡｓとシリコンはほぼ同じ比誘電率の値をもつ
ので、容量成分Ｃｓは２ＤＥＧ層と接地面との距離に概
ね反比例して大きくなる。ついでながら、ＣｓとＬｓの
値の積は、２ＤＥＧ層と接地面との距離によらず、概ね
一定となる。

【００７９】上記のようにシリコン基板の導電型や比抵
抗の値によって、２ＤＥＧ層の特性が影響されるので、
２ＤＥＧ層の特性を求めるときや、設計する際に留意す
る必要があるが、このことを考慮しさえすれば、シリコ
ン基板の導電型や比抵抗は、形成するＦＥＴの特性に合
わせたものを使用して何ら問題はない。

【００８０】また、化合物半導体各層の不純物濃度や厚
さについても、所望する特性に合わせ適宜選択するとよ
く、例えば高純度ｉ−ＧａＡｓ層１３は１×１０¹⁶原子
個ｃｍ^-3以下、より好ましくは１×１０¹⁵原子個ｃｍ^-3
以下であり、厚さは５００〜１０００Å程度が好まし
い。また、ｎ−ＡｌＧａＡｓ層１４の不純物濃度は、概
ね１×１０¹⁷原子個ｃｍ^-3〜１×１０¹⁹原子個ｃｍ^-3程
度であり、厚さは概ね１００〜１０００Å程度、より好
ましくは３００〜５００Å程度である。また、キャップ
層１５となるｎ−ＧａＡｓ層の不純物濃度は１×１０¹⁸
原子個ｃｍ^-3程度以上が好ましく、厚さは５００〜２０
００Å程度が好ましい。またバッファ層１２について
も、厚さは１μｍ程度以上が好ましい。また、結晶性の
面からみると、このバッファ層１２は厚いほどよい。し
かし、シリコン基板上に結晶成長させたＧａＡｓ層には
内部応力が働くため、余り厚くできず、４μｍ程度が限
界である。したがって、バッファ層１２、ｉ−ＧａＡｓ
層１３、ｎ−ＡｌＧａＡｓ層１４、ｎ−ＧａＡｓ層１５
の厚さの和が４μｍを超えないように、バッファ層１２
の厚さを決定する。

【００８１】この実施例５の半導体装置の製造方法につ
いて説明する。まず、シリコン基板１１上に、バッファ
層１２となるノンドープＧａＡｓ層、ノンドープの極め
て高純度のｉ−ＧａＡｓ層１３を気相成長法により順次
エピタキシャル成長させ、次いで、不純物としてのＳｉ
源となるＳｉＨ₄やＳｉ₂Ｈ₆を導入しながらｎ−Ａｌ
ＧａＡｓ層１４をエピタキシャル成長させ、次いで、キ
ャップ層１５として不純物としてのＳｉ源となるＳｉＨ
₄やＳｉ₂Ｈ₆を導入しながらｎ−ＧａＡｓ層をエピタ
キシャル成長させる。

【００８２】その後、素子形成領域および伝送路２０と
なる部分を残すように、マスク材をフォトリソグラフィ
ーにより形成し、メサエッチングを行って、伝送路２０
に不要な部分のｉ−ＧａＡｓ層１３とｎ−ＡｌＧａＡｓ
層１４およびキャップ層１５を除去する。このメサエッ
チングのときのエッチング液は、例えばアンモニア・水
酸化ナトリウム・過酸化水素水の混合液、フッ酸・水・
過酸化水素水の混合液、硫酸・水・過酸化水素水の混合
液またはリン酸・水・過酸化水素水の混合液などを使用
する。

【００８３】次いで、ＡｕＧｅ／Ｎｉ／Ａｕを蒸着、リ
フトオフの後、合金化熱処理（例えば４５０℃）を行う
ことにより、ソース電極１Ｓ，２Ｓおよびドレイン電極
１Ｄ，２Ｄが形成される。この時、各電極下の２ＤＥＧ
層１６に至るオーミック拡散層１７が自然にできる。

【００８４】次に硫酸・水・過酸化水素水の混合液を用
いたエッチングによりゲート電極を形成する場所のキャ
ップ層１５のｎ−ＧａＡｓ層を選択的にエッチング除去
する。その後、ゲート電極材料の蒸着、リフトオフによ
り、ゲート電極１Ｇ，２Ｇを形成する。

【００８５】なお、ｎ−ＧａＡｓ層のエッチングは、硫
酸・水・過酸化水素水の混合液によるエッチングの他
に、リン酸・水・過酸化水素水の混合液や、アンモニア
・水酸化ナトリウム・過酸化水素水の混合液によるエッ
チングや、ＣＣｌ₂Ｆ₂ガスによる反応性イオンエッチ
ングなどでも行うことができる。

【００８６】なお、本実施例５においては、ｎ型のシリ
コン基板を用いたが、これに限定されるものではなく、
所望する素子特性に合わせ、前記シリコン基板による影
響を考慮し、ｐ型のシリコン基板を用いてもよい。

【００８７】実施例６本発明を適用した実施例６の半導体装置は、２つの二次
元電子ガス層電界効果トランジスタを接続するための伝
送路２０の形成を、前述した実施例２のように素子分離
電極２５によって行った半導体装置であり、その他の構
成は前記実施例５と同じである。

【００８８】図６は、本実施例６の半導体装置を説明す
るための図面で、図６ａはその平面図、図６ｂは図６ａ
におけるＡ−Ａ線での断面図であり、図６ｃは図６ａに
おけるＢ−Ｂ線での断面図である。なお、形成されてい
るＦＥＴは実施例５同様にＥ−ＦＥＴで、２つのＦＥＴ
の一方のソース電極ともう一方のＦＥＴのドレイン電極
を電気的に接続したものである。

【００８９】本実施例６において、２次元電子ガス電界
効果トランジスタ部分１および２は、導電性基板である
ｎ型で比抵抗が８０００Ω・ｃｍのシリコン基板１１上
に、ノンドープのＧａＡｓ層による高抵抗のバッファ層
１２、その上に第１の化合物半導体層であるノンドープ
高純度のｉ−ＧａＡｓ層１３、および第２の化合物半導
体層で電子供与層となる不純物としてＳｉを１×１０¹⁸
原子個ｃｍ^-3ドープした厚さ４００Åのｎ−ＡｌＧａＡ
ｓ層１４を積層し、このｉ−ＧａＡｓ層１３とｎ−Ａｌ
ＧａＡｓ層１４とのヘテロ接合界面に２ＤＥＧ層１６を
形成させる。この２ＤＥＧ層１６とシリコン基板１１面
との間隔は約３．８μｍである。ｎ型のシリコン基板を
用いているので、２ＤＥＧ層と接地面の実質的な距離は
約３．７μｍである。そして、ｎ−ＡｌＧａＡｓ層１４
の上に、ドープしたｎ−ＧａＡｓ層によるキャップ層１
５を形成後、ソース電極１Ｓ，２Ｓ、ドレイン電極１
Ｄ，２Ｄおよびゲート電極１Ｇ，２Ｇを形成したもので
ある。ソース電極１Ｓ，２Ｓおよびドレイン電極１Ｄ，
２Ｄは、ＡｕＧｅ／Ｎｉ／Ａｕによって形成され、その
下に２ＤＥＧ層に至る電極金属によるオーミック拡散層
１７が形成されている。

【００９０】本実施例６では、２つのＥ−ＦＥＴのソー
ス、ドレイン間を電気的に接続する伝送路２０として２
ＤＥＧ層のみを残すために、この伝送路２０と接続に不
要な部分の２ＤＥＧ層を分離するため、伝送路２０の周
囲に素子分離のための電極２５を設け、この素子分離電
極２５に、ＦＥＴに供給されている電圧の内、最も低い
電圧を基準として、０Ｖ以下の電圧を印加することによ
り、素子分離電極２５下の２ＤＥＧ層を空乏化して、伝
送路２０と周辺部分を分離している。なお、０Ｖ以下の
電位を印加するには、この素子分離用電極２５を最も低
い電圧を供給している配線に結合させるか、または他の
０Ｖ以下の電源がある場合にはその電源と配線するとよ
く、特別に素子分離用の電源を設ける必要はない。

【００９１】これにより前記実施例５同様に、隣接する
Ｅ−ＦＥＴのドレイン１Ｄとソース２Ｓが２ＤＥＧ層に
よる伝送路２０によって電気的に接続されると共に、こ
の伝送路２０部分がインピーダンス線路、遅延素子また
は低域通過フィルタ素子として機能する。

【００９２】本実施例６の２ＤＥＧ層の特性は、シート
抵抗ρｓは約１．３ｋΩ／□であり、シートインダクタ
ンスＬｓは約４．９ｐＨ／□であり、１０μｍ四方の面
積当りの容量Ｃｓは約３．２ｆＦである。伝送路２０の
特性は、前述した実施例１と同様であり、前述の（１）
〜（４）式および（５）式によって求められる。

【００９３】シリコン基板の導電型や比抵抗は、ｎ型基
板に限らず、前記実施例５で説明したようにシリコン基
板の導電型や比抵抗による影響を考慮しつつ、同時に形
成されているＦＥＴの所望する特性に合わせ適宜選択し
て、ｐ型基板を用いることができ、また、化合物半導体
各層の不純物濃度や厚さについても、所望する特性に合
わせ選択するとよく、例えば高純度ｉ−ＧａＡｓ層１３
は１×１０¹⁶原子個ｃｍ^-3以下、より好ましくは１×１
０¹⁵原子個ｃｍ^-3以下であり、厚さは５００〜１０００
Å程度が好ましい。また、ｎ−ＡｌＧａＡｓ層１４の不
純物濃度は、概ね１×１０¹⁷原子個ｃｍ^-3〜１×１０¹⁹
原子個ｃｍ^-3程度であり、厚さは概ね１００〜１０００
Å程度、より好ましくは３００〜５００Å程度である。
また、キャップ層１５となるｎ−ＧａＡｓ層の不純物濃
度は１×１０¹⁸原子個ｃｍ^-3程度以上が好ましく、厚さ
は５００〜２０００Å程度が好ましい。またバッファ層
１２についても、厚さは１μｍ程度以上が好ましい。ま
た、結晶性の面からみると、このバッファ層１２は厚い
ほどよい。しかし、シリコン基板上に結晶成長させたＧ
ａＡｓ層には内部応力が働くため、余り厚くできず、４
μｍ程度が限界である。したがって、バッファ層１２、
ｉ−ＧａＡｓ層１３、ｎ−ＡｌＧａＡｓ層１４、ｎ−Ｇ
ａＡｓ層１５の厚さの和が４μｍを超えないように、バ
ッファ層１２の厚さを決定する。

【００９４】この実施例６の半導体装置の製造方法につ
いて説明する。まず、シリコン基板１１上に、バッファ
層１２となるノンドープＧａＡｓ層、ノンドープの高純
度ｉ−ＧａＡｓ層１３を気相成長法によりエピタキシャ
ル成長させ、不純物としてのＳｉ源となるＳｉＨ₄やＳ
ｉ₂Ｈ₆を導入しながらｎ−ＡｌＧａＡｓ層１４をエピ
タキシャル成長させ、次いで、キャップ層１５として不
純物としてのＳｉ源となるＳｉＨ₄やＳｉ₂Ｈ₆を導入
しながら前記同様にｎ−ＧａＡｓ層をエピタキシャル成
長させる。

【００９５】次いで、ＡｕＧｅ／Ｎｉ／Ａｕを蒸着、リ
フトオフの後、合金化熱処理（例えば４５０℃）を行う
ことにより、ソース電極１Ｓ，２Ｓおよびドレイン電極
１Ｄ，２Ｄが形成される。この時、各電極下の２ＤＥＧ
層１６に至るオーミック拡散層１７が自然にできる。

【００９６】次に硫酸・水・過酸化水素水の混合液を用
いたエッチングによりゲート電極および素子分離電極２
５を形成する場所のキャップ層１５のｎ−ＧａＡｓ層を
選択的にエッチング除去する。その後、ゲート電極材料
の蒸着、リフトオフにより、ゲート電極１Ｇ，２Ｇおよ
び素子分離電極２５を形成する。

【００９７】なお、ｎ−ＧａＡｓ層のエッチングは前記
実施例５同様に、リン酸・水・過酸化水素水の混合液
や、アンモニア・水酸化ナトリウム・過酸化水素水の混
合液によるエッチングや、ＣＣｌ₂Ｆ₂ガスによる反応
性イオンエッチングなどでも行うことができる。

【００９８】実施例７本発明を適用した実施例７の半導体装置は、２つの二次
元電子ガス電界効果トランジスタを接続するための伝送
路２０の形成を、前述した実施例３のように不要部分へ
酸素イオン注入を行った半導体装置であり、その他の構
成は前記実施例５と同じである。

【００９９】図７は、本実施例７の半導体装置を説明す
るための図面で、図７ａはその平面図、図７ｂは図７ａ
におけるＡ−Ａ線での断面図であり、図７ｃは図７ａに
おけるＢ−Ｂ線での断面図である。なお、形成されてい
るＦＥＴは実施例５同様にＥ−ＦＥＴで、２つのＦＥＴ
の一方のソース電極ともう一方のＦＥＴのドレイン電極
を電気的に接続したものである。

【０１００】本実施例７において、２次元電子ガス電界
効果トランジスタ部分１および２は、導電性基板である
ｐ型で比抵抗３００Ω・ｃｍのシリコン基板１１上に、
ノンドープのＧａＡｓ層による高抵抗のバッファ層１
２、その上に第１の化合物半導体層であるノンドープ高
純度のｉ−ＧａＡｓ層１３、および第２の化合物半導体
層で電子供与層となる不純物としてＳｉを９．５×１０
¹⁷原子個ｃｍ^-3ドープした厚さ７００Åのｎ−ＡｌＧａ
Ａｓ層１４を積層し、このｉ−ＧａＡｓ層１３とｎ−Ａ
ｌＧａＡｓ層１４とのヘテロ接合界面に２ＤＥＧ層１６
を形成させる。この２ＤＥＧ層１６とシリコン基板１１
面との間隔は約３．８μｍである。シリコン基板がｐ型
で比抵抗が３００Ω・ｃｍであるので、２ＤＥＧ層と接
地面との実質的な距離は約７．１μｍである。

【０１０１】そして、伝送路２０以外のｉ−ＧａＡｓ層
１３およびｎ−ＡｌＧａＡｓ層１４の不要部分２１に酸
素イオン注入を行い、ｎ−ＡｌＧａＡｓ層１４の上に、
ドープしたｎ−ＧａＡｓ層によるキャップ層１５を形成
後、ソース電極１Ｓ，２Ｓ、ドレイン電極１Ｄ，２Ｄお
よびゲート電極１Ｇ，２Ｇを形成したものである。ソー
ス電極１Ｓ，２Ｓおよびドレイン電極１Ｄ，２Ｄは、Ａ
ｕＧｅ／Ｎｉ／Ａｕによって形成され、その下に２ＤＥ
Ｇ層１６に至る電極金属によるオーミック拡散層１７が
形成されている。

【０１０２】これにより前記実施例５および実施例６同
様に、隣接するＤ−ＦＥＴのドレイン１Ｄとソース２Ｓ
が２ＤＥＧ層による伝送路２０によって電気的に接続さ
れると共に、この伝送路２０部分がインピーダンス線
路、遅延素子または低域通過フィルタ素子として機能す
る。

【０１０３】本実施例７において形成される２ＤＥＧ層
の特性は、シート抵抗ρｓは約７５０Ω／□であり、シ
ートインダクタンスＬｓは約９．５ｐＨ／□であり、１
０μｍ四方の面積当りの容量Ｃｓは約１．７ｆＦであ
る。伝送路２０の特性は、前述した実施例１と同様に、
前述の（１）〜（４）式および（５）式によって求めら
れる。

【０１０４】シリコン基板の導電型や比抵抗は、本実施
例７においてもｐ型基板に限らず、前記実施例５で説明
したようにシリコン基板の導電型や比抵抗による影響を
考慮しつつ、同時に形成されているＦＥＴの所望する特
性に合わせ適宜選択して、ｎ型基板を用いることが可能
であり、また、化合物半導体各層の不純物濃度や厚さに
ついても、所望する特性に合わせ、例えば高純度ｉ−Ｇ
ａＡｓ層１３は１×１０¹⁶原子個ｃｍ^-3以下、より好ま
しくは１×１０¹⁵原子個ｃｍ^-3以下であり、厚さは５０
０〜１０００Å程度が好ましい。また、ｎ−ＡｌＧａＡ
ｓ層１４の不純物濃度は、概ね１×１０¹⁷原子個ｃｍ^-3
〜１×１０¹⁹原子個ｃｍ^-3程度であり、厚さは概ね１０
０〜１０００Å程度、より好ましくは３００〜５００Å
程度である。また、キャップ層１５となるｎ−ＧａＡｓ
層の不純物濃度は１×１０¹⁸原子個ｃｍ^-3程度以上が好
ましく、厚さは５００〜２０００Å程度が好ましい。ま
たバッファ層１２についても、厚さは１μｍ程度以上が
好ましい。また、結晶性の面からみると、このバッファ
層１２は厚いほどよい。しかし、シリコン基板上に結晶
成長させたＧａＡｓ層には内部応力が働くため、余り厚
くできず、４μｍ程度が限界である。したがって、バッ
ファ層１２、ｉ−ＧａＡｓ層１３、ｎ−ＡｌＧａＡｓ層
１４、ｎ−ＧａＡｓ層１５の厚さの和が４μｍを超えな
いように、バッファ層１２の厚さを決定する。

【０１０５】この実施例７の半導体装置の製造方法につ
いて説明する。まず、シリコン基板１１上に、バッファ
層１２となるノンドープＧａＡｓ層、ノンドープの高純
度ｉ−ＧａＡｓ層１３を気相成長法によりエピタキシャ
ル成長させ、不純物としてのＳｉ源となるＳｉＨ₄やＳ
ｉ₂Ｈ₆を導入しながらｎ−ＡｌＧａＡｓ層１４をエピ
タキシャル成長させ、フォトリソグラフィーにより伝送
路２０となる部分にマスク材を形成し、ｎ−ＡｌＧａＡ
ｓ層１４の不要部分に酸素イオン注入を行う。酸素イオ
ン注入のドーズ量は１×１０¹⁷原子個ｃｍ^-2以上、好ま
しくは１×１０¹⁸原子個ｃｍ^-2以上である。

【０１０６】次いで、キャップ層１５として、不純物と
してのＳｉ源となるＳｉＨ₄やＳｉ₂Ｈ₆を導入しなが
ら前記同様にｎ−ＧａＡｓ層をエピタキシャル成長させ
る。

【０１０７】次いで、ＡｕＧｅ／Ｎｉ／Ａｕを蒸着、リ
フトオフの後、合金化熱処理（例えば４５０℃）を行う
ことにより、ソース電極１Ｓ，２Ｓおよびドレイン電極
１Ｄ，２Ｄが形成される。この時、各電極下の２ＤＥＧ
層１６に至るオーミック拡散層１７が自然にできる。

【０１０８】次に硫酸・水・過酸化水素水の混合液を用
いたエッチングによりゲート電極を形成する場所のキャ
ップ層１５のｎ−ＧａＡｓ層を選択的にエッチング除去
する。その後、ゲート電極材料の蒸着、リフトオフによ
り、ゲート電極１Ｇ，２Ｇを形成する。

【０１０９】なお、ｎ−ＧａＡｓ層のエッチングは前記
実施例５同様に、リン酸・水・過酸化水素水の混合液
や、アンモニア・水酸化ナトリウム・過酸化水素水の混
合液によるエッチングや、ＣＣｌ₂Ｆ₂ガスによる反応
性イオンエッチングなどでも行うことができる。

【０１１０】実施例８本発明を適用した実施例８の半導体装置は、前記実施例
５、実施例６または実施例７と同様に２つの二次元電子
ガス層電界効果トランジスタを伝送路２０によって接続
したものであるが、ここでは２つのＥ−ＦＥＴの一方の
ドレイン電極ともう一方のＥ−ＦＥＴのゲート電極を電
気的に接続したものである。図８ａはその平面図、図８
ｂは図８ａにおけるＡ−Ａ線での断面図であり、図８ｃ
は図８ａにおけるＢ−Ｂ線での断面図である。

【０１１１】本実施例８において、２次元電子ガス電界
効果トランジスタ部分１および２は、導電性基板として
用いるシリコン基板はｐ型で比抵抗０．１Ω・ｃｍのシ
リコン基板１１であり、この上に、ノンドープのＧａＡ
ｓ層による高抵抗のバッファ層１２、その上に第１の化
合物半導体層であるノンドープ高純度のｉ−ＧａＡｓ層
１３、および第２の化合物半導体層で電子供与層となる
不純物としてＳｉを１×１０¹⁸原子個ｃｍ^-3ドープした
厚さ５００Åのｎ−ＡｌＧａＡｓ層１４を積層し、この
ｉ−ＧａＡｓ層１３とｎ−ＡｌＧａＡｓ層１４とのヘテ
ロ接合界面に２ＤＥＧ層１６を形成させる。この２ＤＥ
Ｇ層とシリコン基板１１面との間隔は約３．８μｍであ
る。ｐ型シリコン基板を用いているが、シリコン基板中
に、空乏層は厚さが０．１μｍ弱であるため、２ＤＥＧ
層と接地面との実質的な距離も約３．８μｍである。さ
らにｎ−ＡｌＧａＡｓ層１４の上に、ドープしたｎ−Ｇ
ａＡｓ層によるキャップ層１５を形成後、ソース電極１
Ｓ，２Ｓ、ドレイン電極１Ｄ，２Ｄおよびゲート電極１
Ｇ，２Ｇを形成したものである。ソース電極１Ｓ，２Ｓ
およびドレイン電極１Ｄ，２Ｄは、ＡｕＧｅ／Ｎｉ／Ａ
ｕによって形成され、その下に２ＤＥＧ層１６に至る電
極金属によるオーミック拡散層１７が形成されている。

【０１１２】そして、伝送路２０の形成は前記実施例５
のメサエッチングにより不要部分を除去する方法、実施
例６のように素子分離電極２６を設ける方法、または実
施例７のように不要部分への酸素イオン注入による方法
のいずれかの方法によって行う。なお、図示する場合に
はメサエッチングにより接続に不要な部分のｉ−ＧａＡ
ｓ層１３およびｎ−ＡｌＧａＡｓ層１４をエッチングに
より除去した場合を示した。

【０１１３】そして本実施例８では、さらに伝送路２０
とゲート電極２Ｇとをコンタクトするためにオーミック
電極３０を設けて、このオーミック電極３０の下に２Ｄ
ＥＧ層による伝送路２０に至るオーミック拡散層１７が
形成されている。

【０１１４】これにより隣接するＥ−ＦＥＴのドレイン
１Ｄとゲート２Ｇが２ＤＥＧ層による伝送路２０によっ
て電気的に接続されると共に、この伝送路２０部分を前
述した実施例１同様にインピーダンス線路、遅延素子ま
たは低域通過フィルタとして機能させることができる。
本実施例８において形成される２ＤＥＧ層の特性は、シ
ート抵抗ρｓは約１．０ｋΩ／□であり、シートインダ
クタンスＬｓは約５．１ｐＨ／□であり、１０μｍ四方
の面積当りの容量Ｃｓは約３．２ｆＦである。伝送路２
０の特性は、前述した実施例１と同様に、前述の（１）
〜（４）式および（５）式によって求められる。

【０１１５】なお、シリコン基板の導電型や比抵抗は、
本実施例８においても、前記実施例５で説明したように
シリコン基板の導電型や比抵抗による影響を考慮しつ
つ、同時に形成されているＦＥＴの所望する特性に合わ
せ適宜選択することが可能で、ｎ型基板でもよい。ま
た、化合物半導体各層の不純物濃度や厚さについても、
所望する特性に合わせ、例えば高純度ｉ−ＧａＡｓ層１
３は１×１０¹⁶原子個ｃｍ^-3以下、より好ましくは１×
１０¹⁵原子個ｃｍ^-3以下であり、厚さは５００〜１００
０Å程度が好ましい。また、ｎ−ＡｌＧａＡｓ層１４の
不純物濃度は、概ね１×１０¹⁷原子個ｃｍ^-3〜１×１０
¹⁹原子個ｃｍ^-3程度であり、厚さは概ね１００〜１００
０Å程度、より好ましくは３００〜５００Å程度であ
る。また、キャップ層１５となるｎ−ＧａＡｓ層の不純
物濃度は１×１０¹⁸原子個ｃｍ^-3程度以上が好ましく、
厚さは５００〜２０００Å程度が好ましい。またバッフ
ァ層１２についても、厚さは１μｍ程度以上が好まし
い。また、結晶性の面からみると、このバッファ層１２
は厚いほどよい。しかし、シリコン基板上に結晶成長さ
せたＧａＡｓ層には内部応力が働くため、余り厚くでき
ず、４μｍ程度が限界である。したがって、バッファ層
１２、ｉ−ＧａＡｓ層１３、ｎ−ＡｌＧａＡｓ層１４、
ｎ−ＧａＡｓ層１５の厚さの和が４μｍを超えないよう
に、バッファ層１２の厚さを決定する。

【０１１６】この実施例８の半導体装置の製造方法につ
いて説明する。まず、シリコン基板１１上に、バッファ
層１２となるノンドープＧａＡｓ層、ノンドープの高純
度ｉ−ＧａＡｓ層１３を気相成長法により順次エピタキ
シャル成長させ、不純物としてのＳｉ源となるＳｉＨ₄
やＳｉ₂Ｈ₆を導入しながらｎ−ＡｌＧａＡｓ層１４を
エピタキシャル成長させ、次いで、キャップ層１５とし
て不純物としてのＳｉ源となるＳｉＨ₄やＳｉ₂Ｈ₆を
導入しながらｎ−ＧａＡｓ層をエピタキシャル成長させ
る。

【０１１７】その後、素子形成領域および伝送路２０と
なる部分を残すように、マスク材をフォトリソグラフィ
ーにより形成し、メサエッチングを行って、伝送路２０
に不要な部分のｉ−ＧａＡｓ層１３とｎ−ＡｌＧａＡｓ
層１４およびキャップ層１５を除去する。このメサエッ
チングのときのエッチング液は、例えばアンモニア・水
酸化ナトリウム・過酸化水素水の混合液、フッ酸・水・
過酸化水素水の混合液、硫酸・水・過酸化水素水の混合
液またはリン酸・水・過酸化水素水の混合液などを使用
する。

【０１１８】その後、ソース、ドレイン電極、およびオ
ーミック電極３０となるＡｕＧｅ／Ｎｉ／Ａｕを蒸着、
リフトオフの後、合金化熱処理（例えば４５０℃）を行
うことにより、ソース電極１Ｓ，２Ｓ、ドレイン電極１
Ｄ，２Ｄおよびオーミック電極３０が形成される。この
時、各電極下の２ＤＥＧ層１６に至るオーミック拡散層
１７が自然にできる。

【０１１９】次に前記実施例５、実施例６および実施例
７同様に硫酸・水・過酸化水素水の混合液を用いたエッ
チングによりゲート電極を形成する場所のキャップ層１
５を選択的にエッチング除去して、その後、ゲート電極
材料の蒸着、リフトオフにより、ゲート電極１Ｇ，２Ｇ
を形成する。なお、素子分離により伝送路２０を成す場
合にはここで、素子分離電極２５をゲート電極の形成と
共に形成する。

【０１２０】実施例９本発明を適用した実施例９の半導体装置は、前記実施例
５〜８のごとき半導体装置において、伝送路２０上に制
御電極を設け、この伝送路２０を可変インピーダンス整
合回路、時定数可変の低域通過フィルタ、遅延時間可変
遅延素子として用いることを可能としたものである。

【０１２１】図９ａは、２つのＦＥＴのソース、ドレイ
ン間を伝送路２０により接続し、この伝送路の上に制御
電極２６を設けた本実施例９の平面図であり、図９ｂは
図９ａにおけるＡ−Ａ線での断面図であり、図９ｃは図
９ａにおけるＢ−Ｂ線での断面図である。なお、図示す
る場合には、２次元電子ガス電界効果トランジスタとし
てＥ−ＦＥＴであり、伝送路２０の形成としては、実施
例５と同様に行っているが、本実施例９においては、以
下に説明するように、伝送路２０の上に制御電極が形成
されているのみで、その他の構成は、前記実施例５〜８
における各実施例とまったく同様であり、前記各実施例
のごとく、素子分離電極や、酸素イオン注入により伝送
路２０を形成することが可能である。

【０１２２】本実施例９の２次元電子ガス電界効果トラ
ンジスタ部分１および２は、導電性基板であるｎ型で比
抵抗０．０１Ω・ｃｍのシリコン基板１１上に、バッフ
ァ層１２が形成され、その上に第１の化合物半導体層で
あるノンドープの高純度ｉ−ＧａＡｓ層１３、および第
２の化合物半導体層で電子供与層となる不純物としてＳ
ｉを８×１０¹⁷原子個ｃｍ^-3ドープした厚さ３００Åの
ｎ−ＡｌＧａＡｓ層１４を積層することにより、このｉ
−ＧａＡｓ層１３とｎ−ＡｌＧａＡｓ層１４ヘテロ接合
界面に２ＤＥＧ層１６を形成させる。この２ＤＥＧ層１
６とシリコン基板１１面との間隔は約３．９μｍであ
る。ｎ型シリコン基板を用いているため、２ＤＥＧ層と
接地面との実質的な距離は約３．８μｍである。そし
て、ｎ−ＡｌＧａＡｓ層１４の上に、ドープしたｎ−Ｇ
ａＡｓ層によるキャップ層１５を形成後、ソース電極１
Ｓ，２Ｓおよびドレイン電極１Ｄ，２Ｄを形成し、キャ
ップ層１５の上にゲート電極１Ｇ，２Ｇを形成したもの
である。ソース電極１Ｓ，２Ｓおよびドレイン電極１
Ｄ，２Ｄは、ＡｕＧｅ／Ｎｉ／Ａｕによって形成され、
その下に２ＤＥＧ層１６に至る電極金属によるオーミッ
ク拡散層１７が形成されている。

【０１２３】そして、実施例５同様に２つのＥ−ＦＥＴ
のソース、ドレイン間を接続するために伝送路２０とな
る２ＤＥＧ層を残し、その他の部分をメサエッチングに
よって除去して、隣接するＥ−ＦＥＴのドレイン１Ｄと
ソース２Ｓが２ＤＥＧ層による伝送路２０によって電気
的に接続される。

【０１２４】さらに本実施例９においては、この伝送路
２０の上のｎ−ＡｌＧａＡｓ層１４上に制御電極２６を
形成し、この制御電極２６に電圧を印加することで、伝
送路２０の２ＤＥＧ層のシート抵抗を変化させ、抵抗値
を制御することを可能とした。つまり、伝送路２０の抵
抗値を低減したいときは制御電極２６に、ドレイン電極
１Ｄまたはソース電極１Ｓのいずれか低い方の電位を基
準として、例えば０．１〜２Ｖ程度の高い電圧を印加す
れば２ＤＥＧ層のシート抵抗が小さくなり抵抗値が小さ
くなる。また、抵抗値を大きくしたい場合は、制御電極
２６にドレイン電極１Ｄまたはソース電極１Ｓのいずれ
か低い方の電位を基準として、−０．１〜−２Ｖ程度の
低い電圧を印加すると２ＤＥＧ層のシート抵抗が大きく
なり抵抗値が大きくなる。

【０１２５】このように２ＤＥＧ層のシート抵抗ρｓを
変化させるにより、伝送路２０の抵抗Ｒを任意に変化さ
せることができる。このため、この２ＤＥＧ層による伝
送路２０を可変インピーダンス整合回路として用いるこ
とが可能となり、また、フィルタ素子として用いる場合
にもその時定数τ（τ＝ＣＲ）（またはカットオフ周波
数）を変化させることができ、さらに、遅延素子とした
場合にはその遅延時間を変化させ、遅延時間可変の遅延
素子となる。

【０１２６】本実施例９において形成される２ＤＥＧ層
の特性は、シート抵抗ρｓは約２．１ｋΩ／□であり、
シートインダクタンスＬｓは約５．１ｐＨ／□であり、
１０μｍ四方の面積当りの容量Ｃｓは約３．２ｆＦであ
る。伝送路２０の特性は、前述した実施例１と同様に、
前述の（１）〜（４）式および（５）式によって求めら
れる。

【０１２７】なお、シリコン基板の導電型や比抵抗は、
本実施例９においても、前記実施例５で説明したように
シリコン基板の導電型や比抵抗による影響を考慮しつ
つ、同時に形成されているＦＥＴの所望する特性に合わ
せ適宜選択することが可能で、ｎ型基板でもよいし、ｐ
型基板でもよい。また、化合物半導体各層の不純物濃度
や厚さについても、所望する特性範囲に合わせ、例えば
高純度ｉ−ＧａＡｓ層１３は１×１０¹⁶原子個ｃｍ^-3以
下、より好ましくは１×１０¹⁵原子個ｃｍ^-3以下であ
り、厚さは５００〜１０００Å程度が好ましい。また、
ｎ−ＡｌＧａＡｓ層１４の不純物濃度は、概ね１×１０
¹⁷原子個ｃｍ^-3〜１×１０¹⁹原子個ｃｍ^-3程度であり、
厚さは概ね１００〜１０００Å程度、より好ましくは３
００〜５００Å程度である。また、キャップ層１５とな
るｎ−ＧａＡｓ層の不純物濃度は１×１０¹⁸原子個ｃｍ
^-3程度以上が好ましく、厚さは５００〜２０００Å程度
が好ましい。またバッファ層１２についても、厚さは１
μｍ程度以上が好ましい。また、結晶性の面からみる
と、このバッファ層１２は厚いほどよい。しかし、シリ
コン基板上に結晶成長させたＧａＡｓ層には内部応力が
働くため、余り厚くできず、４μｍ程度が限界である。
したがって、バッファ層１２、ｉ−ＧａＡｓ層１３、ｎ
−ＡｌＧａＡｓ層１４、ｎ−ＧａＡｓ層１５の厚さの和
が４μｍを超えないように、バッファ層１２の厚さを決
定する。

【０１２８】ここで、図示するような半導体装置の製造
方法について説明する。Ｅ−ＦＥＴ型のものは、前記実
施例５〜８と同様に、導電性基板であるシリコン基板１
１上に、バッファ層１２となるノンドープＧａＡｓ層、
ノンドープの高純度ｉ−ＧａＡｓ層１３を気相成長法に
よりエピタキシャル成長させ、不純物としてのＳｉ源と
なるＳｉＨ₄やＳｉ₂Ｈ₆を導入しながらｎ−ＡｌＧａ
Ａｓ層１４をエピタキシャル成長させ、次いで、キャッ
プ層１５として、不純物としてのＳｉ源となるＳｉＨ₄
やＳｉ₂Ｈ₆を導入しながら前記同様にｎ−ＧａＡｓ層
をエピタキシャル成長させる。

【０１２９】その後、素子形成領域および伝送路２０と
なる部分を残すように、マスク材をフォトリソグラフィ
ーにより形成し、メサエッチングを行って、伝送路２０
に不要な部分のｉ−ＧａＡｓ層１３とｎ−ＡｌＧａＡｓ
層１４およびキャップ層１５を除去する。このメサエッ
チングのときのエッチング液は、例えばアンモニア・水
酸化ナトリウム・過酸化水素水の混合液、フッ酸・水・
過酸化水素水の混合液、硫酸・水・過酸化水素水の混合
液またはリン酸・水・過酸化水素水の混合液などを使用
する。

【０１３０】次いで、ＡｕＧｅ／Ｎｉ／Ａｕを蒸着、リ
フトオフの後、合金化熱処理（例えば４５０℃）を行う
ことにより、ソース電極１Ｓ，２Ｓおよびドレイン電極
１Ｄ，２Ｄが形成される。この時、各電極下の２ＤＥＧ
層１６に至るオーミック拡散層１７が自然にできる（Ｆ
ＥＴのゲートと接続する場合には、同時にオーミック電
極３０を形成する。実施例８参照）。

【０１３１】次に硫酸・水・過酸化水素水の混合液を用
いたエッチングによりゲート電極を形成する場所および
制御電極２６を形成する場所のキャップ層１５のｎ−Ｇ
ａＡｓ層を選択的にエッチング除去する。その後、蒸
着、リフトオフにより、ゲート電極１Ｇ，２Ｇおよび制
御電極２６を形成する。なお、本実施例９では制御電極
２６をキャップ層１５を除去して設けたが、キャップ層
１５を除去せずにその上に設けてもよい。

【０１３２】上述した実施例１〜９においては、導電性
基板としてシリコン基板を用いたが、その他にゲルマニ
ウムなどバンドギャップが１．３ｅＶ程度以下の他の半
導体基板でもよく、金属基板でもよい。また、第１の化
合物半導体層としてＧａＡｓを、第２の化合物半導体層
として、ＡｌＧａＡｓを用いたものであるが、この他に
も例えば下記表１に示すような化合物半導体を用いても
本発明を実施することができる。

【０１３３】

【表１】

【０１３４】また、電極材料としては実施例１〜９で用
いたものの他に例えば下記表２および表３に示すものが
使用可能であり、各化合物半導体との相性や必要とする
デバイス特性に合わせて適宜選択して使用するとよい。

【０１３５】

【表２】

【０１３６】

【表３】

【０１３７】また、実施例５〜９においては、２つの二
次元電子ガス電界効果トランジスタを２ＤＥＧ層による
伝送路によって接続しているが、接続される二次元電子
ガス電界効果トランジスタは２つとは限らず、さらに複
数の素子が２ＤＥＧ層による伝送路によって接続できる
ことはもちろんであり、その伝送路は前述の通りインピ
ーダンス線路、フィルタ素子、遅延素子として機能させ
ることができる。また、それら二次元電子ガス電界効果
トランジスタの型も前述したようなＥ型のものとはかぎ
らず、Ｄ型（ディプリーション型）のものであってもよ
いし、Ｅ型とＤ型が混在した半導体装置であってもよ
く、Ｄ−ＦＥＴの場合には、各実施例５〜９においてゲ
ート電極下のキャップ層１５は除去せずに、そのままキ
ャップ層１５上にゲート電極を形成する。

【０１３８】

【発明の効果】以上説明したように、本発明は、導電性
基板上に積層した第１の化合物半導体層と第２の化合物
半導体層の界面に形成される２ＤＥＧ層を線状の伝送路
として、この伝送路の両端に電極を形成したことによ
り、２ＤＥＧ層と導電性基板との間の容量成分や２ＤＥ
Ｇ層がもっている抵抗成分を利用して、インピーダンス
線路、フィルタ素子、遅延素子とすることができる。ま
た、本発明の半導体装置は、上記二次元電子ガス層によ
る伝送路を半導体装置内のトランジスタ間を接続する配
線として用いて、この配線自体をインピーダンス線路、
フィルタ素子、遅延素子とすることができるので、キャ
パシタやインピーダンス線路を別個に製作する必要がな
い。このため、半導体装置の構造が簡単になり、その集
積度が向上し、製造工程も簡略化できる。

【図面の簡単な説明】

【図１】本発明を適用した実施例１の素子構造を説明
するための図面で、図１ａは平面図であり、図１ｂは図
１ａにおけるＡ−Ａ線での断面図であり、図１ｃは図１
ａにおけるＢ−Ｂ線での断面図である。

【図２】本発明を適用した実施例２の素子構造を説明
するための図面で、図２ａは平面図であり、図２ｂは図
２ａにおけるＡ−Ａ線での断面図であり、図２ｃは図２
ａにおけるＢ−Ｂ線での断面図である。

【図３】本発明を適用した実施例３の素子構造を説明
するための図面で、図３ａは平面図であり、図３ｂは図
３ａにおけるＡ−Ａ線での断面図であり、図３ｃは図３
ａにおけるＢ−Ｂ線での断面図である。

【図４】本発明を適用した実施例４の素子構造を説明
するための図面で、図４ａは平面図であり、図４ｂは図
４ａにおけるＡ−Ａ線での断面図であり、図４ｃは図４
ａにおけるＢ−Ｂ線での断面図である。

【図５】本発明を適用した実施例５の半導体装置の構
造を説明するための図面で、図５ａは平面図であり、図
５ｂは図５ａにおけるＡ−Ａ線での断面図であり、図５
ｃは図５ａにおけるＢ−Ｂ線での断面図である。

【図６】本発明を適用した実施例６の半導体装置の構
造を説明するための図面で、図６ａは平面図であり、図
６ｂは図６ａにおけるＡ−Ａ線での断面図であり、図６
ｃは図６ａにおけるＢ−Ｂ線での断面図である。

【図７】本発明を適用した実施例７の半導体装置の構
造を説明するための図面で、図７ａは平面図であり、図
７ｂは図７ａにおけるＡ−Ａ線での断面図であり、図７
ｃは図７ａにおけるＢ−Ｂ線での断面図である。

【図８】本発明を適用した実施例８の半導体装置の構
造を説明するための図面で、図８ａは平面図であり、図
８ｂは図８ａにおけるＡ−Ａ線での断面図であり、図８
ｃは図８ａにおけるＢ−Ｂ線での断面図である。

【図９】本発明を適用した実施例９の半導体装置の構
造を説明するための図面で、図９ａは平面図であり、図
９ｂは図９ａにおけるＡ−Ａ線での断面図であり、図９
ｃは図９ａにおけるＢ−Ｂ線での断面図である。

【符号の説明】

１，２…２次元電子ガス電界効果トランジスタ、１
Ｓ，２Ｓ…ソース電極、１Ｄ，２Ｄ…ドレイン電極、
１Ｇ，２Ｇ…ゲート電極、１１…基
板、１２…バッフ
ァ層、１３…ＧａＡｓ層（第１の化合物半導体層）、１
４…ＡｌＧａＡｓ層（第２の化合物半導体層）、１５…
キャップ層、１６…２Ｄ
ＥＧ層、１７…オーミック拡散層、
１８、１９…電極、２０…伝送路、
２５…素子分離電極、２６…制御電
極、３０…オーミック
電極。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 27/095 9171−4ＭＨ０１Ｌ 29/80 Ｒ

Claims

【特許請求の範囲】

【請求項１】導電性基板上に、第１の化合物半導体層
と、該第１の化合物半導体層上に該第１の化合物半導体
層と組成の異なる第２の化合物半導体層とを積層するこ
とによって前記第１の化合物半導体層と該第２の化合物
半導体層との接合界面に二次元電子ガス層を形成し、該
二次元電子ガス層を線状に残し、該線状の二次元電子ガ
ス層の両端の前記第２の化合物半導体層上に電極を設
け、該電極下に前記二次元電子ガス層に至る拡散層が形
成されてなることを特徴とするインピーダンス線路。
【請求項２】前記二次元電子ガス層を線状に残すため
に、不要となる二次元電子ガス層が形成される部分の前
記第１の化合物半導体層および前記第２の化合物半導体
層をエッチングにより除去したことを特徴とする請求項
１に記載のインピーダンス線路。
【請求項３】前記二次元電子ガス層を線状に残すため
に、不要な部分の二次元電子ガス層の上に、０Ｖ以下の
電位を印加する電極を形成したことを特徴とする請求項
１に記載のインピーダンス線路。
【請求項４】前記二次元電子ガス層を線状に残すため
に、不要となる二次元電子ガス層が形成される部分の前
記第１の化合物半導体層および前記第２の化合物半導体
層に酸素イオンを注入したことを特徴とする請求項１に
記載のインピーダンス線路。
【請求項５】前記二次元電子ガス層を線状に残した部
分の前記第２の化合物半導体層上に、制御電極を設けた
ことを特徴とする請求項１〜４のいずれか１つに記載の
インピーダンス線路。
【請求項６】導電性基板上に、第１の化合物半導体層
と、該第１の化合物半導体層上に該第１の化合物半導体
層と組成の異なる第２の化合物半導体層とを積層するこ
とによって前記第１の化合物半導体層と該第２の化合物
半導体層との接合界面に二次元電子ガス層を形成し、該
二次元電子ガス層を線状に残し、該線状の二次元電子ガ
ス層の両端の前記第２の化合物半導体層上に電極を設
け、該電極下に前記二次元電子ガス層に至る拡散層が形
成されてなることを特徴とするフィルタ素子。
【請求項７】前記二次元電子ガス層を線状に残すため
に、不要となる二次元電子ガス層が形成される部分の前
記第１の化合物半導体層および前記第２の化合物半導体
層をエッチングにより除去したことを特徴とする請求項
６に記載のフィルタ素子。
【請求項８】前記二次元電子ガス層を線状に残すため
に、不要な部分の二次元電子ガス層の上に、０Ｖ以下の
電位を印加する電極を形成したことを特徴とする請求項
６に記載のフィルタ素子。
【請求項９】前記二次元電子ガス層を線状に残すため
に、不要となる二次元電子ガス層が形成される部分の前
記第１の化合物半導体層および前記第２の化合物半導体
層に酸素イオンを注入したことを特徴とする請求項６に
記載のフィルタ素子。
【請求項１０】前記二次元電子ガス層を線状に残した
部分の前記第２の化合物半導体層上に、制御電極を設け
たことを特徴とする請求項６〜９のいずれか１つに記載
のフィルタ素子。
【請求項１１】導電性基板上に、第１の化合物半導体
層と、該第１の化合物半導体層上に該第１の化合物半導
体層と組成の異なる第２の化合物半導体層とを積層する
ことによって前記第１の化合物半導体層と該第２の化合
物半導体層との接合界面に二次元電子ガス層を形成し、
該二次元電子ガス層を線状に残し、該線状の二次元電子
ガス層の両端の前記第２の化合物半導体層上に電極を設
け、該電極下に前記二次元電子ガス層に至る拡散層が形
成されてなることを特徴とする遅延素子。
【請求項１２】前記二次元電子ガス層を線状に残すた
めに、不要となる二次元電子ガス層が形成される部分の
前記第１の化合物半導体層および前記第２の化合物半導
体層をエッチングにより除去したことを特徴とする請求
項１１に記載の遅延素子。
【請求項１３】前記二次元電子ガス層を線状に残すた
めに、不要な部分の二次元電子ガス層の上に、０Ｖ以下
の電位を印加する電極を形成したことを特徴とする請求
項１１に記載の遅延素子。
【請求項１４】前記二次元電子ガス層を線状に残すた
めに、不要となる二次元電子ガス層が形成される部分の
前記第１の化合物半導体層および前記第２の化合物半導
体層に酸素イオンを注入したことを特徴とする請求項１
１に記載の遅延素子。
【請求項１５】前記二次元電子ガス層を線状に残した
部分の前記第２の化合物半導体層上に、制御電極を設け
たことを特徴とする請求項１１〜１４のいずれか１つに
記載の遅延素子。
【請求項１６】導電性基板上に、第１の化合物半導体
層と、該第１の化合物半導体層上に形成された組成の異
なる第２の化合物半導体層とによって前記第１の化合物
半導体層と該第２の化合物半導体層との接合界面に二次
元電子ガス層が形成され、該第２の化合物半導体層上
に、ソース電極、ドレイン電極およびゲート電極が形成
されてなる二次元電子ガス電界効果トランジスタが複数
集積化された半導体装置において、前記複数の二次元電
子ガス電界効果トランジスタ同士を電気的に接続する必
要のある部分の二次元電子ガス層を残し、接続が不要な
部分の二次元電子ガス層を消滅せしめたことを特徴とす
る半導体装置。
【請求項１７】前記複数の二次元電界効果トランジス
タ同士を接続する部分の二次元電子ガス層を残し、接続
が不要な部分の二次元電子ガス層を消滅せしめるため
に、接続が不要となる二次元電子ガス層が形成される部
分の前記第１の化合物半導体層および前記第２の化合物
半導体層をエッチングにより除去したことを特徴とする
請求項１６に記載の半導体装置。
【請求項１８】前記複数の二次元電界効果トランジス
タ同士を接続する部分の二次元電子ガス層を残し、接続
が不要な部分の二次元電子ガス層を消滅せしめるため
に、接続が不要な部分の二次元電子ガス層の上に、０Ｖ
以下の電位を印加する電極を形成したことを特徴とする
請求項１６に記載の半導体装置。
【請求項１９】前記複数の二次元電界効果トランジス
タ同士を接続する部分の二次元電子ガス層を残し、接続
が不要な二次元電子ガス層を消滅せしめるために、接続
が不要となる二次元電子ガス層が形成される部分の前記
第１の化合物半導体層および前記第２の化合物半導体層
に酸素イオンを注入したことを特徴とする請求項１６に
記載の半導体装置。
【請求項２０】前記複数の二次元電界効果トランジス
タ同士を接続する部分の二次元電子ガス層を残した部分
の前記第２の化合物半導体層上に、制御電極を設けたこ
とを特徴とする請求項１６〜１９のいずれか１つに記載
の半導体装置。